CN207939497U - 一种音频解码SoC芯片的内部时钟架构 - Google Patents
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Abstract
本实用新型公开了一种音频解码SoC芯片的内部时钟架构，所述音频解码SoC芯片包括时钟输入接口和I2S总线接口，所述I2S总线接口包括串行数据信号接口、帧时钟信号接口、主时钟信号接口和位时钟信号接口，所述时钟输入接口通过所述音频解码SoC芯片内部的走线与所述I2S总线接口的主时钟接口相连接。本实用新型的音频解码SoC芯片的内部时钟架构可消除I2S主时钟的时基抖动，提高音频DAC芯片的输出音质。
Description
技术领域
本实用新型涉及音频解码领域，尤其涉及一种音频解码SoC芯片的内部时钟架构。
背景技术
数码音乐播放器常采用带数字音频处理功能的SoC（System-on-a-chip）芯片来实现。
常规的I2S时钟管理架构如附图1所示：芯片外部晶振时钟信号，进入音频解码SoC芯片内部，经过倍频器、分频器、I2S信号生成模块等，将产生一系列的芯片系统所需的时钟信号，其中包括I2S的时钟信号MCLK/BCLK。外部晶振的时钟信号经过SoC芯片内部一系列的转化，最后输出I2S总线的主时钟（MCLK）或位时钟（BCLK）输出芯片外部。受上述通道的干扰和转换电路的影响，MCLK/BCLK时钟的时基抖动（Jitter）比较大，对后级DAC输出的音质有较大的影响。
实用新型内容
本实用新型的目的是针对上述现有技术存在的缺陷，提供一种音频解码SoC芯片的内部时钟架构，以在消除I2S主时钟的时基抖动。
本实用新型实施例中，提供了一种音频解码SoC芯片的内部时钟架构，其特征在于，所述音频解码SoC芯片包括时钟输入接口和I2S总线接口，所述I2S总线接口包括串行数据信号接口、帧时钟信号接口、主时钟信号接口和位时钟信号接口，所述时钟输入接口通过所述音频解码SoC芯片内部的走线与所述I2S总线接口的主时钟接口相连接。
本实用新型实施例中，所述音频解码SoC芯片内部包括时钟倍频模块、分频模块、I2S信号生成模块和锁相环电路，所述锁相环电路由鉴频鉴相器、N分频器、R分频器、环路滤波器和压控振荡器组成，所述N分频器和所述R分频器分别与所述鉴频鉴相器相连接，所述鉴频鉴相器、所述环路滤波器、所述压控振荡器、所述时钟倍频模块、所述分频模块和所述I2S信号生成模块依次连接，所述I2S信号生成模块与所述N分频器相连接并提供I2S主时钟参考信号给所述N分频器，所述时钟输入接口与所述R分频器相连接并提供I2S主时钟信号给所述R分频器，所述I2S信号生成模块还分别与所述I2S总线接口中的串行数据信号接口、帧时钟信号接口和位时钟信号接口相连接。
与现有技术相比较，本实用新型的音频解码SoC芯片的内部时钟架构中，将所述时钟信号提供电路提供的时钟信号直接作为所述音频解码SoC芯片提供的I2S总线信号中的主时钟信号，使得所述音频DAC芯片直接采用所述时钟信号提供电路提供的基准时钟信号作为主时钟信号，有效地消除了I2S的时钟抖动，因此提升音频DAC芯片的输出音质。
附图说明
图1是现有技术提供的音频解码SoC芯片的内部时钟架构的结构示意图；
图2是现有本实用新型实施例一提供的音频解码SoC芯片的内部时钟架构的结构示意图。
具体实施方式
如图2所示，本实用新型实施例一提供一种音频解码SoC芯片的内部时钟架构，所述音频解码SoC芯片包括时钟输入接口CLK IN和I2S总线接口I2S，所述I2S总线接口I2S包括串行数据信号接口SDATA、帧时钟信号接口LRCK、主时钟信号接口MCLK和位时钟信号接口BCLK，所述时钟输入接口通过所述音频解码SoC芯片内部的走线与所述I2S总线接口的主时钟接口MCLK相连接。所述时钟输入接口CLK IN用于接收外部的时钟信号提供电路提供的时钟信号。所述I2S总线接口I2S用于为后续的音频DAC芯片提供I2S信号。
所述音频解码SoC芯片内部包括时钟倍频模块、分频模块、I2S信号生成模块和锁相环电路，所述锁相环电路由鉴频鉴相器、N分频器、R分频器、环路滤波器和压控振荡器组成，所述N分频器和所述R分频器分别与所述鉴频鉴相器相连接，所述鉴频鉴相器、所述环路滤波器、所述压控振荡器、所述时钟倍频模块、所述分频模块和所述I2S信号生成模块依次连接，所述I2S信号生成模块与所述N分频器相连接并提供I2S主时钟参考信号 I2S MCLK给所述N分频器，所述时钟输入接口与所述R分频器相连接并提供I2S主时钟信号给所述R分频器，所述I2S信号生成模块还分别与所述I2S总线接口中的串行数据信号接口SDATA、帧时钟信号接口LRCK、和位时钟信号接口BCLK相连接，分别为这些接口提供信号。
上述的音频解码SoC芯片的内部时钟架构的工作原理如下：
采用外部晶振作为系统的基准时钟，外部晶振输入的24.576MHz时钟信号,分成2路，一路不经过额外的转化，直接作为I2S主时钟信号给音频DAC芯片，另一路经过锁相环电路、时钟倍频模块和分频模块后，再经过I2S信号生成模块来产生产品所需各种时钟。 锁相环电路的作用是实现I2S生成模块输出的信号与主时钟MCLK同步。
与现有技术相比较，本实用新型的音频解码SoC芯片的内部时钟架构中，将所述时钟信号提供电路提供的时钟信号直接作为所述音频解码SoC芯片提供的I2S总线信号中的主时钟信号，使得所述音频DAC芯片直接采用所述时钟信号提供电路提供的基准时钟信号作为主时钟信号，有效地消除了I2S的时钟抖动，因此提升音频DAC芯片的输出音质。
以上所述仅为本实用新型的较佳实施例而已，并不用以限制本实用新型，凡在本实用新型的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本实用新型的保护范围之内。
Claims (2)
1.一种音频解码SoC芯片的内部时钟架构，其特征在于，所述音频解码SoC芯片包括时钟输入接口和I2S总线接口，所述I2S总线接口包括串行数据信号接口、帧时钟信号接口、主时钟信号接口和位时钟信号接口，所述时钟输入接口通过所述音频解码SoC芯片内部的走线与所述I2S总线接口的主时钟接口相连接。
2.如权利要求1所述的音频解码SoC芯片的内部时钟架构，其特征在于，所述音频解码SoC芯片内部包括时钟倍频模块、分频模块、I2S信号生成模块和锁相环电路，所述锁相环电路由鉴频鉴相器、N分频器、R分频器、环路滤波器和压控振荡器组成，所述N分频器和所述R分频器分别与所述鉴频鉴相器相连接，所述鉴频鉴相器、所述环路滤波器、所述压控振荡器、所述时钟倍频模块、所述分频模块和所述I2S信号生成模块依次连接，所述I2S信号生成模块与所述N分频器相连接并提供I2S主时钟参考信号给所述N分频器，所述时钟输入接口与所述R分频器相连接并提供I2S主时钟信号给所述R分频器，所述I2S信号生成模块还分别与所述I2S总线接口中的串行数据信号接口、帧时钟信号接口和位时钟信号接口相连接。
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| Application Number | Priority Date | Filing Date | Title |
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| CN201820401455.8U CN207939497U (zh) | 2018-03-23 | 2018-03-23 | 一种音频解码SoC芯片的内部时钟架构 |
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|---|---|---|---|
| CN201820401455.8U CN207939497U (zh) | 2018-03-23 | 2018-03-23 | 一种音频解码SoC芯片的内部时钟架构 |
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|---|---|---|---|---|
| CN110166891A (zh) * | 2019-06-04 | 2019-08-23 | Oppo广东移动通信有限公司 | 音频处理电路、音频模组及电子设备 |
| CN111488311A (zh) * | 2020-04-15 | 2020-08-04 | 浙江赛思电子科技有限公司 | 高集成度的时钟SoC芯片 |
| CN114253896A (zh) * | 2021-12-07 | 2022-03-29 | 苏州上声电子股份有限公司 | 一种用于i2s音频总线的时钟生成方法及系统 |
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