CN116112011B - 一种用于软件可定义soc芯片的无sysref分布式时钟架构 - Google Patents

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Abstract

本发明涉及一种用于软件可定义SOC芯片的无SYSREF分布式时钟架构，包括无SYSREF的阵列式锁相环和阵列式数控延迟器件，多个锁相环PLL设计，解决了在传统软件可定义SOC芯片中，面对阵列ADC/DAC核高速时钟难以高质量传输的难题，也解决了长距离传输高速时钟因电磁辐射而时钟串扰的问题；同时阵列式锁相环对各ADC/DAC核时钟实现独立软件可配，无需SYSREF对不同分频器进行同步；此外，在低频率参考时钟域利用数控延迟器件DTC对阵列锁相环输出进行相位校准，降低设计难度，相比于传统集总时钟架构，本发明具有避免长距离传输高速时钟、无SYSREF信号、各通道频率独立可配、各通道相位独立校准等优点。

Description

一种用于软件可定义SOC芯片的无SYSREF分布式时钟架构
技术领域
本发明涉及一种用于软件可定义SOC芯片的无SYSREF分布式时钟架构，属于集成电路时钟架构技术领域。
背景技术
时钟分布网络是将锁相环模块产生的同步时钟信号分布到各个时序单元(阵列ADC/DAC核)的高速时钟输入端，以保证RFSoC无线通信开发平台驱动射频阵列ADC/DAC核正常工作。但时钟传输具有不确定性，通常概括为两部分：其一、由于传输距离的差距导致时钟到达时刻不同，称为时钟偏斜（Clock Skew），反映时钟信号的空间差异；其二、由于结点处时钟的周期变化而导致时钟产生相位误差，称为时钟抖动（ClockJitter），反映时钟信号的时间差异。由于RFSoC采用多通道ADC和DAC，整体芯片时钟架构面临长距离、多路径、低抖动、相位同步、频率软件可配、抗干扰等技术挑战。
如图1所示，目前RFSoC大部分采用传统集总式时钟架构，通过低速参考时钟经由锁相环后，传递至各分频器，再连接至阵列ADC/DAC核。如此需要在片内进行多路径，长距离高速时钟传输，不仅难以保证时钟质量，而且极易发生高频串扰。此外，在面对不同场景不同频率时，需要额外的SYSREF信号进行时钟分频后的同步。因此，从时钟传输不确定性中的时钟偏斜和时钟抖动问题两方面着手突破，将较好地改善上述传统架构的局限。
如图7所示，文献“B. Farley et al.A Programmable RFSoCin 16nm FinFETTechnology for Wideband Communications[C]. 2017 IEEE Asian Solid-StateCircuits Conference (A-SSCC), Seoul, 2017, pp. 1-4, doi:10.1109/ASSCC.2017.8240201.”采用一种16nm FinFET工艺单片集成RF-ADC和RF-DAC的可编程器件，其中的RF-ADC架构中使用数字可控延迟单元最小化时钟偏斜。这种使用数字可控延迟单元虽然缓解了时钟传输不确定性，但该设计ADC单元中需由一个前端开关和四个通道开关构成的采样网络，其中的开关电路控制模块增加了电路的设计难度和复杂程度。
发明内容
本发明所要解决的技术问题是提供一种用于软件可定义SOC芯片的无SYSREF分布式时钟架构，解决了现有时钟集总架构面临的长距离、多路径、低抖动、相位同步、频率软件可配、抗干扰等技术挑战。
本发明为了解决上述技术问题采用以下技术方案：本发明设计了一种用于软件可定义SOC芯片的无SYSREF分布式时钟架构，用于将RFSoC无线通信开发平台外接的低速参考时钟信号CLKREF，同步到RFSoC无线通信开发平台中的各个时序单元的高速时钟输入端；无SYSREF分布式时钟架构包括无SYSREF的阵列式锁相环和阵列式数控延迟器件，其中，无SYSREF的阵列式锁相环中锁相环PLL的数量、阵列式数控延迟器件中数控延迟器件DTC的数量、以及时序单元的数量三者相等，各锁相环PLL、各数控延迟器件DTC、各时序单元三者彼此一一对应；
各数控延迟器件DTC的输入端用于接收外接的低速参考时钟信号CLKREF，由各数控延迟器件DTC分别针对所接收低速参考时钟信号CLKREF的相位误差进行DTC校准更新、并输出；各锁相环PLL分别均具备独立设置频率功能，各数控延迟器件DTC的输出端分别对接对应锁相环PLL的输入端，由各锁相环PLL分别接收来自对应数控延迟器件DTC输出更新后的低速参考时钟信号CLKREF，通过各锁相环PLL分别所具备的独立设置频率功能，各锁相环PLL将所接收低速参考时钟信号CLKREF转换为高速时钟信号，并实现各锁相环PLL所获高速时钟信号之间的同步，由各锁相环PLL分别输出高速时钟同步信号；各锁相环PLL的输出端分别对接对应时序单元的高速时钟输入端，由各锁相环PLL分别将高速时钟同步信号输送至对应时序单元的高速时钟输入端，实现RFSoC无线通信开发平台驱动各时序单元工作；各时序单元包括至少一个ADC核、以及至少一个DAC核，各个ADC核构成阵列ADC核ADCArray，各个DAC核构成阵列DAC核DACAaary，各数控延迟器件DTC的输出端分别依次串联对应锁相环PLL、以及对应的ADC核的高速时钟输入端或DAC核的高速时钟输入端。
作为本发明的一种优选技术方案：无SYSREF的阵列式锁相环中各锁相环PLL的结构彼此相同，各锁相环PLL分别均包括鉴相器及电荷泵PFD/CP、环路低通滤波器LPF、压控振荡器VCO、第一分频器DIV、第二分频器FBDIV；各锁相环PLL的结构中：鉴相器及电荷泵PFD/CP的输入端构成锁相环PLL的输入端，自输入端至输出端方向，鉴相器及电荷泵PFD/CP的输出端依次串联环路低通滤波器LPF、压控振荡器VCO、第一分频器DIV，第一分频器DIV的输出端构成锁相环PLL的输出端，同时第一分频器DIV的输出端对接第二分频器FBDIV的输入端，第二分频器FBDIV的输出端对接鉴相器及电荷泵PFD/CP的输入端。
作为本发明的一种优选技术方案：各数控延迟器件DTC分别在低频率参考时钟域、针对所接收低速参考时钟信号CLKREF的相位误差进行DTC校准更新、并输出。
本发明所述一种用于软件可定义SOC芯片的无SYSREF分布式时钟架构，采用以上技术方案与现有技术相比，具有以下技术效果：
（1）本发明所设计用于软件可定义SOC芯片的无SYSREF分布式时钟架构，解决了在传统软件可定义SOC芯片中，面对阵列ADC/DAC核高速时钟难以高质量传输的难题，也解决了长距离传输高速时钟因电磁辐射而时钟串扰的问题；
（2）本发明所设计用于软件可定义SOC芯片的无SYSREF分布式时钟架构中，利用无SYSREF的阵列式锁相环对应相应阵列ADC/DAC核，无需锁相环PLL外另接额外的分频器，实现独立软件可配，且无需SYSREF对不同分频器进行同步；同时在低频率参考时钟域利用数控延迟器件DTC对无SYSREF的阵列式锁相环输出进行相位校准，因而本发明具备各通道频率独立可配、各通道相位独立校准等优点。
附图说明
图1是传统的RFSoC集总式时钟架构图；
图2是本发明的RFSoC无SYSREF分布式时钟架构图；
图3是传统的锁相环外另接分频器DIV的锁相环架构图；
图4是本发明的内嵌原锁相环外另接的分频器DIV的锁相环架构图；
图5是传统的输入阵列ADC/DAC核的时钟波形图；
图6是本发明的输入阵列ADC/DAC核的时钟波形图；
图7是2017年ASSCC文献的RF-ADC交错架构图。
其中，1. 无SYSREF分布式时钟架构，2. 无SYSREF的阵列式锁相环，3. 阵列式数控延迟器件，4. 阵列ADC核ADCArray，5. 阵列DAC核DACAaary；传统输入阵列ADC/DAC核的两种时钟信号CLK '和CLK ''，本发明输入阵列ADC/DAC核的时钟CLK0~15，锁相环外另接的分频器DIV0~DIV15，数字电路部分（Digital），接收串行器/解串器（Rx SerDes），发射串行器/解串器（Tx SerDes）。
具体实施方式
下面结合说明书附图对本发明的具体实施方式作进一步详细的说明。
本发明所设计一种用于软件可定义SOC芯片的无SYSREF分布式时钟架构，用于将RFSoC无线通信开发平台外接的低速参考时钟信号CLKREF，同步到RFSoC无线通信开发平台中的各个时序单元的高速时钟输入端；如图2所示，无SYSREF分布式时钟架构1包括无SYSREF的阵列式锁相环2和阵列式数控延迟器件3，相比于传统集总式时钟架构，本发明具有避免长距离传输高速时钟、无SYSREF信号、各通道频率独立可配、各通道相位独立校准等优点。
如图2所示，无SYSREF的阵列式锁相环2中锁相环PLL的数量、阵列式数控延迟器件3中数控延迟器件DTC的数量、以及时序单元的数量三者相等，各锁相环PLL、各数控延迟器件DTC、各时序单元三者彼此一一对应；各时序单元包括ADC0核~ADC7核、以及DAC0核~DAC7核，ADC0核~ADC7核核构成阵列ADC核ADCArray4，DAC0核~DAC7核核构成阵列DAC核DACAaary5。
如图2所示，各数控延迟器件DTC0~DTC15的输入端用于接收外接的低速参考时钟信号CLKREF，这里所接入的低速参考时钟信号CLKREF适用于长距离传输，由各数控延迟器件DTC0~DTC15分别针对所接收低速参考时钟信号CLKREF长距离传输造成的相位误差进行DTC校准更新、并输出，控制实现阵列ADC核ADCArray4/阵列DAC核DACAaary5输入时钟边沿一致，辅助无SYSREF的阵列式锁相环2完善分布式时钟架构的时钟同步功能。
实际应用中，各数控延迟器件DTC分别在低频率参考时钟域、针对所接收低速参考时钟信号CLKREF的相位误差进行DTC校准更新、并输出，实现对后续阵列式锁相环2的输出进行相位校准，降低数控延迟器件DTC的设计难度。
如图2所示，各锁相环PLL0~PLL15分别均具备独立设置频率功能，可实现独立软件可配，低速参考时钟信号CLKREF经由各锁相环PLL0~PLL15多通道后可自行实现时钟同步，无需传统集总式时钟架构中的SYSREF同步信号；应用中，各数控延迟器件DTC0~DTC15的输出端分别对接对应锁相环PLL的输入端，即各数控延迟器件DTC0~DTC15的输出端依次分别对接各锁相环PLL0~PLL15的输入端，由各锁相环PLL0~PLL15分别接收来自对应数控延迟器件DTC输出更新后的低速参考时钟信号CLKREF，通过各锁相环PLL0~PLL15分别所具备的独立设置频率功能，各锁相环PLL0~PLL15将所接收低速参考时钟信号CLKREF转换为高速时钟信号，并实现各锁相环PLL0~PLL15所获高速时钟信号之间的同步，由各锁相环PLL0~PLL15分别输出高速时钟同步信号；如此设计既避免了长距离高速信号传输导致各路径偏差失配的问题，也解决了长距离高速信号传输因电磁辐射引起时钟串扰的问题，因而保证了无SYSREF分布式时钟架构1信号传输的高质量。
如图2所示，各锁相环PLL0~PLL15的输出端分别对接对应时序单元的高速时钟输入端，即各锁相环PLL0~PLL7的输出端依次分别对接ADC0核~ADC7核的高速时钟输入端，各锁相环PLL8~PLL15的输出端依次分别对接DAC0核~DAC7核的高速时钟输入端，由各锁相环PLL0~PLL7依次分别将高速时钟同步信号输送至ADC0核~ADC7核的高速时钟输入端，由各锁相环PLL8~PLL15依次分别将高速时钟同步信号输送至DAC0核~DAC7核的高速时钟输入端，实现RFSoC无线通信开发平台驱动各ADC核、DAC核工作。
基于图3所示传统的锁相环外另接分频器DIV的锁相环架构图，本发明设计无SYSREF的阵列式锁相环2中的各锁相环PLL0~PLL15均无需锁相环外另接额外的第一分频器DIV，而是设计将原锁相环外另接的第一分频器DIV内嵌至原锁相环中压控振荡器VCO和第二分频器FBDIV之间，使其不影响时钟同步，即如图4所示，无SYSREF的阵列式锁相环2中各锁相环PLL的结构彼此相同，各锁相环PLL分别均包括鉴相器及电荷泵PFD/CP、环路低通滤波器LPF、压控振荡器VCO、第一分频器DIV、第二分频器FBDIV；各锁相环PLL的结构中：鉴相器及电荷泵PFD/CP的输入端构成锁相环PLL的输入端，自输入端至输出端方向，鉴相器及电荷泵PFD/CP的输出端依次串联环路低通滤波器LPF、压控振荡器VCO、第一分频器DIV，第一分频器DIV的输出端构成锁相环PLL的输出端，同时第一分频器DIV的输出端对接第二分频器FBDIV的输入端，第二分频器FBDIV的输出端对接鉴相器及电荷泵PFD/CP的输入端。
实际应用当中，图1所示传统的RFSoC集总式时钟架构中，输入阵列ADC/DAC核的时钟波形图如图5所示，低速参考时钟信号CLKREF经由图3所示传统锁相环PLL及分频器DIV0~DIV15后，产生的时钟信号CLK可能将会出现相差180°的两种情况时钟信号CLK '/ CLK ''，因而需要SYSREF信号同步时钟，使时钟信号CLK仅存在一种情况。而应用本发明所设计的无SYSREF分布式时钟架构，输入阵列ADC核ADCArray4/阵列DAC核DACAaary5的时钟波形图如图6所示，低速参考时钟信号CLKREF直接通过具有数控延迟器件DTC、并内嵌第一分频器DIV的改进型锁相环PLL0~PLL15，由于锁相环的锁相功能，致使不同频率的输出时钟信号CLK0~15均已自行实现时钟同步，因而不再需要SYSREF信号同步时钟。但由于低速参考时钟信号CLKREF在长距离传输至多通道锁相环PLL0~PLL15仍存在一定的相位误差，所以需要各数控延迟器件DTC辅助同步。
本发明设计改变传统的RFSoC集总式时钟架构，针对原本低速参考时钟信号CLKREF经由PLL转换成高速信号CLKOUT，再长距离传输至各分频器DIV0~DIV15，最终连接至阵列ADC/DAC核的时钟分布方式，更改为低速参考时钟信号CLKREF经由多相位DTC校准模块后，直接长距离传输至内嵌DIV的改进型PLL0~PLL15，转换为高速时钟同步信号CLK0~15后短距离连接至ADC/DAC核的时钟分布方式。
本发明通过更改时钟传输分配方式，解决了在传统软件可定义SOC芯片中，面对阵列ADC/DAC核高速时钟难以高质量传输的难题，也解决了长距离传输高速时钟因电磁辐射而时钟串扰的问题；同时，阵列式锁相环对阵列ADC/DAC核时钟实现独立软件可配，且无需SYSREF对不同分频器进行同步；此外，在低频率参考时钟域利用DTC对阵列锁相环输出进行相位校准，降低设计难度。因而，本实施例具有避免长距离传输高速时钟、无SYSREF信号、各通道频率独立可配、各通道相位独立校准等优点。
上面结合附图对本发明的实施方式作了详细说明，但是本发明并不限于上述实施方式，在本领域普通技术人员所具备的知识范围内，还可以在不脱离本发明宗旨的前提下做出各种变化。

Claims (3)

1.一种用于软件可定义SOC芯片的无SYSREF分布式时钟架构，其特征在于，用于将RFSoC无线通信开发平台外接的低速参考时钟信号CLKREF，同步到RFSoC无线通信开发平台中的各个时序单元的高速时钟输入端；无SYSREF分布式时钟架构（1）包括无SYSREF的阵列式锁相环（2）和阵列式数控延迟器件（3），其中，无SYSREF的阵列式锁相环（2）中锁相环PLL的数量、阵列式数控延迟器件（3）中数控延迟器件DTC的数量、以及时序单元的数量三者相等，各锁相环PLL、各数控延迟器件DTC、各时序单元三者彼此一一对应；各数控延迟器件DTC的输入端用于接收外接的低速参考时钟信号CLKREF，由各数控延迟器件DTC分别针对所接收低速参考时钟信号CLKREF的相位误差进行DTC校准更新、并输出；各锁相环PLL分别均具备独立设置频率功能，各数控延迟器件DTC的输出端分别对接对应锁相环PLL的输入端，由各锁相环PLL分别接收来自对应数控延迟器件DTC输出更新后的低速参考时钟信号CLKREF，通过各锁相环PLL分别所具备的独立设置频率功能，各锁相环PLL将所接收低速参考时钟信号CLKREF转换为高速时钟信号，并实现各锁相环PLL所获高速时钟信号之间的同步，由各锁相环PLL分别输出高速时钟同步信号；各锁相环PLL的输出端分别对接对应时序单元的高速时钟输入端，由各锁相环PLL分别将高速时钟同步信号输送至对应时序单元的高速时钟输入端，实现RFSoC无线通信开发平台驱动各时序单元工作；各时序单元包括至少一个ADC核、以及至少一个DAC核，各个ADC核构成阵列ADC核ADCArray（4），各个DAC核构成阵列DAC核DACAaary（5），各数控延迟器件DTC的输出端分别依次串联对应锁相环PLL、以及对应的ADC核的高速时钟输入端或DAC核的高速时钟输入端。
2.根据权利要求1所述一种用于软件可定义SOC芯片的无SYSREF分布式时钟架构，其特征在于：无SYSREF的阵列式锁相环（2）中各锁相环PLL的结构彼此相同，各锁相环PLL分别均包括鉴相器及电荷泵PFD/CP、环路低通滤波器LPF、压控振荡器VCO、第一分频器DIV、第二分频器FBDIV；各锁相环PLL的结构中：鉴相器及电荷泵PFD/CP的输入端构成锁相环PLL的输入端，自输入端至输出端方向，鉴相器及电荷泵PFD/CP的输出端依次串联环路低通滤波器LPF、压控振荡器VCO、第一分频器DIV，第一分频器DIV的输出端构成锁相环PLL的输出端，同时第一分频器DIV的输出端对接第二分频器FBDIV的输入端，第二分频器FBDIV的输出端对接鉴相器及电荷泵PFD/CP的输入端。
3.根据权利要求1所述一种用于软件可定义SOC芯片的无SYSREF分布式时钟架构，其特征在于：各数控延迟器件DTC分别在低频率参考时钟域、针对所接收低速参考时钟信号CLKREF的相位误差进行DTC校准更新、并输出。
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN211606514U (zh) * 2019-07-12 2020-09-29 浙江大学山东工业技术研究院 一种高速串行时钟数据恢复电路
CN113467696A (zh) * 2021-06-30 2021-10-01 西南电子技术研究所（中国电子科技集团公司第十研究所） 多通道ad数据同步传输系统

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6088413A (en) * 1997-05-09 2000-07-11 Alcatel Apparatus for reducing jitter in a desynchronizer
US10969821B2 (en) * 2018-05-29 2021-04-06 Xilinx, Inc. Latency synchronization across clock domains
US11349487B2 (en) * 2020-08-07 2022-05-31 Analog Devices International Unlimited Company Phase synchronization updates without synchronous signal transfer
CN114301456A (zh) * 2021-12-29 2022-04-08 宁波奥拉半导体有限公司 锁相环电路、时钟发生器及电子设备

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN211606514U (zh) * 2019-07-12 2020-09-29 浙江大学山东工业技术研究院 一种高速串行时钟数据恢复电路
CN113467696A (zh) * 2021-06-30 2021-10-01 西南电子技术研究所（中国电子科技集团公司第十研究所） 多通道ad数据同步传输系统

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