CN116527192A - 一种fc网络时钟同步方法及系统 - Google Patents

Abstract

本发明公开了一种FC网络时钟同步方法及系统，所述方法包括：FC网络的交换机接收所述FC网络的源节点发送的标准时钟，并根据所述标准时钟与所述交换机的本地时钟，得到时钟频率差值和时钟相位差值；所述交换机根据所述时钟频率差值和所述时钟相位差值，对所述交换机的本地时钟进行修正，得到所述交换机的修正后的本地时钟并发送至所述交换机所连接的所述FC网络的每个节点，以使所述交换机对应的每个节点的本地时钟与所述标准时钟同步。本发明通过获取源节点以高精度时钟源为基准发送数据，使得节点与交换机从接收数据中提取时钟并完成整个FC网络的时钟同步，提高了FC网络时钟同步的精度。

Description

一种FC网络时钟同步方法及系统

技术领域

本发明涉及时钟同步技术领域，尤其涉及一种FC网络时钟同步方法及系统。

背景技术

光纤通道(FC)技术在国内外航空航天领域的应用中，伴随着航天器规模的增大和各类应用有效载荷数目增多，有效载荷的时间同步问题也面临着挑战。一方面是有效载荷数目的增加，扩展了网络拓扑，增加了网络时间同步的不确定性和实现的复杂度；另一方面有效载荷对时间精度的要求不断提高。高精度的时间同步对航天器上各个系统的协同运行、任务调度和执行、故障查找和事故分析有着重要的意义。

现有时钟同步方法的精度可以达到纳秒级，且无需铺设专门的GPS设备，投入成本低；但此种方法采用算法对时间戳进行计算完成时钟频率同步，精度在纳秒级，且未设计时钟相位同步方案，无法做到亚纳秒级的同步。

现有以太网方案通过以太网现有的物理层PHY即可完成频率传递，且由于是从物理层线路码流中提取恢复网络中传递的时钟，因此不受业务负载流的影响，保证时钟传递的质量；但缺点在于依赖以太网专用物理层PHY，不适用于其他协议，且未设计时钟相位同步方案。

因此，亟需提供一种技术方案解决上述问题。

发明内容

为解决上述技术问题，本发明提供了一种FC网络时钟同步方法及系统。

本发明的一种FC网络时钟同步方法的技术方案如下：

FC网络的交换机接收所述FC网络的源节点发送的标准时钟，并根据所述标准时钟与所述交换机的本地时钟，得到时钟频率差值和时钟相位差值；

所述交换机根据所述时钟频率差值和所述时钟相位差值，对所述交换机的本地时钟进行修正，得到所述交换机的修正后的本地时钟并发送至所述交换机所连接的所述FC网络的每个节点，以使所述交换机对应的每个节点的本地时钟与所述标准时钟同步。

本发明的一种FC网络时钟同步方法的有益效果如下：

本发明的方法通过获取源节点以高精度时钟源为基准发送数据，使得节点与交换机从接收数据中提取时钟并完成整个FC网络的时钟同步，提高了FC网络时钟同步的精度。

在上述方案的基础上，本发明的一种FC网络时钟同步方法还可以做如下改进。

进一步，所述交换机包括：FPGA；所述交换机得到时钟频率差值和时钟相位差值的过程，包括：

所述FPGA接收所述源节点发送的所述标准时钟，并根据所述标准时钟与所述交换机的本地时钟，得到所述时钟频率差值和所述时钟相位差值。

进一步，所述交换机还包括：数模转换器、压控振荡器和锁相环；所述交换机根据所述时钟频率差值和所述时钟相位差值，对所述交换机的本地时钟进行修正，得到所述交换机的修正后的本地时钟的步骤，包括：

所述数模转换器接收所述FPGA发送的数字量形式的所述时钟频率差值并进行数模转换，得到模拟量形式的时钟频率差值并发送至所述压控振荡器；

所述压控振荡器根据所述模拟量形式的时钟频率差值对所述交换机的本地时钟的频率进行修正，得到并将修正后的本地时钟频率发送至所述锁相环；

所述锁相环接收并根据所述FPGA发送的所述时钟相位差值，对所述交换机的本地时钟的相位进行修正，得到修正后的本地时钟相位，并根据所述修正后的本地时钟相位和所述修正后的本地时钟频率得到所述交换机的修正后的本地时钟。

进一步，所述FPGA包括：数据接收模块、数据发送模块、鉴频器、鉴相器、DAC控制模块和PLL控制模块；所述FPGA接收所述源节点发送的所述标准时钟，并根据所述标准时钟与所述交换机的本地时钟，得到所述时钟频率差值和所述时钟相位差值的步骤，包括：

所述数据接收模块接收所述源节点发送的所述标准时钟，并将所述标准时钟的时钟频率发送至所述鉴频器，将所述标准时钟的时钟相位发送至所述鉴相器；

所述鉴频器将所述标准时钟的时钟频率与所述交换机的本地时钟的时钟频率进行比较，得到频率补偿值并发送至所述DAC控制模块，以使所述DAC控制模块根据所述频率补偿值得到所述时钟频率差值；

所述鉴相器将所述标准时钟的时钟相位与所述交换机的本地时钟的时钟相位进行比较，得到相位补偿值并发送至所述PLL控制模块，以使所述PLL控制模块根据所述相位补偿值得到所述时钟相位差值。

进一步，所述锁相环包括：参考时钟输入接口、串行解串器参考时钟接口和控制接口；

所述锁相环接收并根据所述FPGA发送的所述时钟相位差值，对所述交换机的本地时钟的相位进行修正，得到修正后的本地时钟相位，并根据所述修正后的本地时钟相位和所述修正后的本地时钟频率得到所述交换机的修正后的本地时钟的步骤，包括：

所述锁相环通过所述控制接口接收所述PLL控制模块发送的所述时钟相位差值，并根据所述时钟相位差值，对所述交换机的本地时钟的相位进行修正，得到修正后的本地时钟相位；

所述锁相环通过所述参考时钟输入接口接收所述压控振荡器发送的所述修正后的本地时钟频率，并根据所述修正后的本地时钟相位和所述修正后的本地时钟频率得到所述交换机的修正后的本地时钟，并通过所述串行解串器参考时钟接口将所述交换机的修正后的本地时钟进行发送。

进一步，所述锁相环还包括：辅助时钟输出接口；所述鉴频器将所述标准时钟的时钟频率与所述交换机的本地时钟的时钟频率进行比较的步骤，包括：

所述鉴频器接收所述辅助时钟输出接口发送的所述交换机的本地时钟，并将所述标准时钟的时钟频率与所述交换机的本地时钟的时钟频率进行比较。

进一步，所述交换机根据所述时钟频率差值和所述时钟相位差值，对所述交换机的本地时钟进行修正的步骤，包括：

所述交换机对所述交换机的本地时钟的时钟相位进行延时标定，并根据所述时钟频率差值和所述时钟相位差值，对所述交换机的本地时钟进行修正。

进一步，所述FC网络中的交换机数量为至少一个。

本发明的一种FC网络时钟同步系统的技术方案如下：

包括：FC网络的交换机；

所述交换机用于：接收所述FC网络的源节点发送的标准时钟，并根据所述标准时钟与所述交换机的本地时钟，得到时钟频率差值和时钟相位差值；

所述交换机还用于：所述交换机根据所述时钟频率差值和所述时钟相位差值，对所述交换机的本地时钟进行修正，得到所述交换机的修正后的本地时钟并发送至所述交换机所连接的所述FC网络的每个节点，以使所述交换机对应的每个节点的本地时钟与所述标准时钟同步。

本发明的一种FC网络时钟同步系统的有益效果如下：

本发明的系统通过获取源节点以高精度时钟源为基准发送数据，使得节点与交换机从接收数据中提取时钟并完成整个FC网络的时钟同步，提高了FC网络时钟同步的精度。

在上述方案的基础上，本发明的一种FC网络时钟同步系统还可以做如下改进。

进一步，所述交换机包括：FPGA；

所述交换机具体用于：所述FPGA接收所述源节点发送的所述标准时钟，并根据所述标准时钟与所述交换机的本地时钟，得到所述时钟频率差值和所述时钟相位差值。

附图说明

图1示出了本发明提供的一种FC网络时钟同步方法的实施例的流程示意图；

图2示出了本发明提供的一种FC网络时钟同步方法的实施例中的交换机的结构示意图；

图3示出了本发明提供的一种FC网络时钟同步方法的实施例中的FPGA的结构示意图；

图4示出了本发明提供的一种FC网络时钟同步方法的实施例中的锁相环的结构示意图；

图5示出了本发明提供的一种FC网络时钟同步方法的实施例中的交换机/节点的整体结构框图；

图6示出了本发明提供的一种FC网络时钟同步方法的实施例中的FC网络的整体结构框图；

图7示出了本发明提供的一种FC网络时钟同步方法的实施例中的延时标定的原理示意图；

图8示出了本发明提供的一种FC网络时钟同步方法的实施例中的源节点的整体结构框图；

图9示出了本发明提供的一种FC网络时钟同步系统的实施例的结构示意图。

具体实施方式

图1示出了本发明提供的一种FC网络时钟同步方法的实施例的流程示意图。如图1所示，包括如下步骤：

步骤110：FC网络的交换机接收所述FC网络的源节点发送的标准时钟，并根据所述标准时钟与所述交换机的本地时钟，得到时钟频率差值和时钟相位差值。

其中，①FC网络为：光纤通道(Fiber Channel)网络。②FC网络中包含：一个源节点、至少一个交换机和至少一个节点，且源节点与任一节点之间通过至少一个交换机连接。③标准时钟为：高精度时钟源，具体包含高精度的时钟频率和高精度的时钟相位。④本地时钟为：相应终端设备(此处指交换机)的当前时钟信息。⑤时钟频率差值为：标准时钟与交换机的本地时钟之间的频率差；时钟相位差值为：标准时钟与交换机的本地时钟之间的相位差。

步骤120：所述交换机根据所述时钟频率差值和所述时钟相位差值，对所述交换机的本地时钟进行修正，得到所述交换机的修正后的本地时钟并发送至所述交换机所连接的所述FC网络的每个节点，以使所述交换机对应的每个节点的本地时钟与所述标准时钟同步。

其中，交换机所连接的FC网络的每个节点中的时钟同步方式与交换机的时钟同步方式相同。具体地，将FC网络的交换机的修正后的本地时钟作为标准时钟并发送至相应节点，节点接收交换机发送的标准时钟，并根据所述标准时钟与该节点的本地时钟，得到时钟频率差值和时钟相位差值。该节点根据所述时钟频率差值和所述时钟相位差值，对该节点的本地时钟进行修正，得到并根据该节点的修正后的本地时钟进行时钟同步。具体的步骤可参见本实施例中关于交换机的时钟同步方法，在此不过多赘述。

需要说明的是，①FC网络中的源节点以高精度时钟源为基准(即源节点以高精度时钟源为本地时钟)，使用高速通道接口通信，同时源节点通过对比接收时钟(源节点所连接的节点)与本地时钟可以判断出所连接节点的时钟频率相位差值。②交换机于源节点对端接收数据并提取出源节点的本地时钟(作为接收时钟)，并计算交换机的本地时钟与接收时钟的频率相位差值，从而设定本地时钟，并以此时钟为基准向所连接的节点使用高速接口进行通信。③节点(节点1～n)接收到交换机发送的数据后提取交换机的本地时钟(作为接收时钟)，并计算本地时钟与接收时钟的频率相位差值，设定本地时钟。④当任一交换机连接另一交换机时，采用上述相同方式，将该交换机的修正后的本地时钟发送至连接的另一交换机，以使另一交换机进行时钟同步，直至将整个FC网络的每个交换机和每个节点的时钟进行同步。

较优地，如图2所示，所述交换机包括：FPGA。

步骤110包括：

所述FPGA接收所述源节点发送的所述标准时钟，并根据所述标准时钟与所述交换机的本地时钟，得到所述时钟频率差值和所述时钟相位差值。

具体地，FPGA接收FC网络的源节点所发送的标准时钟，并根据标准时钟与交换机的本地时钟，得到交换机的时钟频率差值和时钟相位差值。

较优地，如图2所示，所述交换机还包括：数模转换器、压控振荡器和锁相环。

所述交换机根据所述时钟频率差值和所述时钟相位差值，对所述交换机的本地时钟进行修正，得到所述交换机的修正后的本地时钟的步骤，包括：

所述数模转换器接收所述FPGA发送的数字量形式的所述时钟频率差值并进行数模转换，得到模拟量形式的时钟频率差值并发送至所述压控振荡器。

具体地，交换机的数模转换器接收FPGA所发送的数字量形式的时钟频率差值，并对数字量形式的时钟频率差值进行数模转换，得到模拟量形式的时钟频率差值，并将模拟量形式的时钟频率差值发送至压控振荡器。其中，模拟量形式的时钟频率差值为控制压控振荡器的电压值。

所述压控振荡器根据所述模拟量形式的时钟频率差值对所述交换机的本地时钟的频率进行修正，得到并将修正后的本地时钟频率发送至所述锁相环。

具体地，交换机的压控振荡器根据模拟量形式的时钟频率差值，对交换机的本地时钟的频率进行修正，得到修正后的本地时钟频率，并将修正后的本地时钟频率发送至交换机的锁相环。

所述锁相环接收并根据所述FPGA发送的所述时钟相位差值，对所述交换机的本地时钟的相位进行修正，得到修正后的本地时钟相位，并根据所述修正后的本地时钟相位和所述修正后的本地时钟频率得到所述交换机的修正后的本地时钟。

具体地，锁相环接收FPGA发送的时钟相位差值，并根据时钟相位差值，对交换机的本地时钟的相位进行修正，得到修正后的本地时钟相位；锁相环根据修正后的本地时钟相位和修正后的本地时钟频率得到交换机的修正后的本地时钟。

较优地，如图3所示，所述FPGA包括：数据接收模块、数据发送模块、鉴频器、鉴相器、DAC控制模块和PLL控制模块。

其中，①数据接收模块为：串行解串器的serdes_rx。②数据发送模块为：串行解串器的serdes_tx。

所述FPGA接收所述源节点发送的所述标准时钟，并根据所述标准时钟与所述交换机的本地时钟，得到所述时钟频率差值和所述时钟相位差值的步骤，包括：

所述数据接收模块接收所述源节点发送的所述标准时钟，并将所述标准时钟的时钟频率发送至所述鉴频器，将所述标准时钟的时钟相位发送至所述鉴相器。

具体地，数据接收模块serdes_rx接收源节点发送的标准时钟，并将标准时钟rx_clk的时钟频率发送至鉴频器，并将标准时钟rx_clk的时钟相位发送至鉴相器。

所述鉴频器将所述标准时钟的时钟频率与所述交换机的本地时钟的时钟频率进行比较，得到频率补偿值并发送至所述DAC控制模块，以使所述DAC控制模块根据所述频率补偿值得到所述时钟频率差值。

具体地，鉴频器将标准时钟的时钟频率与交换机的本地时钟的时钟频率进行比较，得到频率补偿值，并将频率补偿值发送至DAC控制模块。DAC控制模块根据频率补偿值得到时钟频率差值。

需要说明的是，采用DAC控制模块计算时钟频率差值的过程为现有技术，在此不过多赘述。

所述鉴相器将所述标准时钟的时钟相位与所述交换机的本地时钟的时钟相位进行比较，得到相位补偿值并发送至所述PLL控制模块，以使所述PLL控制模块根据所述相位补偿值得到所述时钟相位差值。

具体地，鉴相器将标准时钟的时钟相位与交换机的本地时钟的时钟相位进行比较，得到相位补偿值，并将相位补偿值发送至PLL控制模块。PLL控制模块根据相位补偿值得到时钟相位差值。

较优地，如图4所示，所述锁相环包括：参考时钟输入接口、串行解串器参考时钟接口和控制接口。

所述锁相环接收并根据所述FPGA发送的所述时钟相位差值，对所述交换机的本地时钟的相位进行修正，得到修正后的本地时钟相位，并根据所述修正后的本地时钟相位和所述修正后的本地时钟频率得到所述交换机的修正后的本地时钟的步骤，包括：

所述锁相环通过所述控制接口接收所述PLL控制模块发送的所述时钟相位差值，并根据所述时钟相位差值，对所述交换机的本地时钟的相位进行修正，得到修正后的本地时钟相位。

所述锁相环通过所述参考时钟输入接口接收所述压控振荡器发送的所述修正后的本地时钟频率，并根据所述修正后的本地时钟相位和所述修正后的本地时钟频率得到所述交换机的修正后的本地时钟，并通过所述串行解串器参考时钟接口将所述交换机的修正后的本地时钟进行发送。

具体地，1)锁相环通过控制接口接收PLL控制模块发送的时钟相位差值；2)锁相环根据时钟相位差值，对交换机的本地时钟的相位进行修正，得到修正后的本地时钟相位；3)锁相环通过参考时钟输入接口接收压控振荡器发送的修正后的本地时钟频率；4)锁相环根据修正后的本地时钟相位和修正后的本地时钟频率得到交换机的修正后的本地时钟；5)锁相环通过串行解串器参考时钟接口将交换机的修正后的本地时钟发送至FPGA，以使FPGA将交换机的修正后的本地时钟通过串行解串器发送至所连接的节点。

较优地，所述锁相环还包括：辅助时钟输出接口。

所述鉴频器将所述标准时钟的时钟频率与所述交换机的本地时钟的时钟频率进行比较的步骤，包括：

所述鉴频器接收所述辅助时钟输出接口发送的所述交换机的本地时钟，并将所述标准时钟的时钟频率与所述交换机的本地时钟的时钟频率进行比较。

具体地，鉴频器接收辅助时钟输出接口发送的交换机的本地时钟，并将标准时钟的时钟频率与交换机的本地时钟的时钟频率进行比较。

此外，鉴频器接收辅助时钟输出接口发送的交换机的本地时钟，并将标准时钟的时钟相位与交换机的本地时钟的时钟相位进行比较。

需要说明的是，图5示出了交换机和节点的整体结构框图，图6示出了FC网络时钟同步的整体结构框图。图5中rx_clk为标准时钟(从接收数据从恢复的时钟)，tx_clk为本地时钟(同步于外部输入的参考时钟MGT_REF_CLK)。此外，图5中的其余每一部分的功能作用在上文中以详细描述，在此不过多赘述。图6中，交换机和节点的不同之处在于，交换机需要增加选择逻辑，选择连接源节点的端口恢复的时钟完成频率与相位同步(即交换机可以连接多个节点，与多个节点完成时钟同步，如图6中的P1-Pn)。

较优地，所述交换机根据所述时钟频率差值和所述时钟相位差值，对所述交换机的本地时钟进行修正的步骤，包括：

所述交换机对所述交换机的本地时钟的时钟相位进行延时标定，并根据所述时钟频率差值和所述时钟相位差值，对所述交换机的本地时钟进行修正。

需要说明的是，由于FC网络同步链路的延时会影响到时钟相位的同步，故需要在时钟同步之前，对链路延时进行标定，当延时标定好之后再与标准时钟进行同步。具体地，延时由以下2部分组成：1)主从节点收发电路的硬件延时，包括FPGA内部逻辑的确定性延时、FPGA内部走线延时、PCB走线延时、高速串行收发器以及光纤收发器的延时，这部分延时可以认为是相对固定的。2)比特位滑动延时，由于串并转换电路在进行字对齐操作时引起的比特位滑动，这部分延时在光纤链路建立连接后保持不变，可以在每一次链路建立后通过软件自动获取。如图7所示，主节点与从节点建立链路，此时可以通过内部的软件获取到比特位滑动延时。主节点与从节点完成同步后使用示波器测量主从节点输出的PPS秒脉冲，即可标定硬件延时。

此外，如图8所示，FC网络的源节点包括：锁相环和FPGA。源节点的锁相环和FPGA中的具体结构与交换机中的锁相环和FPGA的具体结构相同。图8中，①高精度时钟为高精度参考频率源。②锁相环(PLL)是一种利用反馈控制原理实现的频率及相位同步的器件，其作用是将电路输出的时钟与其外部的参考时钟保持同步。其中，PLL_REFCLK(锁相环参考时钟输入接口)为PLL的参考时钟频率输入，来自高精度时钟；AUX_CLK(辅助时钟输出)、MGT_REF_CLK(串行解串器参考时钟接口)均为PLL产生的时钟输出，且频率与PLL_REFCLK(锁相环参考时钟输入接口)相同；MGT_REF_CLK(串行解串器参考时钟接口)输入FPGA作为FPGA高速通信的参考时钟，AUX_CLK(辅助时钟输出)作为辅助时钟输入FPGA用于时钟鉴频与鉴相。PLL_CONTROL(锁相环控制接口)为PLL的控制接口，源节点钟不使用。③FPGA为方案实施的主芯片。FC协议栈依照FC协议实现FC通讯。SERDES串行解串器作为高速数据接口完成数据的发送与接收，其中serdes_rx(串行解串器数据接收接口)为高速数据接收，从中恢复出的时钟为rx_clk(接收参考时钟)，serdes_tx(串行解串器数据发送接口)高速数据发送，发送时钟tx_clk(发送参考时钟)同步于外部输入的参考时钟MGT_REF_CLK(串行解串器参考时钟接口)。鉴频器、鉴相器分别用于时钟频率、相位的比较，通过对比接收恢复时钟rx_clk与发送参考时钟MGT_REF_CLK(串行解串器参考时钟接口)(此处对比与其频率相位相同的AUX_CLK)，即可得出两个时钟之间的频率差与相位差。

本实施例的技术方案通过获取源节点以高精度时钟源为基准发送数据，使得节点与交换机从接收数据中提取时钟并完成整个FC网络的时钟同步，提高了FC网络时钟同步的精度。

图9示出了本发明提供的FC网络时钟同步系统的实施例的结构示意图。如图9所示，该系统200包括：FC网络的交换机；

所述交换机用于：接收所述FC网络的源节点发送的标准时钟，并根据所述标准时钟与所述交换机的本地时钟，得到时钟频率差值和时钟相位差值；

所述交换机还用于：所述交换机根据所述时钟频率差值和所述时钟相位差值，对所述交换机的本地时钟进行修正，得到所述交换机的修正后的本地时钟并发送至所述交换机所连接的所述FC网络的每个节点，以使所述交换机对应的每个节点的本地时钟与所述标准时钟同步。

较优地，所述交换机包括：FPGA；

所述交换机具体用于：所述FPGA接收所述源节点发送的所述标准时钟，并根据所述标准时钟与所述交换机的本地时钟，得到所述时钟频率差值和所述时钟相位差值。

本实施例的技术方案通过获取源节点以高精度时钟源为基准发送数据，使得节点与交换机从接收数据中提取时钟并完成整个FC网络的时钟同步，提高了FC网络时钟同步的精度。

上述关于本实施例的一种FC网络时钟同步系统200中的各参数和各个模块实现相应功能的步骤，可参考上文中关于一种FC网络时钟同步方法的实施中的各参数和步骤，在此不做赘述。

在此处所提供的说明书中，说明了大量具体细节。然而能够理解，本发明的实施例可以在没有这些具体细节的情况下实践。类似地，为了精简本发明并帮助理解各个发明方面中的一个或多个，在上面对本发明的示例性实施例的描述中，本发明实施例的各个特征有时被一起分组到单个实施例、图、或者对其的描述中。其中，遵循具体实施方式的权利要求书由此明确地并入该具体实施方式，其中每个权利要求本身都作为本发明的单独实施例。

应该注意的是上述实施例对本发明进行说明而不是对本发明进行限制，并且本领域技术人员在不脱离所附权利要求的范围的情况下可设计出替换实施例。在权利要求中，不应将位于括号之间的任何参考符号构造成对权利要求的限制。单词“包含”不排除存在未列在权利要求中的元件或步骤。位于元件之前的单词“一”或“一个”不排除存在多个这样的元件。本发明可以借助于包括有若干不同元件的硬件以及借助于适当编程的计算机来实现。在列举了若干装置的单元权利要求中，这些装置中的若干个可以是通过同一个硬件项来具体体现。单词第一、第二、以及第三等的使用不表示任何顺序。可将这些单词解释为名称。上述实施例中的步骤，除有特殊说明外，不应理解为对执行顺序的限定。

Claims (10)

1.一种FC网络时钟同步方法，其特征在于，包括：

FC网络的交换机接收所述FC网络的源节点发送的标准时钟，并根据所述标准时钟与所述交换机的本地时钟，得到时钟频率差值和时钟相位差值；

所述交换机根据所述时钟频率差值和所述时钟相位差值，对所述交换机的本地时钟进行修正，得到所述交换机的修正后的本地时钟并发送至所述交换机所连接的所述FC网络的每个节点，以使所述交换机对应的每个节点的本地时钟与所述标准时钟同步。

2.根据权利要求1所述的FC网络时钟同步方法，其特征在于，所述交换机包括：FPGA；所述交换机得到时钟频率差值和时钟相位差值的过程，包括：

所述FPGA接收所述源节点发送的所述标准时钟，并根据所述标准时钟与所述交换机的本地时钟，得到所述时钟频率差值和所述时钟相位差值。

3.根据权利要求2所述的FC网络时钟同步方法，其特征在于，所述交换机还包括：数模转换器、压控振荡器和锁相环；所述交换机根据所述时钟频率差值和所述时钟相位差值，对所述交换机的本地时钟进行修正，得到所述交换机的修正后的本地时钟的步骤，包括：

所述数模转换器接收所述FPGA发送的数字量形式的所述时钟频率差值并进行数模转换，得到模拟量形式的时钟频率差值并发送至所述压控振荡器；

所述压控振荡器根据所述模拟量形式的时钟频率差值对所述交换机的本地时钟的频率进行修正，得到并将修正后的本地时钟频率发送至所述锁相环；

所述锁相环接收并根据所述FPGA发送的所述时钟相位差值，对所述交换机的本地时钟的相位进行修正，得到修正后的本地时钟相位，并根据所述修正后的本地时钟相位和所述修正后的本地时钟频率得到所述交换机的修正后的本地时钟。

4.根据权利要求3所述的FC网络时钟同步方法，其特征在于，所述FPGA包括：数据接收模块、数据发送模块、鉴频器、鉴相器、DAC控制模块和PLL控制模块；所述FPGA接收所述源节点发送的所述标准时钟，并根据所述标准时钟与所述交换机的本地时钟，得到所述时钟频率差值和所述时钟相位差值的步骤，包括：

所述数据接收模块接收所述源节点发送的所述标准时钟，并将所述标准时钟的时钟频率发送至所述鉴频器，将所述标准时钟的时钟相位发送至所述鉴相器；

所述鉴频器将所述标准时钟的时钟频率与所述交换机的本地时钟的时钟频率进行比较，得到频率补偿值并发送至所述DAC控制模块，以使所述DAC控制模块根据所述频率补偿值得到所述时钟频率差值；

所述鉴相器将所述标准时钟的时钟相位与所述交换机的本地时钟的时钟相位进行比较，得到相位补偿值并发送至所述PLL控制模块，以使所述PLL控制模块根据所述相位补偿值得到所述时钟相位差值。

5.根据权利要求4所述的FC网络时钟同步方法，其特征在于，所述锁相环包括：参考时钟输入接口、串行解串器参考时钟接口和控制接口；

所述锁相环接收并根据所述FPGA发送的所述时钟相位差值，对所述交换机的本地时钟的相位进行修正，得到修正后的本地时钟相位，并根据所述修正后的本地时钟相位和所述修正后的本地时钟频率得到所述交换机的修正后的本地时钟的步骤，包括：

所述锁相环通过所述控制接口接收所述PLL控制模块发送的所述时钟相位差值，并根据所述时钟相位差值，对所述交换机的本地时钟的相位进行修正，得到修正后的本地时钟相位；

所述锁相环通过所述参考时钟输入接口接收所述压控振荡器发送的所述修正后的本地时钟频率，并根据所述修正后的本地时钟相位和所述修正后的本地时钟频率得到所述交换机的修正后的本地时钟，并通过所述串行解串器参考时钟接口将所述交换机的修正后的本地时钟进行发送。

6.根据权利要求5所述的FC网络时钟同步方法，其特征在于，所述锁相环还包括：辅助时钟输出接口；所述鉴频器将所述标准时钟的时钟频率与所述交换机的本地时钟的时钟频率进行比较的步骤，包括：

所述鉴频器接收所述辅助时钟输出接口发送的所述交换机的本地时钟，并将所述标准时钟的时钟频率与所述交换机的本地时钟的时钟频率进行比较。

7.根据权利要求1所述的FC网络时钟同步方法，其特征在于，所述交换机根据所述时钟频率差值和所述时钟相位差值，对所述交换机的本地时钟进行修正的步骤，包括：

所述交换机对所述交换机的本地时钟的时钟相位进行延时标定，并根据所述时钟频率差值和所述时钟相位差值，对所述交换机的本地时钟进行修正。

8.根据权利要求1-7任一项所述的FC网络时钟同步方法，其特征在于，所述FC网络中的交换机数量为至少一个。

9.一种FC网络时钟同步系统，其特征在于，包括：FC网络的交换机；

所述交换机用于：接收所述FC网络的源节点发送的标准时钟，并根据所述标准时钟与所述交换机的本地时钟，得到时钟频率差值和时钟相位差值；

所述交换机还用于：所述交换机根据所述时钟频率差值和所述时钟相位差值，对所述交换机的本地时钟进行修正，得到所述交换机的修正后的本地时钟并发送至所述交换机所连接的所述FC网络的每个节点，以使所述交换机对应的每个节点的本地时钟与所述标准时钟同步。

10.根据权利要求9所述的FC网络时钟同步系统，其特征在于，所述交换机包括：FPGA；

所述交换机具体用于：所述FPGA接收所述源节点发送的所述标准时钟，并根据所述标准时钟与所述交换机的本地时钟，得到所述时钟频率差值和所述时钟相位差值。