CN115065436B - 电力专用时钟分路复用电路 - Google Patents
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Abstract
本申请涉及一种电力专用时钟分路复用电路，包括：时钟发生电路、时钟缓冲电路、电网芯片、至少一个端口物理层PHY芯片；电网芯片上集成有至少两个介质访问控制器MAC；时钟发生电路与时钟缓冲电路连接，时钟缓冲电路的第一输出端与电网芯片的第一时钟引脚连接，第一时钟引脚分别与各MAC连接，时钟缓冲电路的第二输出端分别与各PHY芯片的第二时钟引脚连接；时钟发生电路生成时钟信号；时钟缓冲电路生成第一同源时钟信号和第二同源时钟信号，并将第一同源时钟信号传输至电网芯片的第一时钟引脚，将第二同源时钟信号分别传输至各PHY芯片的第二时钟引脚。该电力专用时钟分路复用电路减少了以太网接口电路的引脚布线的数量。
Description
技术领域
本申请涉及电力系统技术领域，特别是涉及一种电力专用时钟分路复用电路。
背景技术
在电力系统中，以太网接口广泛应用于变电站和电力线通信等场合中，以太网接口的硬件电路主要由介质访问控制器（Media Access Control，MAC）和物理层（PhysicalLayer，PHY）芯片构成，其中MAC集成在电网芯片中，PHY芯片在电网芯片外部，MAC和PHY芯片之间通过简化的介质无关接口（Reduced Medium Independent Interface，RMII）或者简化的千兆介质无关接口（Reduced Gigabit Medium Independent Interface，RGMII）实现数据收发。通常，在变电站自动化应用中，通过以太网接口传输采样值（Sampled Value，SV）报文时，需要保证多路以太网接口的时钟信号为同步时钟信号。
传统技术中，针对以太网接口的硬件电路中的每一对MAC和PHY芯片，是通过各自对应的时钟发生电路生成同源时钟信号，并将生成的同源时钟信号通过引脚布线分别接入MAC的时钟引脚和PHY芯片的时钟引脚中。
然而，传统技术中存在以太网接口的硬件电路中引脚布线数量多的问题。
发明内容
基于此，有必要针对上述技术问题，提供一种能够减少以太网接口的硬件电路引脚布线数量的电力专用时钟分路复用电路。
一种电力专用时钟分路复用电路，其特征在于，所述电力专用时钟分路复用电路包括：时钟发生电路、时钟缓冲电路、电网芯片、至少一个端口物理层PHY芯片；所述电网芯片上集成有至少两个介质访问控制器MAC；所述时钟发生电路与所述时钟缓冲电路连接，所述时钟缓冲电路的第一输出端与所述电网芯片的第一时钟引脚连接，所述第一时钟引脚分别与各所述MAC连接，所述时钟缓冲电路的第二输出端分别与各所述PHY芯片的第二时钟引脚连接；
所述时钟发生电路，用于生成时钟信号；
所述时钟缓冲电路，用于根据所述时钟信号生成第一同源时钟信号和第二同源时钟信号，并将所述第一同源时钟信号传输至所述电网芯片的第一时钟引脚，将所述第二同源时钟信号分别传输至各所述PHY芯片的第二时钟引脚。
在其中一个实施例中，所述时钟缓冲电路，用于根据所述时钟信号和预设的分路值，生成所述第一同源时钟信号和所述第二同源时钟信号；所述分路值为根据各所述MAC的数量或各所述PHY芯片的数量确定的。
在其中一个实施例中，所述时钟缓冲电路中包括：处理芯片，所述处理芯片与所述时钟发生电路连接；
所述处理芯片，用于根据所述时钟信号和所述分路值生成所述第一同源时钟信号和所述第二同源时钟信号。
在其中一个实施例中，所述电网芯片包括：时钟同步电路；所述时钟同步电路包括所述第一时钟引脚，所述第一时钟引脚分别与所述处理芯片和各所述MAC的第三时钟引脚连接；
所述时钟同步电路，用于对所述第一同源时钟信号进行相位补偿，并将相位补偿后的同源时钟信号同步至各所述MAC的第三时钟引脚。
在其中一个实施例中，所述时钟缓冲电路包括：第一变频电路；所述第一变频电路的输入端与所述处理芯片连接，所述第一变频电路的输出端与所述第一时钟引脚连接；
所述第一变频电路，用于对所述第一同源时钟信号进行变频处理，得到第一变频处理后的同源时钟信号，并将所述第一变频处理后的同源时钟信号传输至所述电网芯片的第一时钟引脚。
在其中一个实施例中，各所述PHY芯片中包括：第二变频电路；所述第二变频电路与所述处理芯片连接；
所述第二变频电路，用于对所述第二同源时钟信号进行变频处理，得到第二变频处理后的同源时钟信号；其中，所述第二变频处理后的同源时钟信号的频率与所述第一变频处理后的同源时钟信号的频率相同。
在其中一个实施例中，所述时钟发生电路包括：晶体振荡器；所述时钟发生电路，用于通过所述晶体振荡器生成所述时钟信号。
在其中一个实施例中，各所述MAC与各所述PHY芯片一一对应。
在其中一个实施例中，所述时钟缓冲电路通过第一布线将所述第一同源时钟信号传输至所述电网芯片的第一时钟引脚，通过至少一个第二布线将所述第二同源时钟信号传输至所述PHY芯片的第二时钟引脚。
在其中一个实施例中，所述第一布线与所述第二布线等长，所述第二布线的数量与各所述PHY芯片的数量相同。
上述电力专用时钟分路复用电路，包括时钟发生电路、时钟缓冲电路、电网芯片、至少一个端口物理层PHY芯片，电网芯片上集成至少有两个介质访问控制器MAC，其中，时钟发生电路与时钟缓冲电路连接，时钟缓冲电路的第一输出端与电网芯片的第一时钟引脚连接，第一时钟引脚与各MAC连接，时钟缓冲电路的第二输出端分别与PHY芯片的第二时钟引脚连接，时钟发生电路用于生成时钟信号，时钟缓冲电路用于将时钟信号生成第一同源时钟信号和第二同源时钟信号，通过时钟缓冲电路的第一输出端将第一同源时钟信号传输至电网芯片的第一时钟引脚，同时，通过时钟缓冲电路的第二输出端将第二同源时钟信号分别传输至各PHY芯片的第二时钟引脚，由于该电力专用时钟分路复用电路中是将时钟缓冲电路的第一输出端的第一同源时钟信号传输至电网芯片的第一时钟引脚，而不是将时钟缓冲电路的第一输出端的第一同源时钟信号分别传输至各MAC中，因此，通过该电力专用时钟分路复用电路减少了将同源时钟传输至各MAC的布线数量，也可以保证电网芯片中各MAC和各PHY芯片的时钟信号的同源，从而减少了以太网接口电的硬件电路引脚布线数量。
附图说明
图1为一个实施例提供的传统技术中以太网接口电路的示意图；
图2为一个实施例提供的传统技术中以太网接口电路的示意图；
图3为一个实施例提供的传统技术中以太网接口电路的示意图；
图4为一个实施例提供的传统技术中以太网接口电路的示意图；
图5为一个实施例提供的传统技术中以太网接口电路的示意图；
图6为一个实施例中电力专用时钟分路复用电路的示意图；
图7为另一个实施例中电力专用时钟分路复用电路的示意图；
图8为另一个实施例中电力专用时钟分路复用电路的示意图；
图9为另一个实施例中电力专用时钟分路复用电路的示意图；
图10为另一个实施例中电力专用时钟分路复用电路的示意图；
图11为另一个实施例中电力专用时钟分路复用电路的示意图；
图12为另一个实施例中电力专用时钟分路复用电路的示意图；
图13为另一个实施例中电力专用时钟分路复用电路的示意图；
附图标记说明：
时钟发生电路：10；晶体振荡器：101；时钟缓冲电路：20；处理芯片：201；第一变频电路：202；电网芯片：30；MAC：301；时钟同步电路：302；
PHY芯片：40；第二变频电路：401。
具体实施方式
为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。
以太网接口广泛应用于电力系统中的变电站和电力线通信中，IEEE 802.3标准制定了以太网的技术标准，规定了以太网的包括物理层的连线、电子信号和介质访问层协议的内容。以太网接口的硬件电路主要由介质访问控制器（Media Access Control，MAC）和物理层（Physical Layer，PHY）芯片构成。由于PHY芯片整合了大量的模拟硬件，而MAC是全数字器件，在实际芯片设计中，考虑到芯片的面积以及存在模拟/数字混合架构的问题，通常如图1所示，将MAC集成在电网芯片中，将PHY芯片设置在电网芯片外部。
通常，在以太网接口的硬件电路的MAC和PHY芯片之间，定义了标准的介质无关接口（Medium Independent Interface，MII）用于MAC和PHY芯片之间的数据收发，包括一个数据接口，以及一个MAC和PHY芯片之间的管理接口，数据接口包括分别用于发送器和接收器的两条独立信道，每条信道都有自己的数据、时钟和控制信号，但是，由于传统的MII接口引脚数过多，在此基础上形成了简化的MII接口(Reduced MII，RMII)，用单个参考时钟代替了MII接口的收发两路时钟，时钟频率加倍，以保持与MII接口同样的速率，如图2所示，其中，TX_EN用于发送使能信号，TXD[1:0]为数据发送信号线，RX_ER用于接收错误提示信号，RXD[1:0]为数据接收信号线，CRS_DV为MII接口中的RX_DV和CRS两个信号合并而成，CLK_REF为由外部时钟源提供的参考时钟信号；另外，随着以太网对数据速率要求的不断提升，出现了千兆以太网接口（Reduced Gigabit Medium Independent Interface，GMII），为了减少接口引脚数量，IEEE 802.3标准规定了简化的GMII接口（Reduced GMII，RGMII），采用双边沿采样，时钟频率为125MHz，如图3所示，其中，TX_CLK用于发送时钟信号，TXD[3:0]为数据发送信号线，TX_CTL用于发送控制信号，RX_CLK用于接收时钟信号，RXD[3:0]为数据接收信号线，RX_CTL用于接收控制信号，CLK_REF为由外部时钟源提供的参考时钟信号。
传统技术在变电站传输SV报文等需要多路以太网口时钟同步的应用场景中，难以保证各路时钟同源，只能通过复杂的硬件布线设计保证时钟同源；同时，为保证时钟同步性，需要在硬件上做等长设计，对印刷线路板（Printed Circuit Board，PCB）的布线要求较高，同时可能增加PCB板层数，导致设计复杂度的增加和硬件成本的提升。针对RMII接口标准以太网设备，如图4所示，为两路以太网接口电路示意图，图中每一路以太网接口电路都设计一个独立的时钟发生电路，将时钟发生电路分别与各MAC和各PHY芯片的时钟引脚连接，每个时钟发生电路需要分别布线至各MAC和各PHY芯片，而针对RGMII接口标准的以太网设备，如图5所示，为两路以太网接口电路示意图，图中每一路以太网接口电路都设计一个独立的时钟发生电路，将时钟发生电路分别与各GMAC和各GPHY芯片的时钟引脚连接，每个时钟发生电路需要分别布线至各GMAC和各GPHY芯片。因此，每一路MAC和PHY芯片之间都有较多布线，使得以太网接口电路存在硬件电路布线数量多的问题，另外，为了保证时钟信号同源，还需要对以太网接口中所有的引脚布线做等长处理，存在结构复杂、布线难度大的问题。
现有电网芯片中各路以太网接口的MAC的时钟信号是独立的，无法保证电网芯片内部各路MAC的时钟信号的同步性；基于此，本发明从电网芯片的一个引脚输入时钟信号，在电网芯片内部自动分路为多路同源时钟信号，并将多路同源时钟信号提供给各路以太网口的MAC；在时钟信号输入每个MAC之前，还设计了时钟同步电路，可以调整输入各路MAC的时钟信号的相位，以保证与各路以太网接口的PHY芯片的时钟信号的同步性。
因此，针对传统技术存在的以太网接口电路布线数量多的问题，本申请实施例提供了一种电力专用时钟分路复用电路以解决以太网接口电路布线数量多的问题。
在一个实施例中，如图6所示，提供了一种电力专用时钟分路复用电路，该电力专用时钟分路复用电路包括：时钟发生电路10、时钟缓冲电路20、电网芯片30、至少一个端口物理层PHY芯片40；电网芯片上集成有至少两个介质访问控制器MAC301；时钟发生电路10与时钟缓冲电路20连接，时钟缓冲电路20的第一输出端与电网芯片30的第一时钟引脚连接，第一时钟引脚分别与各MAC301连接，时钟缓冲电路20的第二输出端分别与各PHY芯片40的第二时钟引脚连接；时钟发生电路10，用于生成时钟信号；时钟缓冲电路20，用于根据时钟信号生成第一同源时钟信号和第二同源时钟信号，并将第一同源时钟信号传输至电网芯片30的第一时钟引脚，将第二同源时钟信号分别传输至各PHY芯片40的第二时钟引脚。
其中，电力专用时钟分路复用电路可以为数据传输速率为十兆、百兆的RMII接口，也可以为数据传输速率为千兆的RGMII接口；时钟信号是有固定周期并与运行无关的信号量，可选的，时钟发生电路可以生成25MHz的时钟信号，也可以生成50MHz的时钟信号，或者，也可以根据以太网接口标准生成所需频率的时钟信号；同源时钟信号来自于同一个源头，可以由同一个晶振/时钟发生电路产生，但是对同源时钟信号进行分路之后或者在传输过程中会产生相位差，不一定能保证同步。可选的，时钟缓冲电路20可以通过多路信号发生芯片生成多路同源时钟信号，也可以采用多路复用方式生成多路同源时钟信号；电网芯片为电网中将关键部件集成在单一芯片以完成特定功能的电网芯片，通常，电力专用时钟分路复用电路将MAC301集成在电网芯片中，例如，电网芯片上可以集成8个MAC301，也可以根据实际工程确定集成的MAC301的数量，本实施例在此不做限制。
在本实施例中，时钟缓冲电路20的第一输出端为时钟缓冲电路20传输至电网芯片30的第一同源时钟信号的输出端，时钟缓冲电路20的第二输出端为时钟缓冲电路20传输至各PHY芯片40的第二同源时钟信号的输出端；第一时钟引脚为电网芯片30上接收第一同源时钟信号的引脚，第二时钟引脚为各PHY芯片40上接收第二同源时钟信号的引脚；第一同源时钟信号为时钟缓冲电路20传输至电网芯片30的同源时钟信号，第二同源时钟信号为时钟缓冲电路20传输至各PHY芯片40的同源时钟信号。
上述电力专用时钟分路复用电路，包括时钟发生电路、时钟缓冲电路、电网芯片、至少一个端口物理层PHY芯片，电网芯片上集成至少有两个介质访问控制器MAC，其中，时钟发生电路与时钟缓冲电路连接，时钟缓冲电路的第一输出端与电网芯片的第一时钟引脚连接，第一时钟引脚与各MAC连接，时钟缓冲电路的第二输出端分别与PHY芯片的第二时钟引脚连接，时钟发生电路用于生成时钟信号，时钟缓冲电路用于将时钟信号生成第一同源时钟信号和第二同源时钟信号，通过时钟缓冲电路的第一输出端将第一同源时钟信号传输至电网芯片的第一时钟引脚，同时，通过时钟缓冲电路的第二输出端将第二同源时钟信号分别传输至各PHY芯片的第二时钟引脚，由于该电力专用时钟分路复用电路中是将时钟缓冲电路的第一输出端的第一同源时钟信号传输至电网芯片的第一时钟引脚，而不是将时钟缓冲电路的第一输出端的第一同源时钟信号分别传输至各MAC中，因此，通过该电力专用时钟分路复用电路减少了将同源时钟传输至各MAC的布线数量，也可以保证电网芯片中各MAC和各PHY芯片的时钟信号的同源，从而减少了以太网接口的硬件电路引脚的布线数量。
在上述生成第一同源时钟信号和第二同源时钟信号的场景中，由于第二同源时钟信号是分别传输至各PHY芯片40的第二时钟引脚中的，因此，需要确定时钟缓冲电路20生成的同源时钟信号的数量，以确保能够向电网芯片30传输第一同源时钟信号，向每个PHY芯片40传输第二同源时钟信号。在一个实施例中，上述时钟缓冲电路20，用于根据时钟信号和预设的分路值，生成第一同源时钟信号和第二同源时钟信号；分路值为根据各MAC301的数量或各PHY芯片40的数量确定的。
可以理解的是，在电力专用时钟分路复用电路中MAC301和PHY芯片40之间需要进行数据收发，因此各MAC301和各PHY芯片40是一一对应。其中，一一对应指的是MAC301和PHY芯片40的数量相同，每个MAC301对应一个PHY芯片40，且保证每对MAC301和PHY芯片40接收到的时钟信号为同源时钟信号。例如，在RMII接口标准和RGMII接口标准中，若电力专用时钟分路复用电路的电网芯片30中集成8个MAC，则在电网芯片30外需设置8个PHY芯片40。
可选的，预设的分路值可以根据电网芯片30中MAC301的数量确定生成同源时钟信号的数量，也可以根据PHY芯片40的数量确定。例如，若MAC301的数量有5个，则确定的分路值为5+1，若MAC301的数量有6个，则确定的分路值为6+1；若PHY芯片40的数量有5个，则确定的分路值为5+1，若PHY芯片40的数量有6个，则确定的分路值为6+1。可选的，时钟缓冲电路20可以通过多路信号发生芯片根据确定的分路值对上述时钟信号进行分路，生成第一同源时钟信号和第二同源时钟信号，也可以采用多路复用方式生成多路同源时钟信号。
本实施例中，由于分路值是根据各MAC的数量或各PHY芯片的数量所确定，时钟缓冲电路是根据时钟信号和预设的分路值生成的第一同源时钟信号和第二同源时钟信号，从而保证了时钟缓冲电路生成的第一同源时钟信号和第二同源时钟信号的准确性，能够确保将第一同源时钟信号传输至电网芯片中，将第二同源时钟信号传输至各PHY芯片。
进一步的，在一个实施例中，如图7所示，时钟缓冲电路20中包括：处理芯片201，处理芯片201与时钟发生电路10连接，处理芯片201用于根据时钟信号和分路值生成第一同源时钟信号和第二同源时钟信号。
其中，处理芯片201为时钟缓冲电路20中用于生成多路信号的芯片。可选的，处理芯片201的可以根据电网芯片30中MAC301的数量或PHY芯片40的数量确定选择生成多少路多路同源时钟信号。可以理解的是，处理芯片201与时钟发生电路10连接，当时钟发生电路10生成的时钟信号传输至时钟缓冲电路20中时，由处理芯片201根据分路值确定生成第一同源时钟信号和第二同源时钟信号的数量，并对时钟信号进行分路生成对应地第一同源时钟信号和第二同源时钟信号。
本实施例中，时钟缓冲电路中的处理芯片与时钟发生电路连接，处理芯片能够根据时钟信号和分路值生成第一同源时钟信号和第二同源时钟信号，从而保证了生成的各路同源时钟信号的准确度。
为了保证传输至各MAC301的时钟信号的同步性，可以在电网芯片30内部设置时钟同步电路302，通过时钟同步电路302将第一同源时钟信号同步至各MAC301中。在一个实施例中，如图8所示，电网芯片30包括时钟同步电路302；时钟同步电路302包括第一时钟引脚，第一时钟引脚分别与处理芯片201和各MAC301的第三时钟引脚连接；时钟同步电路302用于对第一同源时钟信号进行相位补偿，并将相位补偿后的同源时钟信号同步至各所述MAC301的第三时钟引脚。
其中，同步时钟指的是多路时钟信号的频率和相位都完全相同，同步时钟信号一般是同源的，因此各路时钟信号可以保证频率相同，但在传输过程中由于时钟线不等长或者一些软件设计的问题，可能导致同一时钟源发出的多路时钟信号存在相位差，所以同源时钟不一定同步。时钟同步电路302能够生成频率相同，且不存在相位差的时钟信号。
在本实施例中，时钟同步电路302的第一时钟引脚分别与时钟缓冲电路20的第一输出端和各MAC301的第三时钟引脚连接，时钟缓冲电路20生成的第一同源时钟信号通过第一输出端传输至时钟同步电路302的第一时钟引脚，时钟同步电路302对第一同源时钟信号进行相位补偿，生成频率相同且相位相同的的第一同源时钟信号，并将相位补偿后的同源时钟信号同步至各MAC301的第三时钟引脚。
本实施例中，在电网芯片中设置时钟同步电路，通过时钟同步电路的第一时钟引脚分别与时钟缓冲电路的第一输出端和各MAC的第三时钟引脚连接，时钟同步电路对第一同源时钟信号进行相位补偿，并将相位补偿后的同源时钟信号同步至各所述MAC的第三时钟引脚，保证了传输至各MAC的时钟信号的同步性。
由于数据传输过程中，频率越高，传播损耗越大，成本越高，因此在电力专用时钟分路复用电路中，为了适应不同的数据传输速率的接口标准，对时钟发生电路10生成的同源时钟信号还可以进行变频处理。在一个实施例中，如图9所示，时钟缓冲20电路包括：第一变频电路202；第一变频电路202的输入端与处理芯片201连接，第一变频电路202的输出端与第一时钟引脚连接；第一变频电路202用于对第一同源时钟信号进行变频处理，得到第一变频处理后的同源时钟信号，并将第一变频处理后的同源时钟信号传输至电网芯片30的第一时钟引脚。
其中，第一变频电路202为时钟缓冲电路中对第一同源时钟信号进行变频处理的电路，变频处理是指对交流电的频率进行变换处理，例如，可以进行升频处理，也可以进行降频处理等。可选的，第一变频电路202可以为变频整流器，也可以为变频芯片，可选的，第一变频电路202中可以包括锁相环电路，通过锁相环电路可以锁定变频之后的第一同源时钟信号的相位，保证变频之后的第一同源时钟信号的同步。
示例性的，针对数据传输速率为十兆或百兆的RMII接口标准，时钟发生电路10可以生成25MHz的时钟信号，将25MHz的时钟信号传输至时钟缓冲电路20变频处理为50MHz的同源时钟信号，将变频处理后的第一同源时钟信号传输至电网芯片30的第一时钟引脚；针对数据传输速率为千兆的RGMII接口标准，时钟发生电路10可以生成25MHz的时钟信号，将25MHz的时钟信号传输至时钟缓冲电路20倍频处理为125MHz的同源时钟信号，将倍频处理后的第一同源时钟信号传输至电网芯片30的第一时钟引脚。
本实施例中，时钟缓冲电路包括的第一变频电路的输入端与时钟发生电路连接，第一变频电路的输出端与第一时钟引脚连接，将时钟发生电路生成的时钟信号通过第一变频的输入端传输至第一变频电路中，由第一变频电路对第一同源时钟信号进行变频处理，得到第一变频处理后的同源时钟信号，将第一变频处理后的同源时钟信号传输至电网芯片的第一时钟引脚，通过第一变频处理，使得电力专用时钟分路复用电路可以满足不同数据传输速率的接口标准对时钟信号的要求。
在电力专用时钟分路复用电路中，为了实现每一对MAC301和PHY芯片40之间数据的准确收发，要保证每一对MAC301和PHY芯片40的数据传输速率相同，因此针对RGMII接口，由于对传输至MAC301的第一同源时钟信号进行了变频处理，因此也需要对传输至各PHY芯片40的第二同源时钟信号进行变频处理，使得变频处理后的第二同源时钟信号与变频后的第一同源时钟信号频率相同。在一个实施例中，如图10所示，PHY芯片40中包括：第二变频电路401；第二变频电路401与处理芯片201连接，第二变频电路401用于对第二同源时钟信号进行变频处理，得到第二变频处理后的同源时钟信号；其中，第二变频处理后的同源时钟信号的频率与第一变频处理后的同源时钟信号的频率相同。
其中，第二变频电路401为各PHY芯片40中对第二同源时钟信号进行变频处理的电路。由于数据传输过程中，频率越高，传播损耗越大，成本越高，因此在电力专用时钟分路复用电路中，为了适应不同的数据传输速率的接口标准，对时钟发生电路10生成的同源时钟信号进行变频处理。示例性的，时钟发生电路10可以生成25MHz的时钟信号，通过时钟缓冲电路20生成25MHz的同源时钟信号，将25MHz的同源时钟信号传输至各PHY芯片40的第二变频电路401进行变频处理，可选的，针对数据传输速率为十兆或百兆的RMII接口标准，第二变频电路401可以将25MHz的同源时钟信号变频处理为50MHz的同源时钟信号，针对数据传输速率为千兆的RGMII接口标准，第二变频电路401可以将25MHz的同源时钟信号变频处理为125MHz的同源时钟信号。
本实施例中，各PHY芯片包括的第二变频电路与时钟缓冲电路的第二输出端连接，由第二变频电路对第二同源时钟信号进行变频处理，且得到的第二变频处理后的同源时钟信号与第一变频处理后的同源时钟信号的频率相同，使得电力专用时钟分路复用电路能够保证每一路MAC和PHY芯片都能实现时钟信号的同源，也可以满足不同数据传输速率的接口标准对时钟信号的要求。
在一个实施例中，如图11所示，所述时钟发生电路10包括：晶体振荡器101；时钟发生电路10用于通过晶体振荡器101生成时钟信号。
其中，时钟信号是指有固定周期并与运行无关的信号量，通常被用于同步电路当中，用来保证相关的电子组件得以同步运作。可选的，时钟发生电路10可以包括晶体振荡器101，当在晶体上施加电压时，根据晶体的特点可以产生与晶体自身频率相同的方波信号，即时钟发生电路10通过晶体振荡器生成固定频率的时钟信号。可以理解的是，晶体是由具有一定厚度的压阻材料板组成的，例如石英、氧化锌和一些氮化物，对晶体施加一个机械压力，会产生一个电压，反之亦然，这种能量交换在一个特定的频率上特别有效，这个频率称为谐振频率，其与石英的厚度成反比。可选的，晶体振荡器101可以为采用石英晶体产生高度稳定的信号的振荡器。可选的，在本实施例中，时钟发生电路10也可以通过时钟发生器生成时钟信号，时钟发生器为振荡器与一个或多个锁相环、输出分频器和输出缓冲器组成的，也可以通过外部晶振形成时钟信号。
本实施例中，时钟发生电路通过晶体振荡器生成时钟信号，能够生成特定频率的时钟信号，从而保证了生成的时钟信号的稳定性。
在一个实施例中，时钟缓冲电路20通过第一布线将第一同源时钟信号传输至电网芯片30的第一时钟引脚，通过至少一个第二布线将第二同源时钟信号传输至PHY芯片40的第二时钟引脚。
其中，第一布线为时钟缓冲电路20和电网芯片30之间进行信号传输的硬件布线，第二布线为时钟缓冲电路20和各PHY芯片40之间进行信号传输的硬件布线。可选的，上述第一布线与第二布线等长，第二布线的数量由PHY芯片40的数量确定，第二布线的数量与各PHY芯片40的数量相同，例如，PHY芯片40数量为4，则第二布线的数量也为4，PHY芯片40数量为6，则第二布线的数量也为6，本实施例在此不作限制。可选的，在本实施例中，可以采取蛇形等长走线的布线方式对第一布线和第二布线进行走线设计。示例性的，若电路设计方案中以太网接口为4路，传统技术中需要分别向4路MAC301和4路PHY芯片40引出共8路引脚布线，而本实施例中，只需要从时钟缓冲电路20中引出1路引脚布线用于传输第一同源时钟信号，从时钟缓冲电路20中引出4路引脚布线用于传输第二同源时钟信号，将同源时钟布线的数量从（2n）减少到（n+1），n为以太网接口数。
本实施例中，时钟缓冲电路通过第一布线将第一同源时钟信号传输至电网芯片的第一时钟引脚，通过至少一个第二布线将第二同源时钟信号传输至PHY芯片的第二时钟引脚，从硬件布线上减少了以太网接口电路的布线数量；另外，通过将第一布线与第二布线等长设计，可以减少同源时钟信号在硬件电路上的传输延迟。
下边以一个完整的实施例对针对RMII接口标准的电力专用时钟分路复用电路加以说明，在一个实施例中，以时钟发生电路10生成的时钟信号为50MHz为例，针对上述RMII接口标准，示例性的，图12中为电力专用时钟分路复用电路中两路MAC301和PHY芯片40的接口示意图，通过时钟发生电路10生成50MHz的时钟信号CLK_REF，将50MHz的时钟信号CLK_REF输入时钟缓冲电路，由时钟缓冲电路20中的处理芯片201生成多路同源的50MHz时钟信号；将其中一路同源时钟信号作为第一同源时钟信号通过时钟缓冲电路20的第一输出端传输至电网芯片30中时钟同步电路302的第一时钟引脚MAC_CLK_REF；将其他50MHz同源时钟信号作为第二同源时钟信号传输至各PHY芯片40的时钟引脚PHY1_CLK_REF和PHY2_CLK_REF中。在电网芯片30内部，时钟同步电路302将时钟引脚MAC_CLK_REF输入的同源时钟信号同步到每一路MAC301中，即实现了MAC1_CLK_REF和MAC2_CLK_REF各路MAC301时钟信号均与MAC_CLK_REF的信号同源，进而与时钟发生电路10的CLK_REF时钟信号同源；而外部各PHY芯片40的PHY1_CLK_REF和PHY2_CLK_REF等信号也与时钟发生电路10的CLK_REF时钟信号同源，从而实现每一路时钟信号对（MAC1_CLK_REF，PHY1_CLK_REF）和（MAC2_CLK_REF，PHY2_CLK_REF）的时钟同源。
下边以另一个完整的实施例对针对RGMII接口标准的电力专用时钟分路复用电路加以说明，在一个实施例中，以时钟发生电路10生成的时钟信号为25MHz，传输至GMAC和GPHY芯片的时钟信号为125MHZ为例，针对上述RGMII接口标准，示例性的，图13中为电力专用时钟分路复用电路中两路GMAC和GPHY芯片的接口示意图，通过时钟发生电路10生成25MHz的时钟信号CLK_REF_25，将25MHz的时钟信号CLK_REF_25输入时钟缓冲电路20，由时钟缓冲电路20中的处理芯片201生成多路25MHz的同源时钟信号，并通过时钟发生电路10内部的第一变频电路202生成125MHz的第一同源时钟信号CLK_REF_125，将第一同源时钟信号通过时钟缓冲电路20的第一输出端传输至电网芯片30中时钟同步电路302的第一时钟引脚GMAC_CLK_REF；将其他25MHz同源时钟信号作为第二同源时钟信号通过时钟缓冲电路20的第一输出端传输至各GPHY芯片的第二时钟引脚GPHY1_CLK_REF和GPHY2_CLK_REF中，在千兆PHY芯片中，由第二变频电路401将25MHz的第二同源时钟信号进行变频处理，得到变频后的125MHz的同源时钟信号GPHY1_CLK_REF和GPHY2_CLK_REF；电网芯片30的GMAC中通过延时电路对第一同源时钟信号进行相位补偿处理，将得到相位补偿处理后的同源时钟信号传输至各GMAC的第三时钟引脚，从而实现每一路时钟信号对（GMAC1_CLK_REF，GPHY1_CLK_REF）和（GMAC2_CLK_REF，GPHY2_CLK_REF）的时钟同源。
以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请的保护范围应以所附权利要求为准。
Claims (10)
1.一种电力专用时钟分路复用电路，其特征在于，所述电力专用时钟分路复用电路包括：时钟发生电路、时钟缓冲电路、电网芯片、至少一个物理层PHY芯片；所述电网芯片上集成有至少两个介质访问控制器MAC；所述时钟发生电路与所述时钟缓冲电路连接，所述时钟缓冲电路的第一输出端与所述电网芯片的第一时钟引脚连接，所述第一时钟引脚分别与各所述MAC连接，所述时钟缓冲电路的第二输出端分别与各所述PHY芯片的第二时钟引脚连接；所述电网芯片包括时钟同步电路；所述时钟同步电路包括所述第一时钟引脚，所述第一时钟引脚分别与所述时钟缓冲电路和各所述MAC的第三时钟引脚连接；所述时钟缓冲电路包括：第一变频电路；所述第一变频电路的输出端与所述第一时钟引脚连接；
所述时钟发生电路，用于生成时钟信号；
所述时钟缓冲电路，用于根据所述时钟信号生成第一同源时钟信号和第二同源时钟信号，并将所述第二同源时钟信号分别传输至各所述PHY芯片的第二时钟引脚；
所述第一变频电路，用于对所述第一同源时钟信号进行变频处理，得到第一变频处理后的同源时钟信号，并将所述第一变频处理后的同源时钟信号传输至所述第一时钟引脚；
所述时钟同步电路，用于对所述第一变频处理后的同源时钟信号进行相位补偿，并将相位补偿后的同源时钟信号同步至各所述MAC的第三时钟引脚。
2.根据权利要求1所述的电力专用时钟分路复用电路，其特征在于，所述时钟缓冲电路，用于根据所述时钟信号和预设的分路值，生成所述第一同源时钟信号和所述第二同源时钟信号；所述分路值为根据各所述MAC的数量或各所述PHY芯片的数量确定的。
3.根据权利要求2所述的电力专用时钟分路复用电路，其特征在于，所述时钟缓冲电路中包括：处理芯片，所述处理芯片与所述时钟发生电路连接；
所述处理芯片，用于根据所述时钟信号和所述分路值生成所述第一同源时钟信号和所述第二同源时钟信号。
4.根据权利要求3所述的电力专用时钟分路复用电路，其特征在于，所述相位补偿后的同源时钟信号为频率相同且不存在相位差的时钟信号。
5.根据权利要求4所述的电力专用时钟分路复用电路，其特征在于，所述时钟信号是有固定周期并与运行无关的信号量。
6.根据权利要求5所述的电力专用时钟分路复用电路，其特征在于，各所述PHY芯片中包括：第二变频电路；所述第二变频电路与所述处理芯片连接；
所述第二变频电路，用于对所述第二同源时钟信号进行变频处理，得到第二变频处理后的同源时钟信号；其中，所述第二变频处理后的同源时钟信号的频率与所述第一变频处理后的同源时钟信号的频率相同。
7.根据权利要求1-6任一项所述的电力专用时钟分路复用电路，其特征在于，所述时钟发生电路包括：晶体振荡器；所述时钟发生电路，用于通过所述晶体振荡器生成所述时钟信号。
8.根据权利要求1所述的电力专用时钟分路复用电路，其特征在于，各所述MAC与各所述PHY芯片一一对应。
9.根据权利要求1所述的电力专用时钟分路复用电路，其特征在于，所述时钟缓冲电路通过第一布线将所述第一同源时钟信号传输至所述电网芯片的第一时钟引脚，通过至少一个第二布线将所述第二同源时钟信号传输至所述PHY芯片的第二时钟引脚。
10.根据权利要求9所述的电力专用时钟分路复用电路，其特征在于，所述第一布线与所述第二布线等长，所述第二布线的数量与各所述PHY芯片的数量相同。
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