CN106230434A - 混合锁相环及锁相环频率锁定方法 - Google Patents

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Abstract

本发明提出一种混合锁相环及锁相环频率锁定方法，包括时钟产生器、鉴频鉴相器、模拟比较器、压控振荡器、分频器、模/数转换器、微控制器、数/模转换器及环路滤波电路、固定增益放大器及电平调理电路、程控增益放大电路，该混合锁相环结构及频率锁定方法结合了全数字式锁相环和模拟锁相环的部分优点，使得本发明解决了锁相环的失锁问题，该结构的锁相环使得压控振荡器(VCO)处于任何工作频率条件下锁相环均可以进入锁定状态。基于该结构的锁相环结构简单，易于实现。

Description

混合锁相环及锁相环频率锁定方法
技术领域
本发明涉及锁相环技术领域，具体涉及混合锁相环及锁相环频率锁定方法。
背景技术
锁相环(PLL)技术应用于很多领域，例如在仪器仪表领域实现频率合成的功能。锁相环的实现通常分为全数字式锁相环(ADPLLs)和模拟锁相环两种方式。全数字式锁相环包括时间数字转换器(TDC)、数控振荡器(DCO)、数字环路滤波器(DLF)等组成。全数字式锁相环将两个边沿的时间差转换为数字信号用来控制数控振荡器(DCO)，全数字式锁相环易于受到数字时钟抖动的影响。模拟锁相环由压控振荡器、小数分频器、环路滤波器器、电荷泵等组成。模拟锁相环相比数字锁相环更易于调试但是易受模拟器件非理想特性、电源、环境温度变化的影响。
发明内容
为此，本发明结合了全数字式锁相环和模拟锁相环的部分优点，提出一种混合锁相环结构，并提出一种锁相环频率锁定方法，该混合锁相环结构及频率锁定方法的使用使得本发明专利解决了锁相环的失锁问题，该结构的锁相环使得压控振荡器(VCO)处于任何工作频率条件下锁相环均可以进入锁定状态。基于该结构的锁相环结构简单，易于实现，具体方案如下：
混合锁相环，包括时钟产生器、鉴频鉴相器、模拟比较器、压控振荡器、分频器、模/数转换器、微控制器、数/模转换器、固定增益放大器及电平调理电路、程控增益放大电路，
所述的时钟产生器产生参考时钟信号，将参考时钟信号输入至所述的鉴频鉴相器；
所述的鉴频鉴相器耦接于所述的时钟产生器和所述的分频器，以接收时钟产生器输出的参考时钟信号及分频器输出的反馈信号，检测参考时钟信号和反馈信号的频差和相差，并输出频率大小指示信号；
所述的模拟比较器耦接于所述的鉴频鉴相器，接收所述的鉴频鉴相器输出的频率大小指示信号并进行滤波和比较，并产生频率控制电压信号；
所述的模/数转换器耦接于所述的模拟比较器，接收模拟比较器输出的的频率控制电压信号并将频率控制电压信号转换为数字信号；
所述的微控制器耦接于所述的模/数转换器，接收所述的模/数转换器输出的数字信号，向所述的数/模转换器和所述的程控增益放大电路发送控制数据，向所述的分频器发送分频控制指令；
所述的数/模转换器耦接于所述的微控制器，将微控制器输出的控制指令转换成控制电压；
所述的压控振荡器耦接于所述的数/模转换器，根据所述的数/模转换器产生的控制电压产生振荡电压，在振荡电压升高时加快输出射频信号的振荡频率，在振荡电压降低时减慢输出射频信号的振荡频率；
所述的程控增益放大电路耦接于所述的压控振荡器及所述的微控制器，接收所述的压控振荡器输出射频信号并进行信号放大，接收所述的微控制器的控制信号，所述的程控增益放大电路输出锁相信号；
所述的固定增益放大器及电平调理电路耦接于所述的压控振荡器接收压控振荡器输出的射频信号并输出与输入时钟信号频率近似相同的射频信号；
所述的分频器耦接于所述的固定增益放大器及电平调理电路和所述的微控制器，对固定增益放大器及电平调理电路发送的射频信号分频以产生反馈信号，接收所述的微控制器发送的分频控制指令，并将反馈信号发送至鉴频鉴相器。
其中，所述的时钟信号为方波信号、正弦波信号中的任意一种。
进一步的，还包括耦接于所述数/模转换器的环路滤波电路，以对数/模转换器输出的控制电压进行滤波。
进一步的，所述的数/模转换器与所述的环路滤波电路包括：数/模转换器、第一电阻、第一电容以及第一固定增益放大器，所述的第一电阻耦接于所述的数/模转换器与所述的第一固定增益放大器之间，所述的第一电容一端耦接于所述的第一电阻与所述的第一固定增益放大器之间，另一端接地。
任选的，所述的分频器为现场可编程门阵列、微处理器、专用分频芯片中的任意一种。
锁相环频率锁定方法，所述的频率锁定方法为基于上述的混合锁相环的频率锁定方法，包括以下步骤：
S1、创建所述混合锁相环的频率锁定过程的数学模型：
y(x)＝x-f,x∈(f1,f2)
其中f是工作过程中所述混合锁相环的程控增益放大电路输出的锁相信号的锁定频率，f为随机变量，x的取值范围为压控振荡器的频率输出范围，f1和f2分别对应于压控振荡器的输出射频信号的振荡频率上限和输出射频信号的振荡频率下限；
S2、计算压控振荡器的输出射频信号的振荡频率范围区间中点值设置可接受的近似相对误差εa；
S3、计算y(f1)y(fr)的大小，并进行判断：
若y(f1)y(fr)＜0,取f2＝fr，
若y(f1)y(fr)＞0,取f1＝fr；
S4、更新fr，并进行算法终止判断，如果则令fr＝fr new并返回S3，如果则锁定x＝fr new≈f。
与现有技术相比，本发明优点如下：
基于模/数转换器(ADC)和数/模转换器(DAC)的锁相环结构，该结构的使用使得本发明解决了锁相环的失锁问题，该结构的锁相环使得VCO处于任何工作频率条件下锁相环均可以进入锁定状态，基于二分法的频率锁定方法，该方法快速而准确的对锁相环频率进行锁定。
附图说明
图1为本发明一实施例的电路原理框图；
图2为本发明一实施例中鉴频鉴相器2的原理示意图；
图3为本发明一实施例中模拟比较器3的原理示意图；
图4为本发明一实施例中ADC电路4的原理示意图；
图5为本发明一实施例中微控制器5原理示意图；
图6为本发明一实施例中DAC及环路滤波电路6的原理示意图；
图7为固定增益放大器及电平调理电路9的原理示意图；
图8为程控增益放大电路10的原理示意图。
具体实施方式
为进一步说明各实施例，本发明提供有附图。这些附图为本发明揭露内容的一部分，其主要用以说明实施例，并可配合说明书的相关描述来解释实施例的运作原理。配合参考这些内容，本领域普通技术人员应能理解其他可能的实施方式以及本发明的优点。现结合附图和具体实施方式对本发明进一步说明
图1为本发明实施例的电路原理框图，显示了本发明专利的各个组成部分以及信号流向。本发明实施例由：输入参考时钟1、鉴频鉴相器PFD2、模拟比较器3、ADC4、微控制器5、DAC及环路滤波电路6、压控振荡器VCO7、FPGA分频器8、固定增益放大器及电平调理电路9、及程控增益放大电路10组成。压控振荡器VCO7输出的射频信号VCO_OUT经过固定增益放大器及电平调理电路9后输出一个同频率的差分方波信号ECL_OUT。该差分方波信号通过FPGA分频器8进行N分频产生分频输出DIV_OUT。分频输出DIV_OUT和输入参考时钟1输出的10MHz参考信号REF共同输入鉴频鉴相器PFD2中，鉴频鉴相器PFD2输出频率大小指示信号UP和DN。模拟比较器3对接收到的UP和DN进行滤波和比较并产生频率控制电压信号Com_out。ADC4模块对频率控制电压信号Com_out进行数字化并将转换结果送入微控制器5中。微控制器5用于从ADC4模块接收转换数据并向DAC及环路滤波电路6、FPGA分频器8及程控增益放大电路10发出控制指令和数据。微控制器5根据ADC4模块输入的采集数据向DAC及环路滤波电路6和程控增益放大电路10发送控制数据，微控制器5也用于向FPGA分频器8发送分频控制指令。DAC及环路滤波电路6将微控制器5输出的控制指令转换成控制电压，该控制电压用于调节压控振荡器VCO7使得压控振荡器VCO7的输出VCO_OUT不断调整最终使得FPGA分频器8的输出DIV_OUT和参考时钟1的输出频率REF近似相同。程控增益放大电路10对压控振荡器VCO7输出的进行放大，最终使得压控振荡器VCO7输出的信号在工作带宽范围内具有相同功率的输出。
图2是本发明专利中鉴频鉴相器2的原理示意图，鉴频鉴相器2由两个带异步复位端的D触发器11、12和一个两输入与门13组成。定义DN＝1、UP＝0时鉴频鉴相器2的状态为state＝-1，DN＝0、UP＝0时鉴频鉴相器2的状态为state＝0，DN＝0、UP＝1时鉴频鉴相器2的状态为state＝1。当REF的频率高于DIV_OUT的频率时鉴频鉴相器2大部分时间处于state＝1的状态即大部分时间UP＝1、DN＝0。当REF的频率低于DIV_OUT的频率时鉴频鉴相器2大部分时间处于state＝-1的状态即大部分时间UP＝0、DN＝1。鉴频鉴相器2的输出信号UP和DN输出至下一级电路用于进行频率高低判断。
图3是模拟比较器3的原理示意图，模拟比较器3由电阻15、16电容14、17及运放18组成。电阻15和电容14组成低通滤波器用于对鉴频鉴相器2输出的UP信号进行低通滤波，电阻16和电容17组成低通滤波器用于对鉴频鉴相器2输出的DN信号进行低通滤波。两个低通滤波器输出的直流电平信号输入运放18中。运放18处于开环工作状态，运放18构成电平比较器。当REF的频率高于DIV_OUT的频率时大部分时间内UP＝1、DN＝0这时UP_DC的电压高于DN_DC的电压，这时运放18的输出电压Com_out为负电压，当REF的频率低于DIV_OUT的频率时大部分时间内UP＝0、DN＝1这时UP_DC的电压低于DN_DC的电压，这时运放18的输出电压Com_out为正电压。当DIV_OUT的频率在REF的频率左右以很小的范围波动时这时运放18的输出电压Com_out在正负电压之间跳动这时认为锁相环锁定。
图4为ADC电路4的原理示意图；ADC电路用于将前一级输出的电压信号Com_out转换成数字信号并发送至微控制器5。
图5为微控制器5的原理示意图，微控制器5是整个数字锁相环的控制部分。微控制器5用于向现场可编程门阵列(FPGA)分频器8发送分频控制指令，微控制器5接收ADC电路4的数据以完成对整个锁相环的锁定状态进行判断。根据整个环路的锁定状态微控制器5向DAC及环路滤波电路6和程控增益放大电路10发送控制指令以对压控振荡器VCO7的输出频率和输出功率进行调整。
图6 DAC及环路滤波电路6的原理示意图，DAC及环路滤波电路6由DAC19、电阻20、电容21及固定增益放大器22组成。其中电阻20和电容21组成环路滤波器，该环路滤波器用于滤除系统的高频噪声。DAC19用于从微控制器5接收DAC控制数据，并将DAC控制数据转换成控制电压，DAC电路输出的控制电压经过固定增益放大器22后产生VCO控制信号以对压控振荡器VCO7的输出频率进行调节。假设压控振荡器VCO7的输出频率范围为f1～f2，固定增益放大器22的放大倍数为M,DAC19的有效分辨率为N,则环路中VCO7所具有的频率分辨力为：
图7为固定增益放大器及电平调理电路9的原理示意图，该电路由固定增益放大器23和高速比较器24两个部分组成。该电路用于将VCO7输出的射频信号转换为同频率的差分方波信号ECL_OUT，该差分方波信号ECL_OUT输入至分频器8中分频后产生分频输出信号DIV_OUT。
图8为程控增益放大电路10的原理示意图；由于VCO7的输出功率在整个工作频率范围不是恒定的，随着频率的升高大部分VCO的输出功率会降低。程控增益放大电路10将使得锁相环的输出功率在工作频率范围内保持恒定。程控增益放大电路10由固定增益放大电路25和程控增益放大电路26组成。固定增益放大电路25用于对VCO7输出的射频信号进行预防大，微控制器5根据锁相环的锁定状态向程控增益放大电路26发送控制指令使得锁相环的输出功率在工作频率范围内的任意点频处保持恒定。
图1中输入参考时钟1为时钟产生器输入时钟信号为10MHz方波，该参考时钟由有源晶振产生。图1中FPGA分频器8用于将ECL_OUT信号分频转换成DIV_OUT输出。FPGA用于完成分频器的功能，本领域的相关技术人员可以知道的是，分频器8不仅仅局限于使用FPGA完成功能，使用微处理器、专用分频芯片等器件亦可以完成类似功能。
基于ADC和DAC结构的锁相环的频率锁定过程的数学模型为：
y(x)＝x-f,x∈(f1,f2)
其中f是工作过程中锁相环输出的锁定频率，f为随机变量。x的取值范围为压控振荡器的频率输出范围，f1和f2分别对应于压控振荡器的输出频率上限和下限。
基于二分法的频率锁定方法步骤如下：
步骤1：计算区间中点值
设置可接受的近似相对误差εa。
步骤2：
如果y(f1)y(fr)＜0,则根落在左边子区间，因此，取f2＝fr，
如果y(f1)y(fr)＞0,则根落在右边子区间，因此，取f1＝fr，
步骤3：
更新fr，并进行算法终止判断。如果则令fr＝fr new并返回步骤2，如果则算法完成系统锁定这时x＝fr new≈f。
尽管结合优选实施方案具体展示和介绍了本发明，但所属领域的技术人员应该明白，在不脱离所附权利要求书所限定的本发明的精神和范围内，在形式上和细节上可以对本发明做出各种变化，均为本发明的保护范围。

Claims (6)

1.混合锁相环，包括时钟产生器、鉴频鉴相器、模拟比较器、压控振荡器、分频器，其特征在于：还包括模/数转换器、微控制器、数/模转换器、固定增益放大器及电平调理电路、程控增益放大电路，
所述的时钟产生器产生参考时钟信号，将参考时钟信号输入至所述的鉴频鉴相器；
所述的鉴频鉴相器耦接于所述的时钟产生器和所述的分频器，以接收时钟产生器输出的参考时钟信号及分频器输出的反馈信号，检测参考时钟信号和反馈信号的频差和相差，并输出频率大小指示信号；
所述的模拟比较器耦接于所述的鉴频鉴相器，接收所述的鉴频鉴相器输出的频率大小指示信号并进行滤波和比较，并产生频率控制电压信号；
所述的模/数转换器耦接于所述的模拟比较器，接收模拟比较器输出的的频率控制电压信号并将频率控制电压信号转换为数字信号；
所述的微控制器耦接于所述的模/数转换器，接收所述的模/数转换器输出的数字信号，向所述的数/模转换器和所述的程控增益放大电路发送控制数据，向所述的分频器发送分频控制指令；
所述的数/模转换器耦接于所述的微控制器，将微控制器输出的控制指令转换成控制电压；
所述的压控振荡器耦接于所述的数/模转换器，根据所述的数/模转换器产生的控制电压产生振荡电压，在振荡电压升高时加快输出射频信号的振荡频率，在振荡电压降低时减慢输出射频信号的振荡频率；
所述的程控增益放大电路耦接于所述的压控振荡器及所述的微控制器，接收所述的压控振荡器输出射频信号并进行信号放大，接收所述的微控制器的控制信号，所述的程控增益放大电路输出锁相信号；
所述的固定增益放大器及电平调理电路耦接于所述的压控振荡器接收压控振荡器输出的射频信号并输出与输入时钟信号频率近似相同的射频信号；
所述的分频器耦接于所述的固定增益放大器及电平调理电路和所述的微控制器，对固定增益放大器及电平调理电路发送的射频信号分频以产生反馈信号，接收所述的微控制器发送的分频控制指令，并将反馈信号发送至鉴频鉴相器。
2.根据权利要求1所述的混合锁相环，其特征在于：所述的时钟信号为方波信号、正弦波信号中的任意一种。
3.根据权利要求1所述的混合锁相环，其特征在于：还包括耦接于所述数/模转换器的环路滤波电路，以对数/模转换器输出的控制电压进行滤波。
4.根据权利要求3所述的混合锁相环，其特征在于：所述的数/模转换器与所述的环路滤波电路包括：数/模转换器、第一电阻、第一电容以及第一固定增益放大器，所述的第一电阻耦接于所述的数/模转换器与所述的第一固定增益放大器之间，所述的第一电容一端耦接于所述的第一电阻与所述的第一固定增益放大器之间，另一端接地。
5.根据权利要求1所述的混合锁相环，其特征在于：所述的分频器为现场可编程门阵列、微处理器、专用分频芯片中的任意一种。
6.锁相环频率锁定方法，其特征在于：所述的频率锁定方法为基于权利要求1至5中任一所述的混合锁相环的频率锁定方法，包括以下步骤：
S1、创建所述混合锁相环的频率锁定过程的数学模型：
y(x)＝x-f,x∈(f1,f2)
其中f是工作过程中所述混合锁相环的程控增益放大电路输出的锁相信号的锁定频率，f为随机变量，x的取值范围为压控振荡器的频率输出范围，f1和f2分别对应于压控振荡器的输出射频信号的振荡频率上限和输出射频信号的振荡频率下限；
S2、计算压控振荡器的输出射频信号的振荡频率范围区间中点值设置可接受的近似相对误差εa；
S3、计算y(f1)y(fr)的大小，并进行判断：
若y(f1)y(fr)＜0,取f2＝fr，
若y(f1)y(fr)＞0,取f1＝fr；
S4、更新fr，并进行算法终止判断，如果则令fr＝fr new并返回S3，如果则锁定x＝fr new≈f。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106856404A (zh) * 2016-12-23 2017-06-16 中国科学技术大学 一种数模双环混合控制结构的锁相环
CN111488311A (zh) * 2020-04-15 2020-08-04 浙江赛思电子科技有限公司 高集成度的时钟SoC芯片
CN113162620A (zh) * 2021-01-30 2021-07-23 杭州微伽量子科技有限公司 高速稳定的宽频带频率电压转换方法、系统及存储介质
CN113193867A (zh) * 2021-04-22 2021-07-30 香港中文大学（深圳） 一种兼容c波段和毫米波频段的本振锁相频率综合器

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040061559A1 (en) * 2002-09-26 2004-04-01 Koninklijke Philips Electronics N.V. Voltage-controlled oscillator presetting circuit
CN102045062A (zh) * 2011-01-27 2011-05-04 中山大学 一种基于Cordic算法的数字锁相环
CN102820887A (zh) * 2011-06-08 2012-12-12 美国亚德诺半导体公司 数模混合锁相环
CN103873051A (zh) * 2014-03-25 2014-06-18 北京经纬恒润科技有限公司 一种锁相环锁定指示电路及锁相环

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040061559A1 (en) * 2002-09-26 2004-04-01 Koninklijke Philips Electronics N.V. Voltage-controlled oscillator presetting circuit
CN102045062A (zh) * 2011-01-27 2011-05-04 中山大学 一种基于Cordic算法的数字锁相环
CN102820887A (zh) * 2011-06-08 2012-12-12 美国亚德诺半导体公司 数模混合锁相环
CN103873051A (zh) * 2014-03-25 2014-06-18 北京经纬恒润科技有限公司 一种锁相环锁定指示电路及锁相环

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106856404A (zh) * 2016-12-23 2017-06-16 中国科学技术大学 一种数模双环混合控制结构的锁相环
CN106856404B (zh) * 2016-12-23 2020-05-15 中国科学技术大学 一种数模双环混合控制结构的锁相环
CN111488311A (zh) * 2020-04-15 2020-08-04 浙江赛思电子科技有限公司 高集成度的时钟SoC芯片
CN111488311B (zh) * 2020-04-15 2022-09-20 浙江赛思电子科技有限公司 高集成度的时钟SoC芯片
CN113162620A (zh) * 2021-01-30 2021-07-23 杭州微伽量子科技有限公司 高速稳定的宽频带频率电压转换方法、系统及存储介质
CN113193867A (zh) * 2021-04-22 2021-07-30 香港中文大学（深圳） 一种兼容c波段和毫米波频段的本振锁相频率综合器

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