CN111415909A - 多芯片封装功率模块 - Google Patents

多芯片封装功率模块 Download PDF

Info

Publication number
CN111415909A
CN111415909A CN201910013074.1A CN201910013074A CN111415909A CN 111415909 A CN111415909 A CN 111415909A CN 201910013074 A CN201910013074 A CN 201910013074A CN 111415909 A CN111415909 A CN 111415909A
Authority
CN
China
Prior art keywords
chip
power module
electrically connected
conductive
chip package
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201910013074.1A
Other languages
English (en)
Other versions
CN111415909B (zh
Inventor
季鹏凯
辛晓妮
陈燕
陈庆东
洪守玉
曾剑鸿
赵振清
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Delta Electronics Shanghai Co Ltd
Original Assignee
Delta Electronics Shanghai Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Delta Electronics Shanghai Co Ltd filed Critical Delta Electronics Shanghai Co Ltd
Priority to CN201910013074.1A priority Critical patent/CN111415909B/zh
Priority to US16/735,716 priority patent/US11227856B2/en
Publication of CN111415909A publication Critical patent/CN111415909A/zh
Application granted granted Critical
Publication of CN111415909B publication Critical patent/CN111415909B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5227—Inductive arrangements or effects of, or between, wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H01L23/49844—Geometry or layout for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Geometry (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Power Conversion In General (AREA)
  • Inverter Devices (AREA)

Abstract

本发明提供一种多芯片封装功率模块，其包括：多个芯片，包括相邻设置的第一芯片和第二芯片；第一导电件，至少部分设置于所述第一芯片和所述第二芯片之间；以及第二导电件，至少部分设置于所述第一芯片和所述第二芯片之间，其中，所述第一导电件电连接所述第一芯片的功率端，所述第二导电件电连接所述第二芯片的功率端，且所述多个芯片、所述第一导电件和所述第二导电件均埋设于绝缘封装料中。本发明提供的多芯片封装功率模块，芯片的功率输出电流可以直接通过导电件从相对的两侧引出，使得路径对称，从而减少电路阻抗，提升效率和输出电流的能力。

Description

多芯片封装功率模块
技术领域
本发明涉及一种多芯片封装功率模块，属于电子电力技术领域。
背景技术
随着集成电路可实现功能的增加，其功耗也越来越大，从而也就需要功率模块具有更高的功率密度或者使单个功率模块具有更大的电流输出能力。在现有技术中一般会采用多芯片封装的方式来提升单个功率模块的电流输出能力。然而现有的多芯片封装模式，功率电流传输到芯片两侧的路径长度不同，导致二者具有不同的阻抗，严重影响了功率模块的电流输出能力。
发明内容
本发明提供一种多芯片封装功率模块，以解决现有技术存在的上述或者其他潜在技术问题。
根据本发明的一些实施例，提供一种多芯片封装功率模块，包括：多个芯片，包括相邻设置的第一芯片和第二芯片；第一导电件，至少部分设置于所述第一芯片和所述第二芯片之间；以及第二导电件，至少部分设置于所述第一芯片和所述第二芯片之间，其中，所述第一导电件电连接所述第一芯片的功率端，所述第二导电件电连接所述第二芯片的功率端，且所述多个芯片、所述第一导电件和所述第二导电件均埋设于绝缘封装料中。
如上所述的多芯片封装功率模块，其中，还包括：第一连接线和第二连接线，设置于所述第一芯片和所述第二芯片的第一侧；以及第一引线和第二引线，设置于所述第一芯片和所述第二芯片的第二侧，其中，所述第二侧与所述第一侧相对；其中，所述第一导电件的第一端与所述第一连接线电连接，所述第一导电件的第二端与所述第一引线电连接，所述第二导电件的第一端与所述第二连接线电连接，所述第二导电件的第二端与所述第二引线电连接。
如上所述的多芯片封装功率模块，其中，所述第一连接线电连接所述第一芯片的第一功率端和所述第二芯片的第一功率端，所述第二连接线电连接所述第一芯片的第二功率端和所述第二芯片的第二功率端。
如上所述的多芯片封装功率模块，其中，还包括第一导电体和第二导电体，均设置于所述第一芯片和所述第二芯片的周边，其中，所述第一导电体的一端与所述第一引线电连接，所述第二导电体的一端与所述第二引线电连接。
如上所述的多芯片封装功率模块，其中，所述第一导电体的另一端与所述第一芯片的第一功率端和所述第二芯片的第一功率端电连接；所述第二导电体的另一端与所述第一芯片的第二功率端和所述第二芯片的第二功率端电连接。
如上所述的多芯片封装功率模块，其中，还包括第三连接线和第四连接线，设置于所述第一芯片和所述第二芯片的第一侧，所述第一导电体通过所述第三连接线电连接至所述第一芯片的第一功率端和所述第二芯片的第一功率端，所述第二导电体通过所述第四连接线电连接至所述第一芯片的第二功率端和所述第二芯片的第二功率端。
如上所述的多芯片封装功率模块，其中，还包括：第一焊盘，设置于所述第一芯片的第一侧，所述第一焊盘电连接所述第一芯片的第三功率端；以及第二焊盘，设置于所述第二芯片的第一侧，所述第二焊盘电连接所述第二芯片的第三功率端。
如上所述的多芯片封装功率模块，其中，所述第一芯片和所述第二芯片沿第一方向并排设置，所述第一导电件和所述第二导电件沿竖直于所述第一方向的第二方向并排设置。
如上所述的多芯片封装功率模块，其中，所述第一导电件和所述第二导电件均为多个，多个所述第一导电件和多个所述第二导电件沿所述第二方向交替设置。
如上所述的多芯片封装功率模块，其中，所述多个芯片呈线性排列。
如上所述的多芯片封装功率模块，其中，所述多个芯片呈矩阵型排列。
如上所述的多芯片封装功率模块，其中，所述第一连接线和所述第二连接线均设置为至少2层。
如上所述的多芯片封装功率模块，其中，所述多个芯片均为平面型器件。
如上所述的多芯片封装功率模块，其中，所述多个芯片均采用嵌入式封装或者注塑封装。
如上所述的多芯片封装功率模块，其中，每一所述芯片包括串联连接的第一开关管和第二开关管，且每一所述芯片具有第一功率端、第二功率端与第三功率端。
如上所述的多芯片封装功率模块，其中，所述第一导电件电连接所述第一芯片的第三功率端，所述第二导电件电连接所述第二芯片的第三功率端。
如上所述的多芯片封装功率模块，其中，所述第一导电件电连接所述第一芯片的第一功率端，所述第二导电件电连接所述第二芯片的第二功率端。
如上所述的多芯片封装功率模块，其中，还包括第三导电件，所述第三导电件设置于所述第一芯片和第二芯片之间，且电连接所述第一芯片的第二功率端与所述第二芯片的第一功率端。
如上所述的多芯片封装功率模块，其中，还包括电容，所述电容的第一端电连接所述第一导电件，所述电容的第二端电连接所述第二导电件。
如上所述的多芯片封装功率模块，其中，所述电容设置于所述芯片的第一侧，且跨接在相邻的所述第一导电件和所述第二导电件上。
如上所述的多芯片封装功率模块，其中，所述电容埋设于所述第一芯片和所述第二芯片之间的绝缘封装料中，且跨接在相邻的所述第一导电件和所述第二导电件之间。
如上所述的多芯片封装功率模块，其中，还包括电感，所述电感包括磁芯和两个绕组，所述第一焊盘和所述第二焊盘分别电连接所述两个绕组的其中之一，且所述电感与所述芯片堆叠设置。
如上所述的多芯片封装功率模块，其中，所述绕组水平穿过所述磁芯，所述第一焊盘电连接其中一个绕组的一端，所述第二焊盘电连接另外一个绕组的一端，两个所述绕组的另一端分别通过电连接件与输出焊盘电连接。
如上所述的多芯片封装功率模块，其中，所述绕组竖直穿过所述磁芯，两个所述绕组分别与所述第一导电件和所述第二导电件电连接。
如上所述的多芯片封装功率模块，其中，所述多芯片封装功率模块的输出焊盘与所述电感位于所述芯片的同一侧或者相对侧。
如上所述的多芯片封装功率模块，其中，所述绕组竖直穿过所述磁芯，每个绕组均包括两个子绕组，所述磁芯外设置有用于连接两个所述子绕组的导线。
如上所述的多芯片封装功率模块，其中，还包括电感，所述电感包括磁芯和两个绕组，所述磁芯堆叠设置于所述第一芯片和所述第二芯片的第二侧，所述第一导电件和所述第二导电件分别电连接所述两个绕组的其中之一。
如上所述的多芯片封装功率模块，其中，所述绕组水平或者竖直穿过所述磁芯。
如上所述的多芯片封装功率模块，其中，所述第一导电件和第二导电件均为通过金属化方式形成的。
如上所述的多芯片封装功率模块，其中，所述第一引线、第一连接线、第二引线以及第二连接线均为通过金属化方式形成的金属布线层。
如上所述的多芯片封装功率模块，其中，所述第三连接线以及第四连接线均为通过金属化方式形成的金属布线层。
根据本发明实施例的技术方案，通过在两个芯片之间设置导电件，芯片的功率输入和输出电流可以直接通过设置在芯片之间的导电件从相对的两侧引出，使得路径对称，从而减少电路阻抗，提升效率和输出电流的能力。通过设置在芯片之间的导电件沿竖直方向传输电流，利于实现堆叠结构的电源模块，利于减小电源模块的占地面积(footprint)；还利于减小竖直方向的热阻，利于电源模块的散热和进一步的提升电流输出能力。
本发明的附加方面的优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
通过参照附图的以下详细描述，本发明实施例的上述和其他目的、特征和优点将变得更容易理解。在附图中，将以示例以及非限制性的方式对本发明的多个实施例进行说明，其中：
图1为本发明实施例提供的一种多芯片封装功率模块的结构示意图；
图2为图1的剖视图；
图3为图1的立体结构示意图，其省略了绝缘封装料和导电线路到芯片之间的导电过孔；
图4为本发明实施例提供的另一种多芯片封装功率模块的结构示意图；
图5为图4的俯视图，其示意了上方的引脚布局；
图6为图4的仰视图，其示意了下方的引脚布局；
图7为图4的立体结构示意图，其省略了绝缘封装料和导电线路到芯片之间的导电过孔；
图8在图4的基础上增加了电容；
图9为图8的俯视图，其一并给出了一种简化的电路结构；
图10为图9中的两相电路的波形示意图；
图11为本发明实施例提供的又一种多芯片封装功率模块的结构示意图，其沿图中的X方向线性排列有三个芯片；
图12为图11的剖视图；
图13为本发明实施例提供的又一种多芯片封装功率模块的结构示意图，其沿图中X方向以及垂直于X方向的Y方向矩阵式排列有四个芯片；
图14为图13的剖视图；
图15为本发明提供的又一种多芯片封装功率模块的结构示意图；
图16在图15的剖视图的基础上增加了电感；
图17a为本发明实施例提供的又一种多芯片封装功率模块的结构示意图；
图17b为本发明实施例提供的又一种多芯片封装功率模块的结构示意图；
图18为本发明实施例提供的又一种多芯片封装功率模块的结构示意图；
图19为本发明实施例提供的又一种多芯片封装功率模块的结构示意图；
图20a在图19的剖视图的基础上增加了一种水平结构的电感；
图20b在图19的剖视图的基础上增加了一种竖直结构的电感；
图21a为本发明实施例提供的又一种多芯片封装功率模块的结构示意图；
图21b为本发明实施例提供的又一种多芯片封装功率模块的结构示意图；
图22为图21a的剖视图；
图23在图22的基础上增加了电容；
图24为本发明实施例提供的又一种多芯片封装功率模块的结构示意图；
图25为图24的剖视图；
图26在图25的基础上增加了电感。
图27a至图27g为本发明实施例提供的几种可选电路的示意图；
图中：
1-绝缘封装料；21-第一导电件；22-第二导电件；23-第三导电件；33a-铜块；33b-铜块；33c-铜块；41-第一导电线路；411-第一引线；412-第一连接线；413-第一导电体；414-第三连接线；42-第二导电线路；421-第二引线；422-第二连接线；423-第二导电体；424-第四连接线；43、第三导电线路；431-第三引线；432-第五连接线；433-第三导电体；5-导电过孔；61-第一焊盘；62-第二焊盘；63-输出焊盘；71-第一芯片；72-第二芯片；8-电容；81-电容；82-电容；9-电感；91-磁芯；92-绕组；101-包络区。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。
在本发明的描述中，需要理解的是，术语“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
随着技术的发展，使用者对IC功能的质量和数量的需求越来越大，主板上器件也就变得越来越多，所需要的功耗也在迅速增大，从而要求电源的功率模块具有更高的功率密度或者要求单个的功率模块具有更大的电流输出能力。然而，对于现有封装有多个芯片的功率模块而言，电路回路长、阻抗大。
有鉴于此，本实施例提供一种多芯片封装功率模块，其包括埋设在绝缘封装料中的多个芯片、第一导电件以及第二导电件。其中，多个芯片里包括相邻设置的第一芯片和第二芯片，第一导电件和第二导电件均至少有部分位于第一芯片和第二芯片之间，并且，第一导电件与第一芯片的功率端电连接，第二导电件与第二芯片的功率端电连接。本实施例的多芯片封装功率模块，通过在相邻的第一芯片和第二芯片之间设置第一导电件以及第二导电件，并且将第一导电件和第二导电件分别与第一芯片和第二芯片电连接，第一导电件和第二导电件可以给第一芯片和第二芯片提供电路寄生参数小且大体一致(即电路对称)和可以复用的导电路径，第一导电件和第二导电件可以分别对第一芯片和第二芯片输出的电流进行分流，有利于降低电路阻抗，提升效率和输出电流的能力。而且，这种布局有利于提高电路的对称性，从而降低电路的寄生电感，从而可以进一步提升效率和电流的密度。此外，由于电流经过第一导电件和第二导电件时，是从竖直方向流动，有利于形成堆叠结构来提升电源模块的功率密度，而且也利于散热。
为了使本领域技术人员更直观的理解本实施例的技术方案，以下结合附图对几种可选的多芯片封装功率模块进行说明，但应当理解，下文中的具体实施例并不是对本发明的具体限制，在不脱离本发明构思的情况下，下述每个实施例中的技术特征可以单独或者组合在一起使用，并且不同实施例中的技术特征也可以组合使用，不能将每个实施例中的所有技术特征均认定为必不可少的技术特征。
图1是本示例提供的一种多芯片封装功率模块的结构示意图，图2是图1的剖视图。如图1和图2所示，本示例提供的多芯片封装功率模块(以下简称为“封装模块”)在绝缘封装料1内并列设置有两个芯片，也即第一芯片71和第二芯片72，这两个芯片可以同层或者错层设置。每个芯片内均集成有一个或者多个开关管，以形成包括图27示出的电路在内的各种电路，从而实现不同的输出。例如，在一些可选的例子中，每个芯片内可以集成至少两个开关管。可选地，可以将两个开关管串联连接来得到半桥电路。在两个芯片之间的区域设置有第一导电件21和第二导电件22，该第一导电件21至少与其中一个芯片的功率端电连接，第二导电件22则至少与另外一个芯片的功率端电连接，并且该第二导电件22与第一导电件21具有不同电特性。
需要首先说明的是，在本示例及下文的其他示例中，两个芯片之间的区域是指这两个芯片的最小包络六面体内的所述芯片之间的空间区域(以下简称“包络区101”)，如图1和图2中虚线所示的区域。应当理解，在本示例中，第一导电件21可以全部或者部分位于包络区101内。同理，导电件22也可以全部或者部分位于包络区101内。此外，在本示例以及下文中所称的第一导电件21和第二导电件22具有不同电特性是指流过第一导电件21和第二导电件22的电流极性、波形或相位等不同，也可能是不同的电压、电流或阻抗特性等。举例来说，当第一导电件21为正极时(例如其与Vin电连接)，第二导电件22则可以为负极(例如其与GND电连接)。
可选地，该封装模块还包括有第一导电线路41和第二导电线路42，其中，第一导电件21在垂直于芯片的方向与该第一导电线路41电连接，第二导电件22在垂直于芯片的方向与第二导电线路42电连接。第一导电线路41和第二导电线路42则可以直接作为封装模块的输入输出引脚，或者与封装模块中的其他器件进行电连接，例如可以与芯片周围布置的导电体电连接。
以图2为例，第一导电线路41包括位于上方的第一引线411和位于下方的第一连接线412。同理的，第二导电线路42可以包括位于上方的第二引线和位于下方第二连接线(图2中未示出)。当然，在另一些示例中，第一引线411和第一连接线412的位置也可以与图2示出的方向相反，也即，第一引线411位于下方，而第一连接线412位于上方。同理的，第二引线和第二连接线的位置也可以与图2相反。此外，在某些示例中，第一引线411和第二引线还可以不在封装模块的同一侧，例如可以将二者分别设置在图2所示的上方和下方。
可选地，在某些示例中，可以将第一导电线路41和第一导电件21形成为一体结构。同理的，也可以将第二导电线路42和第二导电件22形成为一体结构。当然，在本示例中，对第一导电线路41和第二导电线路42的具体结构并不做限定，本领域技术人员可以根据实际需要设计对线路进行设计。
继续以图2为例，在某些示例中，假设第一芯片71和第二芯片72均为平面型器件，同时采用芯片倒装的方式引出电连接，即芯片的引脚处于下方，并通过导电过孔5与下方的连接线电连接，下方的连接线再通过导电过孔5与导电件电连接，然后导电件通过上方的导电过孔5与上方的引线电连接，上方的引线向左右两侧分别引出。
具体来说，第一导电件21的上端通过导电过孔5与上方的第一引线411电连接，其下端通过导电过孔5与下方的第一连接线412电连接，该第一连接线412再通过导电过孔5与第一芯片71和/或第二芯片72电连接。比如，在一些示例中，第一连接线412可以仅与第一芯片71的第一功率端电连接，而在另一些示例中，第一连接线412可以同时与第一芯片71的第一功率端以及第二芯片72的第一功率端同时电连接，当然，在其他一些示例中，第一连接线412也可以同时与第一芯片71的第一功率端以及第二芯片72的第二功率端电连接。
同理的，第二导电件22的上端通过导电过孔5与上方的第二引线电连接，其下端通过导电过孔5与下方的第二连接线电连接，该第二连接线再通过导电过孔5与第一芯片71和/或第二芯片72电连接。比如，在一些示例中，第二连接线可以仅与第二芯片72的第二功率端电连接，而在另一些示例中，第二连接线可以同时与第一芯片71的第二功率端以及第二芯片72的第二功率端同时电连接。当然，在其他一些示例中，第二连接线也可以同时与第一芯片71的第一功率端以及第二芯片72的第二功率端电连接。
请继续参考图1和图2，第一导电线路41可以包括设置在封装模块靠近边缘的位置(也即在第一芯片71和第二芯片72所构成的矩形区域外)的多个第一导电体413。同理，第二导电线路42可以包括设置在封装模块靠近边缘的位置的多个第二导电体423。第一导电体413和第二导电体423可以是金属框架，也可以是导电过孔5，或者是金属块，当然还可以是内嵌的PCB板等各种合适的结构形式。在本示例中，第一导电体413和第二导电体423的结构可以相同也可以不同，例如，当其中一个是金属框架时，另一个则可以是金属框架，也可以是导电过孔5。需说明，在芯片之间的区域101内还可形成有其它导电体，用于传输信号电流。
如图2所示，第一引线411的左端与位于左侧的第一导电体413电连接，第一引线411的右端则与位于右侧的第一导电体413电连接。同理的，如图1所示，第二引线的左端与位于左侧的第二导电体423电连接，第二引线的右端与位于右侧的第二导电体423电连接。
进一步，如图2所示，第一导电线路41还可以包括第三连接线414，第二导电线路42还可以包括第四连接线424(图未示)。具体而言，在一些示例中，第一导电线路41包括位于左侧的第三连接线414以及位于右侧的第三连接线414，其中，位于左侧的第三连接线414与同样位于左侧的第一导电体413和第一芯片71电连接，位于右侧的第三连接线414与同样位于右侧的第一导电体413和第二芯片72电连接。同理的，第二导电线路42也可以包括位于左侧的第四连接线424以及位于右侧的第四连接线424，其中，位于左侧的第四连接线424与同样位于左侧的第二导电体423和第一芯片71电连接，位于右侧的第四连接线424与同样位于右侧的第二导电体423和第二芯片72电连接。当然，在本示例中，位于左侧的第三连接线414和位于右侧的第三连接线414可以分别与第一芯片71和第二芯片72具有相同功能的同一功率端电连接，也可以与具有不同功能的不同功率端电连接。同理的，位于左侧的第四连接线和位于右侧的第四连接线亦然。
应当理解，第一导电线路41和第二导电线路42还可以作为整个封装模块的电路引脚或者与电路引脚电连接。以第一导电线路41为例，可以是第一引线411、第一导电体413、第一连接线412以及第三连接线414中的任意一个或者多个作为电路引脚或者与电路引脚电连接。而且，在本示例中，第一导电线路41以及第二导电线路42的各个部分(包括但不限于第一引线411、第一导电件21、第一连接线412、第三连接线414、第二引线421、第二导电件22、第二连接线422以及第四连接线424等)均可以为通过金属化的方式形成的导电过孔或金属布线层。例如，第一导电件21或第二导电件22即可以通过引线框架(leadfame)方式，或设置铜块等方式制作，还可以通过在绝缘封装料1加工过孔，然后进行电镀等金属化方式制作。或者其他能实现在芯片之间的区域101内形成导电件的方式均可。
此外，如果在第一芯片71或第二芯片72内设置有多个开关的情况下，则芯片可以具有更多的功率端，例如具有第三功率端。如图1和图2所示，在第一芯片71上可选地形成有与该第一芯片71的第三功率端电连接的第一焊盘61，在第二芯片72上还可选地形成有与该第二芯片72的第三功率端电连接的第二焊盘62，这个焊盘可以用来焊接或者层叠其他电子零部件，例如电容或者电感等。当然，在本示例中，并不一定得在两个芯片上同时形成第一焊盘61和第二焊盘62。
本示例提供的多芯片功率封装模块，可以将每个芯片对外的功率电流都沿图1或者图2的左右两侧同时引出，即每个芯片对外输出的电流进行了分流，利于降低电路阻抗，提升效率和输出电流的能力；同时，通过对第一导电线路41和第二导电线路42的合理布局，可以提升电路的对称性，从而降低电路的寄生电感，以提升多相电路的均流效果，进而提升效率和电流密度；另外，由于第一导电件21和第二导电件22均各自至少有部分穿设在第一芯片71和第二芯片72的包络区101内，使得整个结构中功率电流可以沿竖直方向流动，利于形成堆叠结构，提升模块的功率密度；而且在某些示例中还可以双面引出电路引脚，从而利于封装模块从双面散热。
图3为图1的立体结构示意图，图中省略了绝缘封装料1和导电线路到芯片之间的导电过孔5。如图3所示，在第一芯片71和第二芯片72之间可以交替设置多个第一导电件21和第二导电件22，相应的，也可以交替设置多个与第一导电件21电连接的第一导电线路41以及与第二导电件22电连接的第二导电线路42。以图27a示出的buck电路为例，其中，Cin表示输入电容，Co表示输出电容，Vin表示半桥电路的输入正，GND表示半桥电路的输入负，Vo表示半桥电路的输出正。在图3中，第一芯片71和第二芯片72均包含如图27a中的两个串联连接的开关管，第一导电件21相当于图27a中的电极Vin，第二导电件22相当于电极GND，则如图3所示的布置方式可以让Vin和GND交替靠近排列，可进一步降低回路的寄生电感，利于提升芯片的工作频率和效率。而且各芯片之间的Vin和GND可以非常短的距离相互连接，利于提升两相电路之间的均流效果。
图4为另一种多芯片封装功率模块的结构示意图，其与图2的区别在于将芯片的引脚从图中的下方调整到上方。具体来说，每个芯片的引脚通过导电过孔5与相应的第一连接线412和第二连接线422电连接，第一连接线412和第二连接线422再通过对应的导电件和导电体与芯片下方所对应的引线电连接，而且还可以将引线作为封装模块在下方的引脚，或者引线与封装模块在下方的引脚进行电连接。在芯片的上方的连接线将两个芯片的相同电性的功率电极短路连接，便于两芯片之间均流。另外，结合图27a所示的电路，还可以在图4中的芯片上方引出SW电极，即第一焊盘61和第二焊盘62。第一焊盘61和第二焊盘62分别通过导电过孔5与芯片的SW电极引脚电连接，以便缩短连接路径，从而减小阻抗，提高效率，使得结构紧凑。在某些示例中，也可以在芯片的双面均引出引脚，从而利于堆叠结构的实现，以便提升电源模块的功率密度。
图5为图4的俯视图，其示意了上方的一种引脚布局；图6为图4的仰视图，其示意了下方的一种引脚布局图；图7为图4的立体结构示意图，其省略了绝缘封装料1和导电线路到芯片之间的导电过孔5。以图27a的电路为例，假设，在图5和图6中，第一芯片71中具有2个串联连接的开关管，第二芯片72中具有2个串联连接的开关管，设第一焊盘61为电极SW1，第二焊盘62为电极SW2，则SW1和SW2可以直接连接相应的电感，如两相反耦合电感。输出焊盘63为预留，如可以连接电感9的输出端，形成整个电源模块的Vo引脚。第一连接线412电连接芯片71与芯片72的第一功率端，作为Vin端，第二连接线422电连接芯片71与芯片72的第二功率端，作为GND端。则Vin和GND实现了靠近且交替排列，利于降低回路寄生电感。
图7中可以整体的展示出焊盘和导电线路在芯片上方和下方的排布。与图3所不同的是，芯片的引脚侧朝上设置，并在上表面引出第一焊盘61和第二焊盘62，二者作为引脚SW。交替排布设置的第一连接线412和第二连接线422分别是引脚Vin和GND，二者分别将两个芯片的Vin引脚和GND引脚短路，而且还可以分别通过第一引线411和第二引线421在每个芯片的左右两侧同时引出。通过上述设置可以使得两个如图27a所示的电路并联后的输入和输出的电流路径短，两相电路对称性好，输入电路耦合效果好，均流好，阻抗小，可以实现上下同时散热，且方便实现堆叠的电源模块。
图8在图4的基础上增加了电容8，图9为图8的俯视电连接示意图，其一并给出了一种简化的电路结构。如图8和图9所示，假设两个图27a中的电路并联连接，则电容8为图27a的电路中的输入电容Cin。继续参考图8，输入电容8与第一连接线412和第二连接线422形成的焊盘电连接，再通过导电过孔5分别与芯片的相应引脚以及第一导电件21和第二导电件22电连接，第一导电件21和第二导电件22的下端通过导电过孔5分别与第一引线411和第二引线421电连接，或者第一导电件21和第二导电件22的下端形成模块的输出电引脚。具体的，还可以参考图5，输入电容8的两个引脚可以分别与图5所示的引脚电连接，图5中的引脚分别相当于图8中的第一连接线412和第二连接线422。
请参考图9，电容8分别与第一导电件21和第二导电件22电连接，第一导电件21和第二导电件22分别电连接整个模块的输入端Vin和GND，其中，Vin表示整个封装模块的输入正，GND表示整个封装模块的输入负，Vin1表示第一芯片71的输入正，Vin2表示第二芯片72的输入正，SW1表示第一芯片71的SW引脚，SW2表示第二芯片72的SW引脚。
图10为图9中的两相电路的波形图，具体的，图10示意出了图9中输入电容8以及Vin1和Vin2上的电流波形。其中，Ivin表示图9中输入电容8上的电流波形，Ivin1表示Vin1电极处的电流波形，Ivin2表示Vin2电极处的电流波形。可以看出，Ivin的电流波形的频率是Ivin2和Vin2的频率之和。即电容8上的电流频率比每相电路或芯片的输入点处的电流波形频率高，这样有利于降低电容8上的纹波，提升效率。此外，图8所示的多芯片封装功率模块可以使得Vin到Vin1和Vin2之间的路径尽量短，即输入电路中Ivin纹波状态的路径尽量短，可以降低电路的寄生电感，而且Vin到Vin1和Vin2的电路可以对称布置，输入电路的纹波整体降低，进一步提升效率。而且，结合图5，图8以及图9可知，在一些示例中，可以将输入电容8设置在两个芯片的中间对称位置，通过设置在两个芯片包络区101的第一导电件21和第二导电件22进行电连接，实现输入电容8到两个芯片之间的电路路径短且对称，当两相电路错相并联，可以进一步实现均流和相互耦合与纹波抵消，从而提升效率并提高工作频率。如此设置还利于减少输入电容Cin的容量，利于减少电容数量，缩小模块体积和降低成本。
图11为另一种多芯片封装功率模块的结构示意图，其沿图中的X方向线性排列有三个芯片，图12为图11的剖视图。如图11和图12所示，在相邻两个芯片之间的包络区101均可以设置第一导电件21和第二导电件22。可选地，图11中位于区域101-a中的第一导电件21与位于区域101-b中的第一导电件21可以通过第一导电线路41相互短路连接，该第一导电线路41通过导电过孔5与芯片电连接。同理的，图11中位于区域101-a中的第二导电件22与位于区域101-b中的第二导电件22也可以通过第二导电线路42相互短路连接，该第二导电线路42通过导电过孔5与芯片电连接。当然，虽然图11中示意了沿X方向布置三个芯片，但在另一些示例中也可以是三个以上的芯片沿着X方向线性排列。
此外，在本示例中，相邻两个芯片之间的包络区101可以只有一个第一导电件21和一个第二导电件22，或者也可以是多个第一导电件21和多个第二导电件22交替排列。而且，在某些示例中，并不需要在所有相邻的两个芯片之间的包络区101内均设置第一导电件21和第二导电件22。同时，在本示例中，如何设计与第一导电件21连接的第一导电线路41，以及如何设计与第二导电件22连接的第二导电线路42均可以根据实际需要进行设计和布线，在此不作任何具体限定。本实施例中，例如，第一芯片71、第二芯片72以及第三芯片73可均包含如图27a中的两个串联连接的开关管，三个半桥电路并联在一起构成三相半桥电路。
图13为另一种多芯片封装功率模块的结构示意图，其沿图中X方向以及垂直于X方向的Y方向矩阵式排列有四个芯片，图14为图13的剖视图。如图13所示，沿X方向，在相邻的两个芯片之间的包络区101均交替设置有多个第一导电件21和第二导电件22。当然，在另一些示例中，也可以在相邻两个包络区101内设置一个第一导电件21和一个第二导电件22。
继续参考图13和图14，在本示例中，可以通过错层设置的两层电连接线实现在不同区域的具有相同电特性的导电件进行电连接，也即将第一行两个相邻的芯片、第二行两个相邻的芯片、第一列两个相邻的芯片以及第二列两个相邻的芯片之间的具有相同电特性的导电件(例如第一导电件21)进行电连接。本实施例中，具有相同角度填充线的两层导电线路(第一导电线路41或者第二导电线路42)相互短路连接，具有不同角度填充线的两层导电线路(第一导电线路41和第二导电线路42)相互电绝缘。假设不同电特性的导电件分别是图27a所示的输入端子Vin和GND，如此设置，相比图11所示的封装模块，四个芯片之间的输入电路具有更好的相互对称性，即任何两个芯片之间的电路都是对称的。此结构可以提高多个芯片之间输入电流的均流效果，以及提高纹波相互抵消等效果，还可以进一步降低输入回路的纹波和损耗。当然，也有利于芯片周边的导电体(例如导电框架)连接电连接线实现对每个芯片输入或输出电流的分流，降低阻抗，提升输出电流密度。
应当理解，虽然图13和图14示出的芯片按照2行2列的矩阵排列，但在其他一些示例中，沿X方向的芯片数量也可以为2个以上，而且沿Y轴方向的芯片也可以是2个以上，例如可以形成一个M行N列的矩阵。当然，沿X轴方向的芯片数量设计为两个，有助于形成对称的电路结构。此外，与第一导电件21电连接的第一导电线路41包括两层第一连接线412，以及与第二导电件22电连接的第二导电线路42包括两层第二连接线422。但也可以根据实际需要进行设计，例如，在可以隔开的情形下，可以同层设置而不一定必须错层设置。
在此需要强调一点，虽然在上述示例中均以图27a中的电路为例，也即假设第一导电件21和第二导电件22分别与芯片的Vin和GND电连接。但是，在其他一些示例中，不同电特性的第一导电件21和第二导电件22也可以是其他的不同电特性的功率电极，例如分别连接两个图27a所示电路的SW1和SW2，或者也可以参考图9所示电路中的SW1和SW2。
图15为另一种芯片封装功率模块的结构示意图。如图15所示，第一导电件21和第二导电件22分别与第一芯片71和第二芯片72的SW电极电连接。举例而言，假设第一导电线路41的第一连接线412电连接第一芯片71的SW1引脚，第二导电线路42的第二连接线422电连接第二芯片72的SW引脚。第一连接线412与第一导电件21电连接，第二连接线422与第二导电件22电连接。第一导电件21和第二导电件22均至少有部分处于第一芯片71和第二芯片72之间的包络区101内。
图16在图15的剖视图的基础上增加了电感9。如图16所示，电感9的磁芯91可以堆叠设置在第一导电线路41或绝缘封装料1上，当然也可以在磁芯91与封装结构之间设置其他的材料或器件。电感9的绕组92(winding)在图16中沿竖直方向穿过磁芯91，实际应用中也可以是如下文将要描述到的那样平行穿过磁芯91。当然，绕组92也可以是其他的结构形式。
继续参考图16，电感9包括两个绕组92，其中的一个绕组92的一端与第一导电线路41电连接，例如其中的一个绕组92的一端与第一引线411电连接，另一个绕组92的一端与第二导电线路42电连接，例如另一个绕组92与第二引线421电连接。两个绕组92的另一端，即图16中绕组92上方的一端可以是整个模块的输出引脚。例如，在某些示例中，可以将用电的负载直接连接到电感9的上方，以降低输出回路的阻抗，提升效率。当然也可以在电感9的上方连接输出电容8，或通过其他的回路连接到芯片的下方以形成整个模块在底面的对外引脚。在某些示例中，电感9可以同封装模块封装在一起或者直接做在封装模块内。此外，电感9的两路可以集成在一起以形成耦合电感，如正耦合电感或反耦合电感，从而减小体积或获得其他性能的提升，如输入纹波或动态性等。在芯片下方的引线可以形成模块的对外引脚，或与模块的对外引脚电连接。上述示例的电源模块，其结构紧凑，占地面积(footprint)小，功率密度高，而且功率电流主要是沿导电件竖直方向流动，电流路径短，阻抗小，散热好，效率高。
图17a为另一种多芯片封装功率模块的结构示意图。如图17a所示，位于底部的封装模块可以选自上述任一示例，具体请参见上述示例，在此不再赘述。假设图17a中位于底部的封装模块是图5和图7示出的封装模块，则可以在图5和图7所示的第一焊盘61和第二焊盘62的位置分别设置铜块33a和33b，并分别与第一芯片71的SW1引脚和第二芯片72的SW2引脚电连接。在图5和图7的导电线路(第一导电线路41和第二导电线路42)上还设置有多个输入电容8，其引脚分别与图5和图7中的第一连接线412和第二连接线422电连接。图17中位于上方的电感9包括磁芯91，和在磁芯91的四个窗口中的四个绕组92-1a，92-1b，92-1c，92-1d，在最上方有绕组92-2和92-3。其中绕组92-1a与铜块33a电连接，绕组92-1b与铜块33b电连接，绕组92-2将绕组92-1a与绕组92-1c短路连接，绕组92-3将绕组92-1b与绕组92-1d短路连接。在某些示例中，绕组92-1c和绕组92-1d均与铜块33c电连接，铜块33c可以与图5所示的输出焊盘63电连接，图5所示的输出焊盘63与图6所示的输出焊盘63为短路连接的同电极焊盘，形成模块的输出端子Vo。当然，图17中绕组92-1a可以直接电连接到图5或图7所示的第一焊盘61，绕组92-1b可以直接电连接到图5或图7所示的第二焊盘62，取消其中铜块33a和33b。同理的，绕组92-1c和绕组92-1d可以直接电连接图5或图7所示的输出焊盘63，取消铜块33c。此示例是在图4到图7所示的结构的基础上实现了一种完整的电源模块，采用前述的第一导电件21和第二导电件22可以将输入回路的纹波减小，提升输入电容8的滤波效果和两相电路的纹波抵消与均流效果。在相同纹波效果的情况下可以减少对电容量的需求。同时在芯片的上方内部引出SW端子，并向上与电感9的绕组92-1a和92-1b直接电连接，然后通过绕组92-1c和92-1d在模块的同侧引出输出电流。实现堆叠电源模块，功率密度到，竖直导电路径实现更好的散热，同侧的电流输出提升客户应用的方便性和减少客户主板上的功率损耗。例如，电感9是一种两相在模块的同侧输出的反耦合电感9。还可以实现更好的动态特性。总之，整个模块的功率电流大部分在竖直方向流动，电流路径短，阻抗小，且向上和向下的散热好，传输损耗少，整体结构紧凑，功率密度高，客户应用方便。
图17b为另一种多芯片封装功率模块的结构示意图。与图17a不同之处在于耦合电感9的两个绕组92-1和92-2都采用“几”字型的绕组，与“日”字型(或8字形)的磁芯91组合。铜块33a和33b分别与第一芯片71的SW1引脚和第二芯片72的SW2引脚电连接，并分别与绕组92-1和92-2的一端电连接，铜块33c和33d分别与绕组92-1和92-2的另一端电连接。形成电源模块的输出端，例如通过过孔连接到绝缘封装料1的下表面，形成对外的输出焊盘。此实施例中两相并联的电源模块通过铜块33c和33d对外形成2个输出端。当然图17a中的铜块33c也可以分成2个铜块，形成2个并列的对外输出端。另外，还可以在铜块的旁边设置其他器件，如电容或电阻等器件88，并通过绝缘封装材料将器件88和铜块封装成一体；结构紧凑，可靠性高，外形美观。
图18为另一种多芯片封装功率模块的结构示意图。如图18所示，其与图16的区别在于，电感9的绕组92在磁芯91内水平设置。具体来说，绕组92的两端向下形成焊盘与芯片中的相应端子电连接。例如，对于每个芯片中具有2个串联连接的开关的情况，绕组的一端与芯片的SW端电连接。参考图5和图7，可以通过绝缘封装料1上的导电层或铜块与第一焊盘61或者第二焊盘62进行电连接。此外，其也可以通过铜块或引线框架来将电感9与封装模块连接起来，方便在电感9和封装模块之间设置其他的器件。电感9的两相也可以集成为正耦合电感或反耦合电感。其他的变形方式可参见上述各示例，在此不再赘述。
需说明，上述各实施例中的铜块在某些实施方式中可以取消，例如可以让电感的绕组直接分别与相应芯片的SW端子以及电源模块的输出端子相电连接。上述各种实施例表明本发明的多芯片封装结构可以实现多种电源模块，具有灵活的应用。图16，图17a，图17b和图18中所示的多芯片封装功率模块都可以在下方或上方引出对外的输出端子，后续描述的各种多芯片封装功率模块类似，不再累述。
图19为另一种多芯片封装功率模块的结构示意图，图20a在图19的剖视图的基础上上增加了电感9。如图20a所示，在相邻两个芯片之间的包络区101内设置电容8，例如可以作为输入电容。再结合图19和图20a，电容8的两个电极分别与第一导电件21和第二导电件22电连接。如此设置的输入电容，使得输入电容到封装模块的输入端和到两个芯片的电路路径都大为缩短，效率、均流和纹波抵消的效果可以进一步增强。与上述某些示例相比(例如图8)，电容8不设置在封装模块的上方，则电感9可以直接与封装模块结合，使得电源模块的结构可以更加紧凑。
可选地，在芯片的周边(也即在靠近封装模块的边缘处)也可以设置其他的电容8，这些电容8可以是输入电容Cin，也可以是输出电容Co，参考图27a。
继续参考图20a，第一芯片71的引脚朝上设置，并可以类似图4到图7所示的那样在上方引出第一焊盘61和第二焊盘62。在图20a中，通过导电过孔5将第一芯片71的第一焊盘61与电感9的一个绕组92电连接，该绕组92的另一端则通过导电连接件4a与封装模块下表面的焊盘连接以形成模块的输出端子。导电连接件4a可以是在模块端部的金属化层或金属过孔或具有连续多个半圆孔的“邮票孔”结构。第二芯片72也可以形成与第一芯片71类似的导电连接件结构。在本示例中，电感9的两相可选地集成在一起以形成正耦合电感或反耦合电感。此外，对于平面型器件而言，还可以在芯片的背部(没有引脚的面)形成金属化层，该金属化层通过导电过孔5-a与导电线路4-a连接，形成向下的传热路径。对于双面具有引脚的芯片(如垂直型器件)，导电过孔5-a和4-a也可以用于连接芯片71或72上在此侧的导电端子。
以图27d所示电路为例，设92-1与芯片71的第一焊盘61(SW端子)电连接，92-1通过导电连线与另一个绕组92-2电连接，92-2连接输出电容(图27d中的Co)后形成整个电源模块的输出(图27d中的Vo端)。如此设置绕组92-1，有利芯片71的热从电源模块的顶面散出。另一个芯片72也可以类似的与电感9的另外的绕组92电连接(图中未示出)。电容8可以作为输入电容(图27d中的Cin)。
在上述示例中，当两相半桥电路并联工作时，其均流效果和纹波抵消效果进一步增强，有助于减少电容8数量或容值需求，提高结构紧凑形和散热效果，且整个电源模块够可以采用连片的方式制作，以提高生产效率，降低成本。
图20b在图19的剖视图的基础上增加了一种竖直结构的电感9。如图20b所示，其与原来的图20a相比，将上方的电感9的绕组92-1设置为竖直状态。假设图20b采用图27d的电路，如果92-1与芯片71的第一焊盘61(SW端子)电连接，92-1通过导电连接件4b与另一个绕组92--2电连接，92-2连接输出电容(也即图27d中的Co)后形成整个电源模块的输出(也即图27d中的Vo端)。如此设置绕组92-1，利于将芯片71的热经电源模块的顶面散出。另一个芯片72也可以类似的与电感9的另外的绕组92电连接(图中未示出)。电容8可以作为输入电容(也即图27d中的Cin)。
图21a为另一种多芯片封装功率模块的结构示意图，图22为图21a的剖视图。在第一芯片71和第二芯片72之间的包络区101设置有2个具有不同电特性的第一导电件21和第二导电件22。第一导电件21和第二导电件22分别通过第一连接线412和第二连接线422与两个芯片均电连接，整体都封装在绝缘封装料1内。
在本示例中，第一芯片71或第二72中至少有一个开关管。以每个芯片中都有一个开关管为例，这两个开关管可能并联连接或串联连接。请参照图27b，设两个芯片并联连接，则此电路中只有两个功率电极D和S。为了降低开关管上的di/dt，dv/dt或瞬时功耗，一般会在开关管的两个功率端上并联缓冲电路，来将开关管的功耗转移到相关电阻上消耗掉，保证器件安全。例如，在图27b中示出了一种RC缓冲电路，该缓冲电路与开关管形成环路的寄生电感对缓冲效果影响很大，因此需要寄生电感越小越好。而采用图21a和图22的电源模块，则RC电路连接到了第一导电件21和第二导电件22上，并与第一芯片71和第二芯片72，以及第一导电件21和第二导电件22堆叠设置。在图22的基础上可以增设电容8，如图23所示，其可以在某些情况下省略电阻R。上述电源模块可以实现电容到两个芯片连接电路的环路减小，减小寄生电感。同时，电容到两个芯片之间的环路是对称的，有利于提升整体的缓冲效果。
图21b为另一种多芯片封装功率模块的结构示意图，图中省略了连接线。图21b与图21a的区别在于该多芯片封装功率模块中的芯片呈矩阵式排布。具体的，如图21b所示，四个芯片71、72、73及74排列成两行两列，四个芯片之间形成有用虚线示意出的“十”字形包络区域101，在该包络区101内设置有第一导电件21和第二导电件22，当然还可以设置其他的导电件，如图中所示的导电件23、24和25等。需要说明，其中，导电件22、23、24和25等可以各自具有不同的电特性，也可以其中一部分或者全部均具有相同的电特性，假如其中有多个导电件具有相同的电特性，则可以将具有相同电特性的导电件相互电连接或者直接一体成型以形成为一体的导电件。例如，当导电件22、23、24和25都具有相同电特性时，则可以将此四个导电件形成为一体，以图21b的示意来看，就会形成“十”字型的导电件，以利于提升结构强度。
此外，在本示例中，封装模块实现了立体堆叠，可以减小电源模块的占地面积(footprint)，提升功率密度。而且，上述电源模块无需在芯片的周围设置导电体，例如不用在芯片周边设置引线框架(leadframe)，仅仅通过在两个芯片之间的包络区101设置导电件，例如图21a中的第一导电件21和第二导电件22，或图21b中的导电件21至25等，设置在芯片之间的导电件可以实现在芯片上方和下方之间的电连接，而且对各个芯片都是路径对称的结构，这样的结构不仅可以减小封装结构的占地面积(footpint)，而且还可以实现电路堆叠结构，可以进一步简化结构和提升功率密度。当然，根据实际应用，也可以在封装模块的四周或某边设置导电体。
图24为另一种多芯片封装功率模块的结构示意图，图25为图24的剖视图，图26为在图25的基础上增加了电感9。以图27c示出的电路为例，假设两个芯片之间串联连接，则此电路中具有三个功率电极，分别是Vin+，SW，Vin-(或称为GND)。此电路中的SW与两个芯片都电连接。同样，每个开关管(如图27b中的Q1或Q2)都可以并联相应的缓冲电路，如Q1对应R1和C1，Q2对应R2和C2。请参照前文，在此不再赘述。
具体的，设置在芯片之间的包络区101有2个第一导电件21和第二导电件22，这两者分别通过第一导电线路41和第二导电线路42与两个芯片进行电连接。假设第三导电线路43与图27a中的SW电连接，第一导电件21与图27c中芯片Q1的D1端电连接(也即与Vin电连接)，第二导电件22与Vin-电连接。其中，Q1是图24中的第一芯片71，Q2是第二芯片72。与第一导电线路41和第二导电线路42类似，第三导电线路也可以包括图25中所示的第三引线431、第五连接线432和第三导电体433。
需要说明的是，图24中的第一导电线路41虽然也延伸到第二芯片72的上方，但不代表必须与第二芯片72电连接，可以是用于与第三导电线路43之间电连接其他器件，如电容8或体外二极管等。同理，第二导电线路延伸到第一芯片71上方也不代表其必须与第一芯片71电连接。
再以图27a所示的一相buck电路为例进行说明。如图25所示，假设第三导电线路43连接图27d中的SW端子，该第三导电线路43可以不必向下引线。这样在两个芯片之间的包络区101内可以设置电容81和82，例如作为图27a中的输入电容Cin。在某些实施方式中，也可以如图24中所示的在第三导电线路43的下方设置第三导电件23，第三导电线路43与该第三导电件23电连接。参考图27C所示电路，假设图24或图25中内埋的电容81和82分别是缓冲电容C1和C2，即在第一导电件21和第二导电件22之间设置电容81作为电容C1，在第二导电件22和第三导电件23之间设置电容C2。设电容C1的电极分别与第一导电件21和第二导电件22电连接，电容C2的电极分别与第二导电件22和第三导电件23电连接，内埋电容可以使结构紧凑并减小寄生电感，提升缓冲效果。当然也可以如图24所示的方式同时将电容Cin和Co内埋到芯片之间的包络区101内。在某些实施方式中，第一导电件21、第二导电件22或第三导电件23可以由电容81或电容82的电极端子所代替。
进一步，在图25的基础上，第三导电线路43可以作为焊盘对外进行电连接，例如作为SW端子以便与输出电感9连接，从而得到图26所示的结构。请参照图26，输出电感9的绕组92与第三导电线路43电连接。通过上述设置，可实现输出电感9与芯片的堆叠设置，且实现SW连接到两个芯片之间的电路路径对称，不仅有利于提升整体效率，也利于提升功率密度。另外，还可以在芯片之间的包络区101内埋设输入电容Cin。在某些实施方式中还可以如图27c所示同时设置缓冲电容，参考图24，埋在芯片之间的包络区101的电容81可以作为图27c中的电容C1，电容82则可以作为图27c中的电容C2，以便减小缓冲电路的寄生电感，而且环路对称，利于提升缓冲效果、开关管的安全性和系统效率。
在上述各示例中，对于某些芯片(例如具有SiC MOS管的芯片)可以通过外接肖特基二极管以降低导通损耗和提升反向恢复速度。例如图27b和21c中示出的体外反向二极管Di，上述各示例的封装结构同样可以减少体外反向二极管的寄生电感。
还需说明的是，上述某些示例中的电源模块的电感9可以与封装模块封装在一起，当然，电感9和电容8也可以同时与封装模块封装在一起。同时，前述的各示例中的封装模块和电源模块都可以采用连片生产，可以带来诸多好处，例如每个模块的精度高，一致性好，且生产效率高，成本低。
最后，虽然在以上示例中结合结构介绍了几种电路，但上述示例并不仅限制于上文所描述的电路，图27中的任意电路均可适用，当然也可以适用其他合适的电路。为了加深理解，以下对图27中的各个电路做如下简单介绍：
图27a为buck电路。图27b为具有缓冲电路的2个开关管并联电路，以及具有体外二极管Di。图27c为2个开关管串联的电路，并在每个开关管上都设置有缓冲电路和体外二极管。图27d为一种两相buck并联电路。图27e为一种开关电容8(Switching capacitor)电路。图27f为一种LLC电路。图27g为一种PWM式的DC-DC变换电路。
在具体应用时，假设采用图27e的电路，如果开关Q1和Q2集成在一个芯片(第一芯片71)中，开关Q3和Q4集成在另一个芯片(第二芯片72)中，则这2个芯片按上述方式封装在一起之后，在芯片之间设置SW1端子(电连接第一芯片71的第三功率端)和SW2端子(电连接第二芯片72的第三功率端)，可以更小loop的连接电容C2。当然，也可以是在芯片之间设置Vin端子(电连接第一芯片71的第一功率端)和GND端子(电连接第二芯片72的第二功率端)，可以更小loop连接电容C1。当然，还可以是在芯片之间设置Vo端子(电连接第一芯片71的第二功率端以及第二芯片72的第一功率端)和GND端子(电连接第二芯片72的第二功率端)，可以更小loop连接电容C3。
假设采用图27f的电路，如果半桥LLC电路中的开关Q1和Q2分别集成在两个芯片中，采用上述方式封装，可以使连接输入电容Cin的回路路径减小。
假设采用图27g的电路，如果全桥电路中的4个桥臂开关(Q1到Q4)，中的开关Q1和Q2集成在一个芯片(第一芯片71)中，开关Q3和Q4集成在另一个芯片(第二芯片72)中，则此2个芯片按上述方式封装，在芯片之间可以引出第一芯片71和第二芯片72的第一功率端和第二功率端(第一芯片71的第一功率端与第二芯片72的第一功率端短接在一起，并与Vin电连接，第一芯片71的第二功率端与第二芯片72的第二功率端短接在一起，并与原边GND电连接)，可以减小连接输入电容Cin的回路路径。如果芯片之间设置第一芯片71和第二芯片72的SW端子，则可以短路径连接谐振电感和变压器原边。在某些情况下，也可以是将某个芯片中的第一功率端或第二功率端与第三功率端设置在芯片之间的位置。利于减小与其他开关管并联连接的回路路径，扩展输出电流的能力。
最后应说明的是：以上实施方式仅用以说明本发明的技术方案，而非对其进行限制；尽管参照前述实施方式对本发明已经进行了详细的说明，但本领域的普通技术人员应当理解：其依然可以对前述实施方式所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明实施方式技术方案的范围。

Claims (31)

1.一种多芯片封装功率模块，其特征在于，包括：
多个芯片，包括相邻设置的第一芯片和第二芯片；
第一导电件，至少部分设置于所述第一芯片和所述第二芯片之间；以及
第二导电件，至少部分设置于所述第一芯片和所述第二芯片之间，其中，所述第一导电件电连接所述第一芯片的功率端，所述第二导电件电连接所述第二芯片的功率端，且所述多个芯片、所述第一导电件和所述第二导电件均埋设于绝缘封装料中。
2.根据权利要求1所述的多芯片封装功率模块，其特征在于，还包括：
第一连接线和第二连接线，设置于所述第一芯片和所述第二芯片的第一侧；以及
第一引线和第二引线，设置于所述第一芯片和所述第二芯片的第二侧，其中，所述第二侧与所述第一侧相对；
其中，所述第一导电件的第一端与所述第一连接线电连接，所述第一导电件的第二端与所述第一引线电连接，所述第二导电件的第一端与所述第二连接线电连接，所述第二导电件的第二端与所述第二引线电连接。
3.根据权利要求2所述的多芯片封装功率模块，其特征在于，所述第一连接线电连接所述第一芯片的第一功率端和所述第二芯片的第一功率端，所述第二连接线电连接所述第一芯片的第二功率端和所述第二芯片的第二功率端。
4.根据权利要求2所述的多芯片封装功率模块，其特征在于，还包括第一导电体和第二导电体，均设置于所述第一芯片和所述第二芯片的周边，其中，所述第一导电体的一端与所述第一引线电连接，所述第二导电体的一端与所述第二引线电连接。
5.根据权利要求4所述的多芯片封装功率模块，其特征在于，所述第一导电体的另一端与所述第一芯片的第一功率端和所述第二芯片的第一功率端电连接；所述第二导电体的另一端与所述第一芯片的第二功率端和所述第二芯片的第二功率端电连接。
6.根据权利要求5所述的多芯片封装功率模块，其特征在于，还包括第三连接线和第四连接线，设置于所述第一芯片和所述第二芯片的第一侧，所述第一导电体通过所述第三连接线电连接至所述第一芯片的第一功率端和所述第二芯片的第一功率端，所述第二导电体通过所述第四连接线电连接至所述第一芯片的第二功率端和所述第二芯片的第二功率端。
7.根据权利要求2所述的多芯片封装功率模块，其特征在于，还包括：
第一焊盘，设置于所述第一芯片的第一侧，所述第一焊盘电连接所述第一芯片的第三功率端；以及
第二焊盘，设置于所述第二芯片的第一侧，所述第二焊盘电连接所述第二芯片的第三功率端。
8.根据权利要求1所述的多芯片封装功率模块，其特征在于，所述第一芯片和所述第二芯片沿第一方向并排设置，所述第一导电件和所述第二导电件沿垂直于所述第一方向的第二方向并排设置。
9.根据权利要求8所述的多芯片封装功率模块，其特征在于，所述第一导电件和所述第二导电件均为多个，多个所述第一导电件和多个所述第二导电件沿所述第二方向交替设置。
10.根据权利要求1至9任一项所述的多芯片封装功率模块，其特征在于，所述多个芯片呈线性排列。
11.根据权利要求2至7任一项所述的多芯片封装功率模块，其特征在于，所述多个芯片呈矩阵型排列。
12.根据权利要求11所述的多芯片封装功率模块，其特征在于，所述第一连接线和所述第二连接线均设置为至少2层。
13.根据权利要求1至9任一项所述的多芯片封装功率模块，其特征在于，所述多个芯片均为平面型器件。
14.根据权利要求1至9任一项所述的多芯片封装功率模块，其特征在于，所述多个芯片均采用嵌入式封装或者注塑封装。
15.根据权利要求1或2所述的多芯片封装功率模块，其特征在于，每一所述芯片包括串联连接的第一开关管和第二开关管，且每一所述芯片具有第一功率端、第二功率端与第三功率端。
16.根据权利要求15所述的多芯片封装功率模块，其特征在于，所述第一导电件电连接所述第一芯片的第三功率端，所述第二导电件电连接所述第二芯片的第三功率端。
17.根据权利要求1或2所述的多芯片封装功率模块，其特征在于，所述第一导电件电连接所述第一芯片的第一功率端，所述第二导电件电连接所述第二芯片的第二功率端。
18.根据权利要求17所述的多芯片封装功率模块，其特征在于，还包括第三导电件，所述第三导电件设置于所述第一芯片和第二芯片之间，且电连接所述第一芯片的第二功率端与所述第二芯片的第一功率端。
19.根据权利要求1至9任一项所述的多芯片封装功率模块，其特征在于，还包括电容，所述电容的第一端电连接所述第一导电件，所述电容的第二端电连接所述第二导电件。
20.根据权利要求19所述的多芯片封装功率模块，其特征在于，所述电容设置于所述芯片的第一侧，且跨接在相邻的所述第一导电件和所述第二导电件上。
21.根据权利要求19所述的多芯片封装功率模块，其特征在于，所述电容埋设于所述第一芯片和所述第二芯片之间的绝缘封装料中，且跨接在相邻的所述第一导电件和所述第二导电件之间。
22.根据权利要求7所述的多芯片封装功率模块，其特征在于，还包括电感，所述电感包括磁芯和两个绕组，所述第一焊盘和所述第二焊盘分别电连接所述两个绕组的其中之一，且所述电感与所述芯片堆叠设置。
23.根据权利要求22所述的多芯片封装功率模块，其特征在于，所述绕组水平穿过所述磁芯，所述第一焊盘电连接其中一个绕组的一端，所述第二焊盘电连接另外一个绕组的一端，两个所述绕组的另一端分别通过电连接件与输出焊盘电连接。
24.根据权利要求22所述的多芯片封装功率模块，其特征在于，所述绕组竖直穿过所述磁芯，两个所述绕组分别与所述第一导电件和所述第二导电件电连接。
25.根据权利要求24所述的多芯片封装功率模块，其特征在于，所述多芯片封装功率模块的输出焊盘与所述电感位于所述芯片的同一侧或者相对侧。
26.根据权利要求22所述的多芯片封装功率模块，其特征在于，所述绕组竖直穿过所述磁芯，每个绕组均包括两个子绕组，所述磁芯外设置有用于连接两个所述子绕组的导线。
27.根据权利要求16所述的多芯片封装功率模块，其特征在于，还包括电感，所述电感包括磁芯和两个绕组，所述磁芯堆叠设置于所述第一芯片和所述第二芯片的第二侧，所述第一导电件和所述第二导电件分别电连接所述两个绕组的其中之一。
28.根据权利要求27所述的多芯片封装功率模块，其特征在于，所述绕组水平或者竖直穿过所述磁芯。
29.根据权利要求1至9任一项所述的多芯片封装功率模块，其特征在于，所述第一导电件和第二导电件均为通过金属化方式形成的。
30.根据权利要求2至7任一项所述的多芯片封装功率模块，其特征在于，所述第一引线、第一连接线、第二引线以及第二连接线均为通过金属化方式形成的金属布线层。
31.根据权利要求6所述的多芯片封装功率模块，其特征在于，所述第三连接线和第四连接线均为通过金属化方式形成的金属布线层。
CN201910013074.1A 2019-01-07 2019-01-07 多芯片封装功率模块 Active CN111415909B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201910013074.1A CN111415909B (zh) 2019-01-07 2019-01-07 多芯片封装功率模块
US16/735,716 US11227856B2 (en) 2019-01-07 2020-01-07 Multi-chip package power module

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910013074.1A CN111415909B (zh) 2019-01-07 2019-01-07 多芯片封装功率模块

Publications (2)

Publication Number Publication Date
CN111415909A true CN111415909A (zh) 2020-07-14
CN111415909B CN111415909B (zh) 2022-08-05

Family

ID=71403902

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910013074.1A Active CN111415909B (zh) 2019-01-07 2019-01-07 多芯片封装功率模块

Country Status (2)

Country Link
US (1) US11227856B2 (zh)
CN (1) CN111415909B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116649005A (zh) * 2020-10-20 2023-08-25 美光科技公司 使小芯片能够旋转到多小芯片集群中的边缘接口放置
US11694992B2 (en) 2021-02-22 2023-07-04 International Business Machines Corporation Near tier decoupling capacitors
US11973063B2 (en) 2021-07-19 2024-04-30 Infineon Technologies Ag Semiconductor package with low parasitic connection to passive device
US11721385B2 (en) * 2021-08-12 2023-08-08 Micron Technology, Inc. Dynamic power distribution for stacked memory

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101378049A (zh) * 2007-08-29 2009-03-04 佳邦科技股份有限公司 内埋式的多功能整合型结构及其制作方法
CN101615612A (zh) * 2008-06-27 2009-12-30 刘红超 多芯片led的封装结构
US20110127678A1 (en) * 2008-06-20 2011-06-02 Il Kwon Shim Integrated circuit packaging system with embedded circuitry and post
CN103730434A (zh) * 2012-10-11 2014-04-16 台湾积体电路制造股份有限公司 Pop结构及其形成方法
CN104051363A (zh) * 2013-03-14 2014-09-17 英飞凌科技奥地利有限公司 芯片封装和用于制造该芯片封装的方法
CN105914185A (zh) * 2016-06-21 2016-08-31 华中科技大学 一种碳化硅功率器件的封装结构及封装方法
CN108962773A (zh) * 2018-07-26 2018-12-07 华进半导体封装先导技术研发中心有限公司 扇出型封装结构及其制造方法

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5111278A (en) 1991-03-27 1992-05-05 Eichelberger Charles W Three-dimensional multichip module systems
FR2803716B1 (fr) 2000-01-11 2002-04-05 Sagem Module electronique a composants de puissance et procede de fabrication
US6627984B2 (en) 2001-07-24 2003-09-30 Dense-Pac Microsystems, Inc. Chip stack with differing chip package types
US6806580B2 (en) 2002-12-26 2004-10-19 Fairchild Semiconductor Corporation Multichip module including substrate with an array of interconnect structures
JP4244318B2 (ja) * 2003-12-03 2009-03-25 株式会社ルネサステクノロジ 半導体装置
JP2005217072A (ja) * 2004-01-28 2005-08-11 Renesas Technology Corp 半導体装置
JP4538359B2 (ja) 2005-03-31 2010-09-08 株式会社日立産機システム 電気回路モジュール
CN100459077C (zh) 2006-03-15 2009-02-04 日月光半导体制造股份有限公司 基板的制造方法
CN101330075B (zh) 2007-06-20 2010-06-02 乾坤科技股份有限公司 立体封装结构
US8458890B2 (en) 2007-08-31 2013-06-11 Sumida Corporation Coil component and method for manufacturing coil component
CN101414602A (zh) 2007-10-17 2009-04-22 佳邦科技股份有限公司 整合保护元件的内埋式多功能整合型结构及其制作方法
JP5325799B2 (ja) 2009-01-22 2013-10-23 日本碍子株式会社 小型インダクタ及び同小型インダクタの製造方法
JP5685815B2 (ja) 2009-03-16 2015-03-18 Tdk株式会社 トランスおよびスイッチング電源装置
JP5642447B2 (ja) 2009-08-07 2014-12-17 株式会社半導体エネルギー研究所 半導体装置
CN201655476U (zh) 2010-01-27 2010-11-24 新源兴业有限公司 塑化电感
JP5422468B2 (ja) 2010-04-01 2014-02-19 日立オートモティブシステムズ株式会社 電力変換装置
CN102340233B (zh) * 2010-07-15 2014-05-07 台达电子工业股份有限公司 功率模块
US8704269B2 (en) * 2010-12-22 2014-04-22 Infineon Technologies Ag Die package
US8350376B2 (en) 2011-04-18 2013-01-08 International Rectifier Corporation Bondwireless power module with three-dimensional current routing
CN102171825B (zh) 2011-04-29 2013-02-27 华为技术有限公司 电源模块及其封装集成方法
JP5755533B2 (ja) * 2011-08-26 2015-07-29 ルネサスエレクトロニクス株式会社 半導体装置
WO2012149740A1 (zh) 2011-09-14 2012-11-08 华为技术有限公司 印刷电路板和电源模块
CN103383891A (zh) 2012-05-04 2013-11-06 陈建兴 电感器制造方法及该电感器
AT512525B1 (de) 2012-05-04 2013-09-15 Mikroelektronik Ges Mit Beschraenkter Haftung Ab Leiterplatte, insbesondere für ein Leistungselektronikmodul, umfassend ein elektrisch leitfähiges Substrat
DE102012216101B4 (de) 2012-09-12 2016-03-24 Festo Ag & Co. Kg Verfahren zum Herstellen einer in einem Substrat integrierten Spule, Verfahren zur Herstellung einer mehrschichtigen Leiterplatte und elektronisches Gerät
JP6353642B2 (ja) 2013-02-04 2018-07-04 株式会社トーキン 磁芯、インダクタ、及びインダクタを備えたモジュール
CN103298258B (zh) 2013-05-21 2016-09-21 华为技术有限公司 电路板及具有该电路板的电源转换装置
US9748324B2 (en) 2013-05-21 2017-08-29 Taiwan Semiconductor Manufacturing Co., Ltd. Method of fabricating magnetic core inductors for an integrated voltage regulator
JP2015135870A (ja) 2014-01-16 2015-07-27 富士通株式会社 インダクタ装置及びインダクタ装置の製造方法
US9368564B2 (en) 2014-03-28 2016-06-14 Qualcomm Incorporated 3D pillar inductor
CN204348470U (zh) 2014-12-09 2015-05-20 美磊科技股份有限公司 耦合电感
US9646758B2 (en) 2015-07-14 2017-05-09 Globalfoundries Inc. Method of fabricating integrated circuit (IC) devices
KR102163415B1 (ko) 2015-08-24 2020-10-08 삼성전기주식회사 코일 부품 및 그 제조방법
ITUB20153344A1 (it) 2015-09-02 2017-03-02 St Microelectronics Srl Modulo di potenza elettronico con migliorata dissipazione termica e relativo metodo di fabbricazione
US20170236790A1 (en) 2016-02-12 2017-08-17 Semtech Corporation Semiconductor Device on Leadframe with Integrated Passive Component
CN105679738B (zh) 2016-03-24 2019-09-06 禾邦电子（中国）有限公司 片式整流元件及其生产工艺
JP6594837B2 (ja) 2016-09-30 2019-10-23 太陽誘電株式会社 コイル部品
US10056362B2 (en) 2016-10-06 2018-08-21 Infineon Technologies Americas Corp. Multi-phase power converter with common connections
KR20180052384A (ko) 2016-11-10 2018-05-18 삼성전기주식회사 인덕터 및 그 제조방법
JP6892261B2 (ja) * 2016-12-22 2021-06-23 ローム株式会社 Ｌｅｄパッケージ

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101378049A (zh) * 2007-08-29 2009-03-04 佳邦科技股份有限公司 内埋式的多功能整合型结构及其制作方法
US20110127678A1 (en) * 2008-06-20 2011-06-02 Il Kwon Shim Integrated circuit packaging system with embedded circuitry and post
CN101615612A (zh) * 2008-06-27 2009-12-30 刘红超 多芯片led的封装结构
CN103730434A (zh) * 2012-10-11 2014-04-16 台湾积体电路制造股份有限公司 Pop结构及其形成方法
CN104051363A (zh) * 2013-03-14 2014-09-17 英飞凌科技奥地利有限公司 芯片封装和用于制造该芯片封装的方法
CN105914185A (zh) * 2016-06-21 2016-08-31 华中科技大学 一种碳化硅功率器件的封装结构及封装方法
CN108962773A (zh) * 2018-07-26 2018-12-07 华进半导体封装先导技术研发中心有限公司 扇出型封装结构及其制造方法

Also Published As

Publication number Publication date
US20200219846A1 (en) 2020-07-09
US11227856B2 (en) 2022-01-18
CN111415909B (zh) 2022-08-05

Similar Documents

Publication Publication Date Title
CN111415909B (zh) 多芯片封装功率模块
US11018117B2 (en) Half-bridge module with coaxial arrangement of the DC terminals
US20140334203A1 (en) Power converter and method for manufacturing power converter
KR20140123551A (ko) 전력용 반도체 모듈 및 전력 변환 장치
JP6864713B2 (ja) パワーモジュール構造
CN112448561B (zh) 电源模块及电源模块的制备方法
JP2004311685A (ja) 電力用半導体装置
US11876084B2 (en) Power supply system
CN113161309A (zh) 载板及其适用的功率模块
CN207217523U (zh) 复合电子部件、电路模块以及dcdc转换器模块
WO2023213218A1 (zh) 一种高频高功率密度模块电源、并联组合、制作方法及软硬结合组件
CN111415925B (zh) 电源模块及其制备方法
US11895775B2 (en) Modular power electronics converters with enhanced connectivity reliability and simplified method of fabrication
CN113628852B (zh) 电源模块、供电系统以及多相反耦合电感
US20220238493A1 (en) Power Semiconductor Module with Low Inductance Gate Crossing
CN101521193A (zh) 电子封装结构
CN115050703B (zh) 功率器件封装结构及功率变换器
US11812545B2 (en) Power supply system and electronic device
CN110148566B (zh) 一种堆叠结构的智能功率模块及其制造方法
CN217641329U (zh) 一种igbt模块的封装结构
JP7407675B2 (ja) パワー半導体モジュールおよび電力変換装置
EP2485256A2 (en) A semiconductor device
CN115148701A (zh) 一种功率半导体模块封装结构
JP2022148233A (ja) パワー半導体装置および電力変換装置
CN117293141A (zh) 集成电路和功率变换器

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant