CN117293141A - 集成电路和功率变换器 - Google Patents

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CN117293141A CN202311339570.9A CN202311339570A CN117293141A CN 117293141 A CN117293141 A CN 117293141A CN 202311339570 A CN202311339570 A CN 202311339570A CN 117293141 A CN117293141 A CN 117293141A
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孙俊彦
张望
赵晨
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Abstract

本发明实施例公开了一种集成电路和功率变换器，本发明实施例利用将带有功率开关器件的氮化镓晶体管裸芯片和带有控制电路的裸芯片集成在同一底部结构上，形成带有控制功能的驱动集成电路，由于集成电路内部的导线长度短，并且接触面较大，由此，可以有效地降低芯片不同功率开关器件之间的寄生效应，提升了芯片性能。

Description

集成电路和功率变换器
技术领域
本发明涉及电力电子技术和集成电路技术，具体涉及一种集成电路和功率变换器。
背景技术
为实现高频高效率的直流-直流转换电路(DC-DC Convertor),有效降低环路中寄生电感对电路性能的不利影响至关重要。以降压型(BUCK)转换电路为例,其中功率器件的源极和漏极存在一定的寄生电感(LdH，LsH，LgH，LdL，LgL，LsL)，如图1所示。这些寄生电感会导致开关节点sw在开关过程中产生振铃,降低系统效率并增加EMI。特别是，源极寄生电感LsH和LsL会引起开关导通期间电流变化转换时间增长,使系统的开关损耗大幅提高。在某些恶劣条件下，栅极驱动电路V1和V2、栅极电容和寄生电感LsH之间可能形成谐振,使功率器件在硬开关时产生振铃幅度高于其开启电压，导致半桥臂直通短路，严重影响电路的正常工作。
氮化镓(GaN)晶体管具有高电子迁移率。相比同等片上电阻和击穿电压的硅器件，GaN器件可以做的更小更紧凑。此外，GaN器件还具有极快的开关速度和出色的反向恢复性能，这对实现低损耗和高效率应用至关重要。但是，GaN器件的超高速度开关也带来了新的挑战，例如过度振铃可能导致半桥臂直通短路等严重问题。这对GaN器件的驱动电路和功率电路的寄生参数提出了更高要求。
发明内容
有鉴于此，本发明的目的在于提供一种集成氮化镓晶体管裸芯片的集成电路和功率变换器，以进一步降低功率开关电路的寄生效应。
第一方面，本发明实施例提供一种集成电路，其中，所述集成电路包括：
底部结构；
至少一个氮化镓晶体管裸芯片，每个所述氮化镓晶体管裸芯片包括至少一个功率开关器件；以及
硅裸芯片，所述硅裸芯片包括用于控制所述功率开关器件的控制电路；
其中，所述氮化镓晶体管裸芯片和所述硅裸芯片设置于所述底部结构之上，通过设置在所述底部结构中相应的图案化的金属结构实现所述控制电路与所述功率开关器件的电连接。
第二方面，本发明实施例提供另一种集成电路，其中，所述集成电路包括：
底部结构；以及
至少一个氮化镓晶体管裸芯片，每个所述氮化镓晶体管裸芯片包括多个功率开关器件和与所述功率开关器件电连接的控制电路；
其中，所述氮化镓晶体管裸芯片设置于所述底部结构之上。
第三方面，本发明实施例提供一种功率变换器，其中，所述功率变换器包括：
根据如上任一方面所述的集成电路和至少一个电感。
本发明实施例利用将带有功率开关器件的氮化镓晶体管裸芯片和带有控制电路的裸芯片集成在同一底部结构上，形成带有控制功能的驱动集成电路，由于集成电路内部的导线长度短，并且接触面较大，由此，可以有效地降低芯片不同功率开关器件之间的寄生效应，提升芯片性能。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其它目的、特征和优点将更为清楚，在附图中：
图1是现有技术中功率变换器的寄生效应的等效电路图；
图2是本发明第一实施例的集成电路的电路框图；
图3是本发明第一实施例的集成电路的更详细的电路框图；
图4是本发明第一实施例的集成电路的示意图；
图5是本发明第一实施例的集成电路的剖面示意图；
图6是本发明第二实施例的集成电路的电路框图；
图7是本发明第二实施例的集成电路的示意图；
图8是本发明第二实施例的集成电路的剖面示意图；
图9是本发明第三实施例的集成电路的电路框图；
图10是本发明第三实施例的集成电路的示意图；
图11是本发明第三实施例的集成电路的剖面示意图；
图12是利用本发明第一至第三实施例的集成电路搭建的功率变换器的电路图；
图13是本发明第四实施例的集成电路的电路框图；
图14是本发明第四实施例的集成电路的更详细的电路框图；
图15是本发明第四实施例的集成电路的示意图；
图16是本发明第四实施例的集成电路的剖面示意图；
图17是利用本发明第四实施例的集成电路搭建的功率变换器的电路图；
图18是本发明第五实施例的集成电路的电路框图；
图19是本发明第五实施例的集成电路的更详细的电路框图；
图20是本发明第五实施例的集成电路的示意图；
图21是本发明第五实施例的集成电路的剖面示意图；
图22是利用本发明第五实施例的集成电路搭建的功率变换器的电路图。
具体实施方式
以下基于实施例对本申请进行描述，但是本申请并不仅仅限于这些实施例。在下文对本申请的细节描述中，详尽描述了一些特定的细节部分。对本领域技术人员来说没有这些细节部分的描述也可以完全理解本申请。为了避免混淆本申请的实质，公知的方法、过程、流程、元件和电路并没有详细叙述。
此外，本领域普通技术人员应当理解，在此提供的附图都是为了说明的目的，并且附图不一定是按比例绘制的。
同时，应当理解，在以下的描述中，“电路”是指由至少一个元件或子电路通过电气连接或电磁连接构成的导电回路。当称元件或电路“连接到”另一元件或称元件/电路“连接在”两个节点之间时，它可以是直接耦接或连接到另一元件或者可以存在中间元件，元件之间的连接可以是物理上的、逻辑上的、或者其结合。相反，当称元件“直接耦接到”或“直接连接到”另一元件时，意味着两者不存在中间元件。
除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系，除非另有明确的限定。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。
图2是本发明第一实施例的集成电路的电路框图。如图2所示，本实施例的集成电路1包括控制电路11、功率开关器件Q1和Q2。其中，控制电路11可以包括控制器111和分别与功率开关器件Q1和Q2连接的驱动电路112和113。从电路连接关系来看，功率开关器件Q1和Q2串联连接在一起，也即，功率开关器件Q1的一端和功率开关器件Q2的一端相互连接，功率开关器件Q1的另一端连接到集成电路1的输入电压引脚VIN，功率开关器件Q2的另一端连接到集成电路1的功率级接地引脚PGND。控制电路11具有多个输入端和多个输出端，其中包括连接到功率开关器件Q1和Q2的控制端的控制信号输出端。在控制电路11内部，控制器111的控制信号输出端分别连接到驱动电路112和113的输入端，驱动电路112和113的输出端连接到控制信号输出端。同时，驱动电路112和113的电源端连接到集成电路的上拉电压引脚或内部的上拉电压端。在本实施例中，驱动电路112和113可以为缓冲器。控制器111还包括电压输入端VIN、功率级接地端PGND、控制级接地端AGND、脉宽调制信号输入/输出端PWM、温度检测输出端Temp等中的一个或者多个。应理解，上述的控制器111的输入端或输出端均为示例，根据应用场景的不同，本领域技术人员可以灵活地设置控制器111的输入端或输出端更多或更少。
图3是本发明第一实施例的集成电路的一个更详细的示例的电路图。如图3所示，控制器111包括多个电路模块，例如控制逻辑111a，温度检测及错误指示单元111b，电流检测单元111c，电平调整单元111d，保护单元111e。其中，控制逻辑111a用于根据其它单元输入的各种检测信号(例如，温度，输入电压，输出电压，电感电流，输出电流或输入电流等)按照设定的方式输出对应的控制信号。控制逻辑111a连接到供电引脚VCC，脉宽调制信号输入/输出引脚PWM，使能信号引脚EN，控制级接地引脚AGND。温度检测及错误指示单元111b连接到TOUT/FT引脚，用于输出对温度检测结果或错误指示。TOUT/FT引脚在正常工况下会输出温度采样信号，在故障工况下会被拉高以通知外部控制器。电流检测单元111c连接到IMON引脚，同时连接到输入电压引脚VIN，公共端引脚SW和功率级接地引脚PGND。电流检测单元111c用于对流过功率开关器件Q1和Q2的电流进行采样，通过IMON引脚输出电流采样信号，供外部控制器使用。电平调整单元111d连接在控制逻辑111a和用于驱动功率开关器件Q1的驱动电路之间，用于调整输出到驱动电路的电平。保护单元111e连接到保护设置引脚OCSET，同时，保护单元111e与控制逻辑111a、温度检测及错误指示单元111b以及电流检测单元111c连接，用于提供高端功率器件的峰值电流保护，低端功率器件的负电流保护、半桥直通保护、过温保护、系统电压欠压/过压等。其中，峰值电流保护阈值可以通过OCSET引脚设定。
返回参考图2，在本实施例中，将图2中的控制电路11、功率开关器件Q1和Q2集成在同一集成电路中，同时，功率开关器件Q1设置在氮化镓晶体管裸芯片Die1上，功率开关器件Q2设置在与氮化镓晶体管裸芯片Die1相对独立的另一氮化镓晶体管裸芯片Die2上。控制电路11设置在硅裸芯片Die3上。氮化镓晶体管裸芯片Die1和Die2以及硅裸芯片Die3设置于同一底部结构上，以使得控制电路11、功率开关器件Q1和Q2可以基于所述底部结构相互连接，在集成在一同集成电路封装中的前提下，构成可以搭建功率变换器的集成度更高的电路结构。在本实施例中，氮化镓晶体管裸芯片是指以氮化镓作为主要衬底材料制备的裸芯片。如上所述，基于氮化镓衬底制备的功率开关器件具有极快的开关速度和出色的反向恢复性能。在本发明的描述中，裸芯片(Bare Die)指晶圆制造完成后，将每个晶片切割成小块芯片，但没有进行包装和引线连接的芯片。在本实施例中，底部结构可以使用进行芯片封装的印刷电路基板(PCB)，也可以采用在FANOUT工艺中使用的再分布层(RedistributionLayer，RDL)。其中，印刷电路基板是以FR-4、CEM-3等绝缘基板为基础，表面或以多层形式再内部图形化金属箔布线形成。在本实施例中，通过底部结构中的导体，按照图2所示的连接方式，将氮化镓晶体管裸芯片Die1和Die2以及硅裸芯片Die3连接。由于底部结构中的连接端之间距离较短、集成度高，因此，可以有效地降低寄生效应的负面影响，减小基于该集成电路构建的功率变换器的尺寸，提高开关频率，增加系统效率。
图4是本发明第一实施例的集成电路的示意图。图5是本发明第一实施例的集成电路的剖面示意图。图4以从底层透视的方式展示本实施例中集成电路的设置方式。而图5则从侧面展示裸芯片通过底部结构进行连接。如图4和图5所示，氮化镓晶体管裸芯片Die1和Die2并排设置于所述底部结构3的第一面，同时，硅裸芯片Die3也设置于底部结构3的第一面。底部结构3的第二面(也即，所述第一面的背面)设置与功率开关器件Q1的第一端连接的第一引脚31，与功率开关器件Q2的第二端连接的第三引脚33，以及，与功率开关器件Q1和Q2的公共端SW连接的第二引脚32。在本实施例中，所述第一面为底部结构的表层表面，所述第二面为底部结构的底部表面，本发明对此不进行限制。如图4所示，并排设置的氮化镓晶体管裸芯片Die1和Die2位于底部结构3的第一面的一侧，硅裸芯片Die3则设置在第一面的另一侧，具体的，氮化镓晶体管裸芯片Die1和Die2以及硅裸芯片Die3通过焊接连接到底部结构3的第一面。由于硅裸芯片Die3设置了较多了连接端子，因此，环绕硅裸芯片Die3设置有多个电连接至硅裸芯片Die3中的控制电路的第四引脚34。由于第四引脚连接的为控制电路，与功率级的电流相差较大，因此，与功率开关器件连接的第一至第三引脚31-33的面积大于各第四引脚34的面积。同时，第一引脚31，第三引脚33和第二引脚32沿氮化镓晶体管裸芯片Die1和Die2的排列方向设置，在图4中为由上至下依次排列。第三引脚33的投影，覆盖了氮化镓晶体管裸芯片Die1和Die2相邻的区域。同时，在本实施例中，第一至第三引脚31-33均形成为矩形，且宽度与氮化镓晶体管裸芯片保持基本一致。应理解，第一至第四引脚的尺寸和形状也可以根据集成电路设计的具体需要设置。如图5所示，硅裸芯片Die3和氮化镓晶体管裸芯片Die1和Die2通过在底部结构3中形成的金属结构35以及过孔(图5中未显示)连接到底部结构3的第二面上的各引脚，同时，也通过内部的金属结构35以及过孔(图5中未显示)相互连接。
本实施例利用将带有功率开关器件的氮化镓晶体管裸芯片和带有控制电路的硅裸芯片集成在同一底部结构上，形成带有控制功能的驱动集成电路，由于集成电路内部的导线长度短，并且接触面较大，由此，可以有效地降低芯片不同功率开关器件之间的寄生效应，提升芯片性能。
图6是本发明第二实施例的集成电路的电路框图。如图6所示，本实施例的集成电路的电路结构与图2相同。在本实施例中，功率开关器件Q1和功率开关器件Q2设置于同一个氮化镓晶体管裸芯片Die4上。也即，在本实施例中，氮化镓晶体管裸芯片Die4上形成两个功率开关器件Q1和Q2，功率开关器件Q1和Q2通过裸芯片内部的金属互连线或通孔或过孔形成电连接。控制电路61设置在硅裸芯片Die5上。同时，硅裸芯片Die5和氮化镓晶体管裸芯片Die4设置在相同的底部结构7上，通过底部结构7中的金属结构将功率开关器件Q1，Q2与控制电路61连接。
图7是本发明第二实施例的集成电路的示意图。图8是本发明第二实施例的集成电路的剖面示意图。如图7和图8所示，氮化镓晶体管裸芯片Die4和硅裸芯片Die5设置于底部结构7的第一面。在底部结构7的第二面(也即，第一面的相对面)设置连接到氮化镓晶体管裸芯片Die4的第一引脚71，第二引脚72和第三引脚73，以及连接到硅裸芯片Die5的多个第四引脚74。第一引脚71连接到功率开关器件Q1的第一端，功率开关器件Q1的第一端为未与功率开关器件Q2连接的一端。第三引脚73连接到功率开关器件Q2第二端，功率开关器件Q2的第二端为未与功率开关器件Q1连接的一端。功率开关器件Q1与功率开关器件Q2的公共端SW连接到第二引脚72。硅裸芯片Die5设置在第一面的另一侧未被占用的区域。第四引脚74围绕硅裸芯片Die5设置。第一至第三引脚的面积远大于各第四引脚的面积。第一引脚71，第三引脚73和第二引脚72沿功率开关器件在氮化镓晶体管裸芯片Die4中排列的方向设置，在图7中为由上至下依次排列。第一至第三引脚71-73均形成为矩形。如图8所示，硅裸芯片Die5和氮化镓晶体管裸芯片Die4通过在底部结构7中形成的金属结构75以及过孔(图8中未显示)连接到底部结构7的第二面上的各引脚，同时，也通过内部的金属结构75以及过孔(图8中未显示)相互连接。
本实施例将多个功率开关器件集成在同一个氮化硅裸芯片中，进一步提高了功率开关器件的集成度，进一步降低了功率开关器件的寄生效应，减小基于该集成电路构建的功率变换器的尺寸，提高了开关频率，增加了系统效率。
图9是本发明第三实施例的集成电路的电路框图。如图9所示，本实施例的集成电路的电路结构与图2相同。在本实施例中，功率开关器件Q1和功率开关器件Q2以及控制电路91设置于同一个氮化镓晶体管裸芯片Die6上。也即，在本实施例中，氮化镓晶体管裸芯片Die6上形成两个功率开关器件Q1和Q2，功率开关器件Q1和Q2通过芯片内部的金属互连线或通孔形成电连接。控制电路61也设置在氮化镓晶体管裸芯片Die6上。氮化镓晶体管裸芯片Die6通过底部结构10封装为集成电路封装，通过底部结构10中的金属结构将功率开关器件Q1，Q2以及控制电路91的对外连接端引出。
图10是本发明第三实施例的集成电路的示意图。图11是本发明第三实施例的集成电路的剖面示意图。如图10和图11所示，氮化镓晶体管裸芯片Die6设置于底部结构10的第一面。在底部结构10的第二面(也即，第一面的相对面)设置连接到氮化镓晶体管裸芯片Die6中的功率开关器件Q1和Q2的第一引脚101，第二引脚102和第三引脚103，以及连接到氮化镓晶体管裸芯片Die6中的控制电路的多个第四引脚104。第一引脚101连接到功率开关器件Q1的第一端，功率开关器件Q1的第一端为未与功率开关器件Q2连接的一端。第三引脚103连接到功率开关器件Q2的第二端，功率开关器件Q2的第二端为未与功率开关器件Q1连接的一端。功率开关器件Q1与功率开关器件Q2的公共端SW连接到第二引脚102。第四引脚74围绕氮化镓晶体管裸芯片Die6中控制电路的部分边缘设置。第一至第三引脚的面积大于各第四引脚的面积。第一引脚101，第三引脚103和第二引脚102沿功率开关器件在氮化镓晶体管裸芯片Die6中排列的方向设置，在图10中由上至下依次排列。第一至第三引脚101-103均形成为矩形。如图11所示，氮化镓晶体管裸芯片Die6通过在底部结构10中形成的金属结构105以及过孔(图11中未显示)连接到底部结构10的第二面上的各引脚。
本实施例将多个功率开关器件以及控制电路集成在同一个氮化硅裸芯片中，进一步提高了功率开关器件的集成度，进一步降低了功率开关器件的寄生效应，减小了基于该集成电路构建的功率变换器的尺寸，提高了开关频率，增加了系统效率。
利用上述实施例的电路结构的集成电路，可以搭建寄生效应更小的功率变换器。
图12是利用本发明第一至第三实施例的集成电路搭建的功率变换器的电路图。如图12所示，集成电路12中以不同的方式集成功率开关Q1、Q2以及控制电路121。功率开关器件Q1和Q2的公共端通过引脚SW引出。在集成电路12外部，电感L连接到引脚SW，同时，在电感的另一端连接电容C，就可以构建一个降压型功率变换器。应理解，通过改变集成电路12中功率开关的连接关系，也可以使得集成电路适于搭建其它拓扑类型的功率变换器，例如升压型功率变换器。
图13是本发明第四实施例的集成电路的电路框图。如图13所示，本实施例的集成电路13包括控制电路131以及功率开关器件Q1，Q2，Q3和Q4。其中，控制电路131可以包括控制器131a和分别与功率开关器件Q1-Q4连接的驱动电路131b-131e。从电路连接关系来看，功率开关器件Q1和Q2串联连接在一起，形成第一支路。功率开关器件Q3和Q4串联连接在一起，形成第二支路。第一支路和第二支路并联设置在输入电压引脚VIN和功率级接地端PGND之间。也即，功率开关器件Q1的一端连接到输入电压引脚VIN，其另一端连接功率开关器件Q2。功率开关器件Q2的一端与功率开关器件Q1连接，其另一端连接功率级接地端PGND。功率开关器件Q3的一端连接到输入电压引脚VIN，其另一端连接功率开关器件Q4。功率开关器件Q4的一端与功率开关器件Q3连接，另一端连接功率级接地端PGND。控制电路131具有多个输入端和多个输出端。其中，包括连接到功率开关器件Q1-Q4的控制端的控制信号输出端。在控制电路131内部，控制器131a的控制信号输出端分别连接到驱动电路131b-131e的输入端。驱动电路131b-131e的输出端连接到控制电路131的控制信号输出端。同时，驱动电路131b-131e的电源端连接到集成电路的上拉电压引脚或内部的上拉电压端。在本实施例中，驱动电路131b-131e可以为缓冲器。控制器131还包括例如电压输入端VIN、控制级接地端AGND、脉宽调制信号输入端PWM1，PWM2等。应理解，上述的控制器131的输入端口和输出端口均为示例，根据应用场景的不同，本领域技术人员可以灵活地设置控制器131的输入输出端更多或更少。
图14是本发明第四实施例的集成电路的更详细的电路框图。如图14所示，控制器131a可以包括多个电路模块，包括，控制逻辑CL，温度检测及错误指示单元TSFI，多个电流检测单元CS1和CS2和保护单元PR。其中，控制逻辑CL用于根据其它单元输入的各种检测信号(例如，温度，输入电压，输出电压，电感电流，输出电流和输入电流等中的一个或多个)按照设定的方式输出对应的控制信号。控制逻辑CL连接到供电引脚VCC，脉宽调制信号输入/输出引脚PWM1和PWM2，使能信号引脚EN，控制级接地引脚AGND。温度检测及错误指示单元TSFI连接到TOUT/FT引脚，用于输出对温度检测结果或错误指示。TOUT/FT引脚在正常工况下会输出温度采样信号，在故障工况下会被拉高以通知外部控制器发生故障。电流检测单元CS1连接到IMON1引脚，电流检测单元CS2连接到IMON2引脚，同时电流检测单元CS1和电流检测单元CS2均连接到输入电压端VIN，对应的公共端SW和功率级接地端PGND。电流检测单元CS1和CS2分别用于对流过第一支路和第二支路的电流进行采样，并分别通过IMON1引脚和IMON2引脚输出对应的电流采样信号，供外部控制器使用。保护单元PR连接到保护设置引脚OCSET，同时，保护单元PR与温度检测及错误指示单元TSFI以及电流检测单元CS1和CS2连接，用于提供峰值电流保护、负电流保护、半桥直通保护、过温保护或系统电压欠压/过压保护等。其中，峰值电流保护阈值可以通过OCSET引脚设定。
返回参考图13，在本实施例中，控制电路131以及功率开关Q1-Q4集成在同一集成电路中。在本实施例中，功率开关器件Q1设置在氮化镓晶体管裸芯片Die7上，功率开关器件Q2设置在另一氮化镓晶体管裸芯片Die8上，功率开关器件Q3设置在氮化镓晶体管裸芯片Die9上，功率开关器件Q4设置在另一氮化镓晶体管裸芯片Die10上，控制电路131设置在硅裸芯片Die11上。氮化镓晶体管裸芯片Die7-Die10为独立的四个裸芯片。上述氮化镓晶体管裸芯片Die7-Die10以及硅裸芯片Die11设置于同一底部结构上，以使得控制电路131、功率开关器件Q1-Q4可以基于所述底部结构相互连接，在集成在同一集成电路封装中的前提下，构成可以搭建功率变换器的电路结构。在本实施例中，通过底部结构中的导体，按照图13所示的连接方式，将氮化镓晶体管裸芯片Die7-Die10以及硅裸芯片Die11连接。由于底部结构中的连接端之间距离较短、集成度高，因此，可以有效地降低寄生效应的负面影响，减小基于该集成电路构建的功率变换器的尺寸，提高开关频率，并增加系统效率。
图15是本发明第四实施例的集成电路的示意图。图16是本发明第四实施例的集成电路的剖面示意图。图15以从底层透视的方式展示本实施例中集成电路的设置方式。而图16则从侧面展示裸芯片通过底部结构进行连接。如图15和图16所示，氮化镓晶体管裸芯片Die7-Die10以及硅裸芯片Die11设置于所述底部结构14的第一面。底部结构14的第二面(也即，所述第一面的背面)设置有与所述功率开关器件Q1的第一端以及所述功率开关器件Q3的第一端连接的第一引脚141，与所述功率开关器件Q2的第二端以及功率开关器件Q4的第二端连接的第二引脚142，与功率开关器件Q1和功率开关器件Q2的公共端连接的第三引脚143，与功率开关器件Q3和功率开关器件Q4的公共端连接的第四引脚144。其中，硅裸芯片Die11设置在所述第一面的中部。氮化镓晶体管裸芯片Die7和Die8设置在硅裸芯片Die11的一侧，氮化镓晶体管裸芯片Die9和Die10设置在硅裸芯片Die11的另一侧。在本实施例中，第一引脚141可以形成为矩形，其长边沿功率开关器件Q1所在的氮化镓晶体管裸芯片Die7和功率开关器件Q3所在的氮化镓晶体管裸芯片Die9的排列方向延伸。这使得第一引脚141可以一部分位于氮化镓晶体管裸芯片Die7的下方，另一部分位于氮化镓晶体管裸芯片Die9的下方，从而可以通过底部结构中的通孔，以最短的距离连接到对应的氮化镓晶体管裸芯片，进一步优化寄生效应。也即，所述第一引脚141的投影同时覆盖氮化镓晶体管裸芯片Die7和氮化镓晶体管裸芯片Die9的上部区域。类似地，第二引脚142可以形成为矩形，设置于第一面的中部，其长边沿功率开关器件Q2所在的氮化镓晶体管裸芯片Die8和功率开关器件Q4所在的氮化镓晶体管裸芯片Die10的排列方向延伸。这使得第二引脚142的投影覆盖氮化镓晶体管裸芯片Die7和Die8的相邻区域，氮化镓晶体管裸芯片Die9和Die10的相邻区域和硅裸芯片Die11的部分区域。第三引脚143和第四引脚144设置在第一面的下部区域。其中，第三引脚143的投影覆盖氮化镓晶体管裸芯片Die8的下部区域。第四引脚144的投影覆盖氮化镓晶体管裸芯片Die10的下部区域。上述设置方式可以使得第三引脚143和第四引脚144与作为接地端的第二引脚142的交叠面积较小，减小输出结电容。应理解，由于这样的设置方式，需要各裸芯片的引出端通过底部结构内部的导电结构连接至对应的引脚。在本实施例中，硅裸芯片Die11通过多个第五引脚145与外部连接。第五引脚145设置于底部结构第二面的边缘。由于第五引脚145连接的为控制电路，与功率级的电流相差较大，因此，与功率开关器件连接的第一至第四引脚141-144的面积大于各第五引脚145的面积。同时，第一引脚141和第二引脚142均形成为矩形，且长度横跨底部结构14的第二面，至少覆盖位于第二面两侧的两个氮化镓晶体管裸芯片的部分区域。第三引脚143和第四引脚144也形成为矩形，其长度设置为等于或大于氮化镓晶体管裸芯片的宽度。应理解，第一至第五引脚141-145的尺寸和形状也可以根据集成电路设计的具体需要设置。如图16所示，硅裸芯片Die11和氮化镓晶体管裸芯片Die7-Die10通过在底部结构14中形成的金属结构146以及过孔(图16中未显示)连接到底部结构14的第二面上的各引脚，同时，也通过内部的金属结构146以及过孔(图16中未显示)相互连接。
图15给出了一种氮化镓晶体管裸芯片Die7-Die10的示例性的放置方式，本发明对此不进行限制。应理解，氮化镓晶体管裸芯片以及硅裸芯片在底部结构上的排列方式可以根据需要调整，例如，氮化镓晶体管裸芯片Die7和氮化镓晶体管裸芯片Die9的位置互换，氮化镓晶体管裸芯片Die8和氮化镓晶体管裸芯片Die10互换。又例如，将氮化镓晶体管裸芯片以矩阵方式排列在一起，将硅裸芯片设置在氮化镓晶体管裸芯片构成的矩阵的一侧，并且适应性的调整引脚的位置和尺寸。
应理解，为了进一步提高集成度，也可以将相同支路中的功率开关器件集成在一个氮化硅裸芯片中，也即，采用两片氮化硅裸芯片，每个裸芯片设置两个相互连接的功率开关器件。也可以将所有的功率开关器件均集成在同一个氮化镓晶体管裸芯片中，或者，将所有的功率开关器件和控制电路一起集成在同一个氮化镓晶体管裸芯片中。
本实施例利用将带有功率开关器件的氮化镓晶体管裸芯片和带有控制电路的裸芯片集成在同一底部结构上，形成带有控制功能的驱动集成电路，由于集成电路内部的导线长度短，并且接触面较大，由此，可以有效地降低芯片不同功率开关器件之间的寄生效应，提升芯片性能。
本实施例的集成电路可以用于构建非隔离双相降压型功率变换器。
图17是利用本发明第四实施例的集成电路搭建的功率变换器的电路图。如图17所示，功率开关器件Q1和Q2构成的第一支路的公共端通过引脚SW1引出。功率开关器件Q3和Q4构成的第二支路的公共端通过引脚SW2引出。在集成电路外部，连接电感L1到引脚SW1，在电感L1的另一端连接电容C1，连接电感L2到引脚SW2，在电感L2的另一端也连接电容C1，就可以构建一个非隔离双相降压型功率变换器。应理解，通过改变集成电路中各功率开关的连接关系，也可以使得集成电路适于搭建其它拓扑类型的功率变换器，例如，非隔离双相升压型功率变换器。
图18是本发明第五实施例的集成电路的电路框图。如图18所示，本实施例的集成电路18包括控制电路181以及功率开关器件Q1，Q2，Q3和Q4。其中，控制电路181可以包括控制器181a和分别和功率开关器件Q1-Q4连接的驱动电路181b-181e。从电路连接关系来看，功率开关器件Q1-Q4依次串联在输入电压引脚VIN和功率级接地端PGND之间。也即，功率开关器件Q1的一端连接到输入电压引脚VIN，功率开关器件Q1的另一端连接到功率开关器件Q2的一端，功率开关器件Q2的另一端连接到功率开关器件Q3的一端，功率开关器件Q3的另一端连接到功率开关器件Q4的一端，功率开关器件Q4的另一端连接到功率级接地端PGND。控制电路181具有多个输入端和输出端。其中，包括连接到功率开关器件Q1-Q4的控制端的控制信号输出端。在控制电路181内部，控制器181a的控制信号输出端分别连接到驱动电路181b-181e的输入端。驱动电路181b-181e的输出端连接到控制电路181的控制信号输出端。同时，驱动电路181b-181e的电源端连接到集成电路的上拉电压引脚或内部的上拉电压端。在本实施例中，驱动电路181b-181e可以设置为缓冲器。控制器181还包括例如公共端SW1，SW2，SW3、控制级接地端AGND、脉宽调制信号输入端PWM1，PWM2等。应理解，上述的控制器181的输入端口和输出端口均为示例，根据应用场景的不同，本领域技术人员可以灵活地设置控制器131的输入端口和输出端口更多或更少。
图19是本发明第五实施例的集成电路的更详细的电路框图。如图19所示，控制器181a可以包括多个电路模块，包括，控制逻辑CL，温度检测及错误指示单元TSFI，电流检测单元CS和保护单元PR。其中，控制逻辑CL用于根据其它单元输入的各种检测信号(例如，温度，输入电压，输出电压，电感电流，输出电流和输入电流等中的一个或多个)按照设定的方式输出对应的控制信号。控制逻辑CL连接到供电引脚VCC，脉宽调制信号输入/输出引脚PWM1和PWM2，使能信号引脚EN，控制级接地引脚AGND。温度检测及错误指示单元TSFI连接到TOUT/FT引脚，用于输出对温度检测结果或错误指示。TOUT/FT引脚在正常工况下会输出温度采样信号，在故障工况下会被拉高以通知外部控制器发生故障。电流检测单元CS连接到IMON引脚，同时连接到公共端SW1-SW3。电流检测单元CS用于对流过功率开关器件Q1-Q4的电流分别进行采样，并通过IMON引脚输出电流采样信号，供外部控制器使用。保护单元PR连接到保护设置引脚OCSET，同时，保护单元PR与温度检测及错误指示单元TSFI以及电流检测单元CS连接，用于提供峰值电流保护、负电流保护、半桥直通保护、过温保护、系统电压欠压/过压等。其中，峰值电流保护阈值可以通过OCSET引脚设定。
返回参考图18，在本实施例中，将控制电路181以及功率开关Q1-Q4集成在同一集成电路中。在本实施例中，功率开关器件Q1设置在氮化镓晶体管裸芯片Die12上，功率开关器件Q2设置在另一氮化镓晶体管裸芯片Die13上，功率开关器件Q3设置在氮化镓晶体管裸芯片Die14上，功率开关器件Q4设置在另一氮化镓晶体管裸芯片Die15上，控制电路181设置在硅裸芯片Die16上。氮化镓晶体管裸芯片Die12-Die15为独立的四个裸芯片。上述氮化镓晶体管裸芯片Die12-Die15以及硅裸芯片Die16设置于同一底部结构上，以使得控制电路181、功率开关器件Q1-Q4可以基于所述底部结构相互连接，在集成在同一集成电路封装中的前提下，构成可以搭建功率变换器的电路结构。在本实施例中，通过底部结构中的导体，按照图18所示的连接方式，将氮化镓晶体管裸芯片Die12-Die15以及硅裸芯片Die16连接。由于底部结构中的连接端之间距离较短、集成度高，因此，可以有效地降低寄生效应的负面影响，减小基于该集成电路构建的功率变换器的尺寸，提高开关频率，并增加系统效率。
图20是本发明第五实施例的集成电路的示意图。图21是本发明第五实施例的集成电路的剖面示意图。图20以从底层透视的方式展示本实施例中集成电路的设置方式。而图21则从侧面展示裸芯片通过底部结构进行连接。如图20和图21所示，氮化镓晶体管裸芯片Die12-Die15以及硅裸芯片Die16设置于所述底部结构19的第一面。底部结构19的第二面(也即，所述第一面的背面)设置有第一引脚191、第二引脚192、第三引脚193、第四引脚194、第五引脚195和多个第六引脚196。其中，第一引脚191连接到设置于氮化镓晶体管裸芯片Die12中的功率开关器件Q1的第一端。第二引脚192连接到设置于氮化镓晶体管裸芯片Die15中的功率开关器件Q4的第二端。第三引脚193连接到与功率开关器件Q1和设置于氮化镓晶体管裸芯片Die13的功率开关器件Q2的公共端。第四引脚194连接到与功率开关器件Q2和设置于氮化镓晶体管裸芯片Die14的功率开关器件Q3的公共端。第五引脚195连接到与功率开关器件Q3和设置于氮化镓晶体管裸芯片Die15的功率开关器件Q4的公共端。也即，第一至第五引脚191-195分别对应于图18中的引脚VIN、引脚PGND以及引脚SW1-SW3。同时，氮化镓晶体管裸芯片Die12-Die15采用矩阵方式顺时针或逆时针依次排列，以使得在电路结构中相邻的功率开关器件可以方便地通过底部结构互联。具体来说，氮化镓晶体管裸芯片Die12与氮化镓晶体管裸芯片Die13沿图中上下方向(第一方向)相邻设置。氮化镓晶体管裸芯片Die13与氮化镓晶体管裸芯片Die14沿图中左右方向(第二方向)相邻设置。氮化镓晶体管裸芯片Die14与氮化镓晶体管裸芯片Die15沿第一方向相邻设置。氮化镓晶体管裸芯片Die12和氮化镓晶体管裸芯片沿Die15第二方向相邻设置。硅裸芯片Die16设置在所述氮化镓晶体管裸芯片构成的阵列的一侧。在本实施例中，由于第三引脚193，第四引脚194和第五引脚195均连接两个氮化镓晶体管裸芯片中的开关器件，因此，为了缩短连接线长度，第三引脚193的投影覆盖氮化镓晶体管裸芯片Die12和氮化镓晶体管裸芯片Die13的相邻区域，第四引脚194的投影覆盖氮化镓晶体管裸芯片Die13和氮化镓晶体管裸芯片Die14的相邻区域，第五引脚195的投影覆盖氮化镓晶体管裸芯片Die14和氮化镓晶体管裸芯片Die15的相邻区域。第一引脚191和第二引脚192则可以覆盖对应连接的氮化镓晶体管裸芯片的边缘区域。由此，各功率级的引脚可以在以最短距离与对应的裸芯片上的连接端形成连接，进一步降低寄生效应的负面影响。
多个第六引脚196连接到控制电路181。由于第六引脚196连接的为控制电路，与功率级的电流相差较大，因此，与功率开关器件连接的第一至第五引脚191-195的面积大于各第六引脚196的面积。同时，各引脚均设置为矩形，并且覆盖尽可能大的面积以提高导电接触面积。应理解，第一至第六引脚的尺寸和形状也可以根据集成电路设计的具体需要设置。如图21所示，硅裸芯片Die16和氮化镓晶体管裸芯片Die12-Die15通过在底部结构19中形成的金属结构197以及过孔(图21中未显示)连接到底部结构19的第二面上的各引脚，同时，也通过内部的金属结构197以及过孔(图21中未显示)相互连接。
图20给出了一种氮化镓晶体管裸芯片Die7-Die10的示例性的放置方式，本发明对此不进行限制。应理解，氮化镓晶体管裸芯片以及硅裸芯片在底部结构上的排列方式可以根据需要调整。例如，氮化镓晶体管裸芯片Die12和氮化镓晶体管裸芯片Die15的位置互换，氮化镓晶体管裸芯片Die13和氮化镓晶体管裸芯片Die14互换。又例如，将氮化镓晶体管裸芯片分布在底部结构四角，将硅裸芯片设置在底部结构第一面的中间位置，并且适应性的调整引脚的位置和尺寸。
应理解，为了进一步提高集成度，也可以将多个功率开关器件集成在一个氮化硅裸芯片中，也即，采用两片氮化硅裸芯片，每个裸芯片设置两个相互连接的功率开关器件。也可以将所有的功率开关器件均集成在同一个氮化镓晶体管裸芯片中，或者，将所有的功率开关器件和控制电路一起集成在同一个氮化镓晶体管裸芯片中。
本实施例的集成电路可以配合外部电感、电容等无源器件搭建三电平降压型功率变换器。
图22是利用本发明第五实施例的集成电路搭建的功率变换器的电路图。如图22所示，在集成电路的引脚SW1和SW3跨接电容C0，在引脚SW2连接电感L1，在电感L1的另一端连接电容C1，就可以构建一个三电平降压型功率变换器。应理解，通过改变集成电路中功率开关的连接关系，也可以使得集成电路适于搭建其它拓扑类型的功率变换器。例如，三电平升压型功率变换器。
本发明实施例利用将带有功率开关器件的氮化镓晶体管裸芯片和带有控制电路的裸芯片集成在同一底部结构上，形成带有控制功能的驱动集成电路，由于集成电路内部的导线长度短，并且接触面较大，由此，可以有效地降低芯片不同功率开关器件之间的寄生效应，提升芯片性能。
以上所述仅为本申请的优选实施例，并不用于限制本申请，对于本领域技术人员而言，本申请可以有各种改动和变化。凡在本申请的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (17)

1.一种集成电路，包括：
底部结构；
至少一个氮化镓晶体管裸芯片，每个所述氮化镓晶体管裸芯片包括至少一个功率开关器件；以及
硅裸芯片，所述硅裸芯片包括用于控制所述功率开关器件的控制电路；
其中，所述氮化镓晶体管裸芯片和所述硅裸芯片设置于所述底部结构之上，通过设置在所述底部结构中相应的图案化的金属结构实现所述控制电路与所述功率开关器件的电连接。
2.根据权利要求1所述的集成电路，其特征在于，所述至少一个氮化镓晶体管裸芯片包括第一氮化镓晶体管裸芯片和第二氮化镓晶体管裸芯片；
所述第一氮化镓晶体管裸芯片设置有第一功率开关器件；所述第二氮化镓晶体管裸芯片设置有第二功率开关器件；所述第一功率开关器件和第二功率开关器件通过设置在所述底部结构中的金属结构与所述硅裸芯片的控制电路电连接。
3.根据权利要求2所述的集成电路，其特征在于，所述第一氮化镓晶体管裸芯片和所述第二氮化镓晶体管裸芯片并排设置于所述底部结构的第一面，所述底部结构的第二面设置有与所述第一功率开关器件的第一端连接的第一引脚，与所述第二功率开关器件的第二端连接的第三引脚以及连接到第一功率开关器件和第二功率开关器件的公共端的第二引脚，所述底部结构的第二面与所述第一面相对。
4.根据权利要求3所述的集成电路，其特征在于，所述底部结构的第二面还设置有多个与所述硅裸芯片电连接的第四引脚。
5.根据权利要求4所述的集成电路，其特征在于，所述第一引脚、第三引脚和第二引脚沿所述第一氮化镓晶体管裸芯片和所述第二氮化镓晶体管裸芯片排列方向依次排列，所述第四引脚围绕所述硅裸芯片排布。
6.根据权利要求1所述的集成电路，其特征在于，所述氮化镓晶体管裸芯片数量为1；
所述氮化镓晶体管裸芯片设置有第一功率开关器件和第二功率开关器件，所述第一功率开关器件的第二端和所述第二功率开关器件的第一端连接；所述第一功率开关器件和第二功率开关器件通过设置在所述底部结构中的金属结构与所述硅裸芯片的控制电路电连接。
7.根据权利要求6所述的集成电路，其特征在于，所述氮化镓晶体管裸芯片和所述硅裸芯片设置于所述底部结构的第一面，所述底部结构的第二面设置有与所述第一功率开关器件的第一端连接的第一引脚，与所述第二功率开关器件的第二端连接的第三引脚以及连接到第一功率开关器件的第二端和第二功率开关器件的第一端的第二引脚，所述底部结构的第二面与所述第一面相对。
8.根据权利要求1所述的集成电路，其特征在于，所述氮化镓晶体管裸芯片包括第一氮化镓晶体管裸芯片，第二氮化镓晶体管裸芯片，第三氮化镓晶体管裸芯片和第四氮化镓晶体管裸芯片；
所述第一氮化镓晶体管裸芯片设置有第一功率开关器件，所述第二氮化镓晶体管裸芯片设置有第二功率开关器件，所述第三氮化镓晶体管裸芯片设置有第三功率开关器件，所述第四氮化镓晶体管裸芯片设置有第四功率开关器件；
所述第一功率开关器件、第二功率开关器件、第三功率开关器件和第四功率开关器件通过设置在所述底部结构中的金属结构与所述硅裸芯片的控制电路电连接。
9.根据权利要求8所述的集成电路，其特征在于，所述第一功率开关器件、第二功率开关器件、第三功率开关器件和第四功率开关器件通过所述底部结构依次串联连接，设置于所述底部结构的第一面；
所述底部结构的第二面设置有与所述第一功率开关器件的第一端连接的第一引脚，与所述第四功率开关器件的第二端连接的第二引脚，与第一功率开关器件和第二功率开关器件的公共端连接的第三引脚，与第二功率开关器件和第三功率开关器件的公共端连接的第四引脚，以及，与第三功率开关器件和第四功率开关器件的公共端连接的第五引脚；
其中，所述底部结构的第二面与所述第一面相对。
10.根据权利要求9所述的集成电路，其特征在于，所述第一氮化镓晶体管裸芯片、第二氮化镓晶体管裸芯片、第三氮化镓晶体管裸芯片和第四氮化镓晶体管裸芯片以阵列方式排布，其中，所述第一氮化镓晶体管裸芯片与所述第二氮化镓晶体管裸芯片沿第一方向相邻设置，所述第二氮化镓晶体管裸芯片与所述第三氮化镓晶体管裸芯片沿第二方向相邻设置，所述第三氮化镓晶体管裸芯片与所述第四氮化镓晶体管裸芯片沿第一方向相邻设置，所述第一氮化镓晶体管裸芯片和所述第四氮化镓晶体管裸芯片沿第二方向相邻设置；
所述第三引脚的投影覆盖所述第一氮化镓晶体管裸芯片和所述第二氮化镓晶体管裸芯片的相邻区域，所述第四引脚的投影覆盖所述第二氮化镓晶体管裸芯片和所述第三氮化镓晶体管裸芯片的相邻区域，所述第五引脚的投影覆盖所述第三氮化镓晶体管裸芯片和所述第四氮化镓晶体管裸芯片的相邻区域。
11.根据权利要求9所述的集成电路，其特征在于，所述第一氮化镓晶体管裸芯片、第二氮化镓晶体管裸芯片、第三氮化镓晶体管裸芯片和第四氮化镓晶体管裸芯片以顺时针或者逆时针方向依次排列。
12.根据权利要求8所述的集成电路，其特征在于，所述第一功率开关器件和第二功率开关器件通过所述底部结构串联连接，所述第三功率开关器件和第四功率开关器件通过所述底部结构串联连接，所述第一氮化镓晶体管裸芯片、第二氮化镓晶体管裸芯片、第三氮化镓晶体管裸芯片和第四氮化镓晶体管裸芯片设置于所述底部结构的第一面；
所述底部结构的第二面设置有与所述第一功率开关器件的第一端以及所述第三功率开关器件的第一端连接的第一引脚，与所述第二功率开关器件的第二端以及第四功率开关器件的第二端连接的第二引脚，与第一功率开关器件和第二功率开关器件的公共端连接的第三引脚，与第三功率开关器件和第四功率开关器件的公共端连接的第四引脚；
其中，所述底部结构的第二面与所述第一面相对。
13.根据权利要求12所述的集成电路，其特征在于，所述硅裸芯片设置在所述第一面的中部，所述第一氮化镓晶体管裸芯片和所述第二氮化镓晶体管裸芯片设置于所述硅裸芯片的一侧，所述第三氮化镓晶体管裸芯片和所述第四氮化镓晶体管裸芯片设置于所述硅裸芯片的另一侧；
所述第一引脚投影同时覆盖所述第一氮化镓晶体管裸芯片和所述第三氮化镓晶体管裸芯片的部分区域，所述第二引脚设置于所述第一面的中部，与所述第一引脚间隔，所述第三引脚和所述第四引脚设置于所述第一面的下部。
14.根据权利要求12所述的集成电路，其特征在于，所述硅裸芯片设置在所述第一面的中部，所述第一氮化镓晶体管裸芯片、所述第二氮化镓晶体管裸芯片、所述第三氮化镓晶体管裸芯片和所述第四氮化镓晶体管裸芯片设置于所述硅裸芯的外围；
所述第一氮化镓晶体管裸芯片与所述第二氮化镓晶体管裸芯片沿第一方向相邻设置，所述第二氮化镓晶体管裸芯片与所述第四氮化镓晶体管裸芯片沿第二方向相邻设置，所述第四氮化镓晶体管裸芯片与所述第三氮化镓晶体管裸芯片沿第一方向相邻设置，所述第一氮化镓晶体管裸芯片和所述第三氮化镓晶体管裸芯片沿第二方向相邻设置。
15.根据权利要求1所述的集成电路，其特征在于，所述控制电路包括控制器和驱动电路，所述驱动电路包括缓冲器，其中，所述缓冲器相对于所述功率开关器件对应设置，所述缓冲器连接在所述控制器与对应的功率开关器件的控制端之间。
16.一种集成电路，包括：
底部结构；以及
至少一个氮化镓晶体管裸芯片，各个所述氮化镓晶体管裸芯片包括多个功率开关器件和与所述功率开关器件电连接的控制电路；
其中，所述氮化镓晶体管裸芯片设置于所述底部结构之上。
17.一种功率变换器，其特征在于，所述功率变换器包括：
根据权利要求1-16中任一项所述的集成电路和至少一个电感。
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