CN111384240A - 半导体器件及其制造方法 - Google Patents

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Abstract

本公开涉及一种半导体器件及其制造方法。用于制造半导体器件的方法包括形成上部结构，其中底电极、电介质层、顶电极和等离子体保护层依次层叠在下部结构上，将所述上部结构暴露于等离子体处理，并且将被等离子体处理的所述上部结构和所述下部结构暴露于氢钝化工艺。

Description

半导体器件及其制造方法
相关申请的交叉引用
本申请要求于2018年12月27日提交的第10-2018-0170952号韩国专利申请的优先权，所述韩国专利申请的全部内容通过引用合并于此。
技术领域
各种实施例总体涉及一种半导体器件，并且更具体地，涉及一种包括电容器的半导 体器件及其制造方法。
背景技术
使用等离子体的沉积和刻蚀工艺被应用于半导体器件制造工艺中。然而，由于在等 离子体处理期间可能发生由等离子体引起的损坏，因此半导体器件的可靠性可能劣化。
发明内容
本发明的各种实施例涉及具有改善的可靠性的半导体器件及其制造方法。
根据一个实施例，一种用于制造半导体器件的方法可以包括：形成上部结构，其中底电极、电介质层、顶电极和等离子体保护层依次层叠在下部结构上，将上部结构暴露 于等离子体处理，并将被等离子体处理的上部结构和下部结构暴露于氢钝化处理。
根据一个实施例，一种用于制造半导体器件的方法可以包括：形成电容器，其中底电极、电介质层和顶电极依次层叠在下部结构上；在顶电极上形成等离子体保护层，所 述等离子体保护层包括多个非导电区段；在等离子体保护层上形成层间电介质层；通过 在层间电介质层上执行等离子体刻蚀工艺，形成到达每个区段上的接触孔；部分地刻蚀 所述区段以暴露接触孔下方的顶电极；形成通过接触孔连接到顶电极的金属布线；将电 容器和下部结构暴露于氢钝化处理，其中电容器具有于其中形成的金属布线。
根据一个实施例，一种半导体器件包括：下部结构；上部结构，其中底电极、电介质层、顶电极和等离子体保护层依次层叠在下部结构上；在等离子体保护层上的层间电 介质层；穿过层间电介质层和等离子体保护层而连接到顶电极的金属布线，其中等离子 体保护层包括非导电材料。
结合附图，通过以下详细描述，本发明的这些和其他特征以及优点对于本领域的技 术人员来说将变得明显。
附图说明
图1是例示根据本发明公开的一个实施例的制造半导体器件的方法的剖面图。
图2A至图2E是例示根据本发明公开的一个实施例的制造半导体器件的方法的剖面图。
图3是根据本发明公开的一个实施例的半导体器件的剖面图。
图4A至图4N是例示根据本发明公开的一个实施例的制造半导体器件的方法的剖面图。
图5A至图5C是例示用于形成图4L所示的第一和第二接触孔的等离子体刻蚀工艺的剖面图。
图5D是例示根据本发明公开的一个实施例的第一接触孔阵列的图。
图6是根据本发明公开的一个实施例的半导体器件的剖面图。
图7A至图7F是例示根据本发明公开的一个实施例的制造半导体器件的方法的剖面 图。
图7G是例示根据本发明公开的一个实施例的第一接触孔阵列的图。
图8至图12是根据实施例的半导体器件的剖面图。
具体实施方式
本文中将参考剖面图、平面图和框图来描述本发明的各种实施例，其中所述剖面图、 平面图和框图是本发明的理想化示意图。因此，可以根据制造技术和/或公差来修改图示 的形状。因此，本发明的实施例不限于所示的特定形式，而是还包括根据制造工艺产生的形状的变化。图中示出的区域具有示意性属性，并且图中示出的区域的形状旨在示出 元件的区域的特定类型，而不旨在限制本发明的范围。
本文中参考本发明的理想化实施例的剖面图和/或平面例示图描述了本发明。然而， 本发明的实施例不应被解释为限制发明构思。尽管将示出和描述本发明的一些实施例， 但是本领域普通技术人员将理解，可以在不脱离本发明的原理和精神的情况下对这些实 施例进行改变。
将理解的是，尽管术语“第一”、“第二”、“第三”等在本文中可用于描述各种元件，但是这些元件不受这些术语的限制。这些术语用于将一个元件与另一个元件区分开。因此，在不脱离本发明的精神和范围的情况下，以下描述的第一元件也可以被称为第二或 第三元件。
将进一步理解的是，当一个元件被称为“连接至”或“耦接至”另一元件时，它可 以直接位于其它元件上、直接连接至或耦接至其它元件，或者可以存在一个或多个介于 中间的元件。此外，连接/耦接可以不限于物理连接，而是还可以包括非物理连接，例如 无线连接。
另外，还将理解的是，当元件被称为在两个元件“之间”时，它可以是两个元件之间的唯一元件，或者还可以存在一个或多个介于中间的元件。
本文所使用的术语仅出于描述特定实施例的目的，并不旨在限制本发明。
如本文所使用，单数形式也旨在包括复数形式，除非上下文另外明确说明。在本申请和所附权利要求书中使用的冠词“一个”和“一种”通常应被解释为意指“一个或多 个”或“一种或多种”，除非另外指定或从上下文清楚地理解为单数形式。
将进一步理解的是，当在本说明书中使用时，术语“包括”、“包含”指定存在所述元件，但是不排除存在或增加一个或多个其它元件。如本文所使用，术语“和/或”包括 一个或多个相关联的所列项目的任何和所有组合。
除非另外定义，否则本文中使用的所有术语(包括技术术语和科学术语)具有与本发明所属领域的普通技术人员鉴于本公开而通常理解的相同含义。
将进一步理解的是，诸如在常用字典中定义的那些术语，应被解释为具有与它们在 本公开和相关技术的上下文中的含义一致的含义，并且将不被解释为理想化或过于形式 化的意义，除非本文明确定义。
应当理解，附图是所述器件的简化示意图，并且可能不包括众所周知的细节，以避免使本发明的特征的公开晦涩。
还应注意，在不脱离本发明的范围的情况下，一个实施例中存在的特征可以与另一 实施例中的一个或多个特征一起使用。图1是例示根据本发明公开的一个实施例的制造半导体器件的方法的剖面图。
参考图1，制造半导体器件的方法可以包括：形成下部结构11L，形成上部结构11U，形成等离子体保护层PLP，以及执行等离子体处理11P。根据一个实施例，上部结构11U 可以包括等离子体保护层PLP，或者等离子体保护层PLP可以在外部形成以保护上部结 构11U。等离子体保护层PLP可以保护上部结构11U免受在等离子体处理11P期间发生 的等离子体引起的损坏PID。例如，等离子体保护层PLP可以阻挡在等离子体处理11P 期间聚集的等离子体电荷。
如上所述，由于上部结构11U受到等离子体保护层PLP保护，因此可以改善半导 体器件的可靠性。上部结构11U可以包括电容器11C。电容器11C可以具有如此结构， 即底电极BE、电介质层DD和顶电极TE依次层叠。可以通过等离子体保护层PLP保 护顶电极TE和电介质层DD免受等离子体引起的损坏PID。
图2A至图2E是例示根据本发明公开的一个实施例的制造半导体器件的方法的剖面图。
参考图2A，上部结构11U可以形成在下部结构11L上。下部结构11L可以包括例 如半导体衬底、晶体管、电介质层、位线。下部结构11L不限于以上示例，并且可以包 括半导体器件的任何部分、层或组件。
上部结构11U可以包括电容器11C。例如，电容器11C可以具有如此结构，即底电 极11、电介质层12和顶电极13依次层叠，但是，本发明不仅限于这种类型的电容器。 顶电极13可以是单层或多层的。在所示的实施例中，顶电极13可以包括第一层14和第 二层15。例如，第一层14可以包括硅锗，并且第二层15可以包括氮化钨。
等离子体保护层16可以形成在顶电极13上。等离子体保护层16和顶电极13可以通过相同的光刻工艺形成。在一些实施例中，可以通过在形成顶电极13之后沉积和刻蚀 覆盖材料来形成等离子体保护层16。等离子体保护层16可以至少覆盖顶电极13。在一 些实施例中，等离子体保护层16可以覆盖电容器的顶部和侧壁。
等离子体保护层16可以包括非导电材料。等离子体保护层16可以是对顶电极13具有高刻蚀选择性的材料。等离子体保护层16可以包括具有高氢钝化效率的材料。等离 子体保护层16可以包括工程应力材料。
如上所述，等离子体保护层16可以包括具有非导电性、高氢钝化效率、高刻蚀选择性和工程应力的材料。等离子体保护层16可以是能够防止顶电极13在随后的接触刻 蚀工艺期间损失的材料。等离子体保护层16可以是在随后的氢钝化工艺期间促进氢扩散 的任何合适的材料。
适用于等离子体保护层16的材料例如可以包括基于多晶硅的材料或基于氮化硅的 材料。等离子体保护层16可以包括：未掺杂的多晶硅、氮化硅(SiN)、氮氧化硅(SiON)、碳氮化硅(SiCN)、硅硼氮(silicon boron nitride，SiBN)或它们的组合。未掺杂的多 晶硅是电介质材料，是因为它不包含掺杂剂。当刻蚀氧化硅时，未掺杂的多晶硅可以具 有高刻蚀选择性。未掺杂的多晶硅可以不阻挡氢扩散。
作为比较例，等离子体保护层16可以包括氧化硅、掺杂的硅、氮化钛、钨、铝或 铜。
由于氧化硅具有低刻蚀选择性，因此难以防止顶电极13被损坏。因为掺杂的硅、氮化钛、钨，铝和铜是导电材料，所以电介质层12可能由于因等离子体电荷聚集造成的 强电场而被损坏。掺杂的硅、氮化钛、钨、铝和铜是阻挡氢扩散的材料，这可能会降低 氢钝化效率。
氮化硅(SiN)、氮氧化硅(SiON)、碳氮化硅(SiCN)和硅硼氮(SiBN)可以具有 工程应力。工程应力可以包括能够防止下部结构11L破裂的应力。例如，工程应力可以 包括压应力、张应力和零应力中的任何一种。
根据本发明实施例的等离子体保护层16的非导电特性可以抑制等离子体电荷的聚 集。等离子体保护层16的高刻蚀选择性特性可以防止顶电极13的刻蚀损坏。等离子体保护层16的高氢钝化效率特性可以改善半导体器件的性能。
在一个实施例中，根据本发明实施例的等离子体保护层16可以是未掺杂的多晶硅。
在形成等离子体保护层16之后，可以进行等离子体处理。等离子体处理可以例如包括使用等离子体的沉积和/或刻蚀工艺。等离子体处理可以集中在等离子体保护层16上，并且等离子体保护层16可以在等离子体处理期间防止电容器特别是顶电极13和电 介质层12出现等离子体引起的损坏(PID)。等离子体保护层16也可以被称为覆盖层、 等离子体引起的损坏的屏障层、或等离子体引起的损坏的保护层。
等离子体保护层16可以完全覆盖顶电极13。在一些实施例中，等离子体保护层16可以部分地覆盖顶电极13。
等离子体保护层16可以具有超薄的厚度。等离子体保护层16可以具有如此薄的厚度，以使得在随后的等离子体刻蚀工艺期间用作刻蚀停止层。
参考图2B，层间电介质层17可以形成在包括电容器的所得结构上。层间电介质层17可以包括氧化硅。
接触掩模层18可以形成在层间电介质层17上。
参考图2C和图2D，可以使用接触掩模层18作为刻蚀阻挡层来刻蚀层间电介质层17。可以通过刻蚀层间电介质层17形成接触孔19，以暴露等离子体保护层16。用于形 成接触孔19的刻蚀工艺可以在等离子体保护层16处停止。
可以执行干法刻蚀工艺以形成接触孔19。干法刻蚀工艺可以包括等离子体刻蚀工艺。 等离子体刻蚀工艺可以包括用于刻蚀层间电介质层17的主刻蚀工艺ME(参考图2C) 和用于刻蚀等离子体保护层16的次刻蚀工艺SE(参考图2D)。
当通过主刻蚀工艺ME刻蚀层间电介质层17时，顶电极13可以不被暴露，但是等 离子体保护层16可以被暴露。由于等离子体保护层16相对于主刻蚀工艺ME具有刻蚀 选择性，所以主刻蚀工艺ME可以在等离子体保护层16的表面处停止。
当层间电介质层17包括氧化硅时，可以使用氧化硅刻蚀气体来执行主刻蚀工艺ME。 例如，可以使用含碳气体、含氟气体、氧气和氩气的混合物来执行主刻蚀工艺ME。主 刻蚀工艺ME可以使用含碳气体来维持垂直刻蚀轮廓。在主刻蚀工艺ME期间，可能由 含碳气体形成大量的聚合物。可以执行后刻蚀工艺以去除聚合物。可以使用氧气和氩气 的混合物来执行后刻蚀工艺。
返回参考图2D，等离子体保护层16的一部分可以通过次刻蚀工艺SE而被刻蚀， 并且顶电极13的顶表面可以被暴露。用于刻蚀等离子体保护层16的次刻蚀工艺SE被 执行短的时间，以使得顶电极13可以不受到等离子体引起的损坏(PID)的攻击。
当依次执行主刻蚀工艺ME和次刻蚀工艺SE时，可以形成接触孔19，以在不将顶 电极13暴露于PID的情况下暴露顶电极13的表面。这是因为在主刻蚀工艺ME期间， 等离子体保护层16可以用作刻蚀停止层，而次刻蚀工艺SE仅执行短的时间。
参考图2E，金属布线20可以形成在接触孔19中，并且耦接至顶电极13。
随后，可以执行氢钝化工艺22。在一些实施例中，可以在金属层间电介质层21形成在金属布线20上之后执行氢钝化工艺22。
下部结构11L可以通过氢钝化工艺22用氢来钝化。下部结构11L中形成的悬空键可以通过氢钝化工艺22去除。例如，当下部结构11L包括具有形成于半导体衬底上的栅 极电介质层的晶体管时，悬空键可以存在于栅极电介质层与半导体衬底之间的界面处。 悬空键可以通过氢钝化工艺22去除。因此，可以改善半导体器件的可靠性。
根据本发明实施例，在形成顶电极13之后的等离子体处理、例如等离子体刻蚀工艺期间，可以通过等离子体保护层16保护顶电极13和电介质层12免受等离子体引起的 损坏。
另外，由于可以在等离子体保护层16处停止等离子体刻蚀工艺，所以可以防止对顶电极13的物理损坏。
此外，由于等离子体保护层16不会阻挡氢扩散，所以可以改善氢钝化工艺22的效率。
图3是根据本发明公开的实施例的半导体器件100的剖面图。
参考图3，半导体器件100可以包括第一区域R1和第二区域R2。第一区域R1可 以是存储单元区域，第二区域R2可以是外围电路区域。
半导体器件100可以包括下部结构101。下部结构101可以是层叠结构，所述层叠结构包括衬底102和在衬底102上的电介质层103。下部结构101可以包括在第一区域 R1中形成的多个存储节点接触结构。每个存储节点接触结构可以穿过电介质层103耦接 至衬底102。存储节点接触结构可以是下插塞104和上插塞105的层叠体。例如，下插 塞104可以包括硅插塞，上插塞105可以包括金属插塞。尽管未示出，但是还可以在第 一区域R1中形成掩埋字线和位线。掩埋字线可以形成在衬底102中，并且位线可以形 成在存储节点接触结构之间。下部结构101还可以包括形成在第二区域R2中的下部金 属布线108。下部金属布线108可以通过接触插塞107耦接至衬底102。尽管未示出，但 是可以在第二区域R2中形成包括相应的源极/漏极区和栅电极的晶体管。晶体管的源极/ 漏极区可以耦接至下部金属布线108。可以通过与存储节点接触结构的上插塞105相同 的工艺来形成下部金属布线108。
半导体器件100还可以包括电容器结构200。电容器结构200可以被称为上部结构。电容器结构200可以形成在第一区域R1之上。电容器结构200可以形成在下部结构101 上。电容器结构200可以包括刻蚀停止层111、底电极120、电介质层140和顶电极150。 电容器结构200还可以包括等离子体保护层160。等离子体保护层160可以形成在顶电 极150上。等离子体保护层160可以覆盖顶电极150的整个结构。等离子体保护层160 可以包括非导电材料。等离子体保护层160可以包括对顶电极150具有刻蚀选择性的材 料。等离子体保护层160可以用作刻蚀停止层。底电极120可以为柱状。底电极120的 外壁可以由第一支撑件113S和第二支撑件115S支撑。第一支撑件113S和第二支撑件 115S可以被称为多层支撑件。在一些实施例中，每个多层支撑件可以具有两层或更多层。 第一支撑件113S和第二支撑件115S中的每一个可以包括氮化硅。
顶电极150可以是单层或多层的。顶电极150可以包括间隙填充层151和低电阻层152。间隙填充层151可以包括硅锗。低电阻层152可以包括氮化钨。间隙填充层151 可以填充相邻的底电极120之间的狭窄间隙而不留空隙。低电阻层152可以降低顶电极 150的电阻。在一些实施例中，顶电极150还可以包括内衬层(未示出)，在形成间隙填 充层151之前形成所述内衬层。内衬层为导电材料，可以包括金属氮化物，例如氮化钨 和氮化钛。
等离子体保护层160可以包括非导电材料。等离子体保护层160可以是对顶电极150 具有高刻蚀选择性的材料。等离子体保护层160可以包括具有高氢钝化效率的材料。等离子体保护层160可以包括工程应力材料。
如上所述，等离子体保护层160可以包括具有非导电性、高氢钝化效率、高刻蚀选择性和工程应力的材料。等离子体保护层160可以是能够防止顶电极150在随后的接触 刻蚀工艺期间损失的材料。等离子体保护层160可以是在随后的氢钝化工艺期间促进氢 扩散的材料。等离子体保护层160可以是能够防止第一支撑件113S和第二支撑件115S 破裂的材料。
在一些实施例中，等离子体保护层160可以包括基于多晶硅的材料或基于氮化硅的 材料。等离子体保护层160可以包括：未掺杂的多晶硅(Poly Si)、氮化硅(SiN)、氮氧 化硅(SiON)、碳氮化硅(SiCN)、硅硼氮(SiBN)或它们的组合。未掺杂的多晶硅是 电介质材料，是因为它不包含掺杂剂。当刻蚀氧化硅时，未掺杂的多晶硅可以具有高刻 蚀选择性。未掺杂的多晶硅可以不阻挡氢扩散。未掺杂的多晶硅可以具有工程应力。
作为比较例，等离子体保护层160可以包括氧化硅、掺杂的硅、氮化钛、钨、铝或铜。
由于氧化硅具有低刻蚀选择性，因此氧化硅难以防止对顶电极13的损坏。由于掺杂的硅、氮化钛、钨、铝和铜是导电材料，因此电介质层140可能被因等离子体电荷聚 集而造成的强电场损坏。掺杂的硅、氮化钛、钨、铝和铜是阻挡氢扩散的材料，这可能 会降低氢钝化效率。
氮化硅(SiN)、氮氧化硅(SiON)、碳氮化硅(SiCN)和硅硼氮(SiBN)可以具有 工程应力。具有工程应力的基于氮化硅的材料可以防止第一支撑件113S和第二支撑件 115S破裂。
根据本发明实施例的等离子体保护层160的非导电性可以抑制等离子体电荷的聚集， 并且等离子体保护层160的高刻蚀选择性可以防止对顶电极150的刻蚀损坏。等离子体保护层160的工程应力可以防止第一支撑件113S和第二支撑件115S破裂。等离子体保 护层160的高氢钝化效率可以改善半导体器件100的性能。
根据本发明实施例的等离子体保护层160可以是未掺杂的多晶硅。
图4A至图4N是例示根据本发明公开的一个实施例的制造半导体器件的方法的剖面图。
参考图4A，可以形成下部结构101。下部结构101可以包括半导体衬底、半导体元件和层间电介质层。下部结构101可以包括第一区域R1和第二区域R2，其中第一区域 R1中布置有存储单元，第二区域R2中布置有用于控制存储单元的外围电路。下部结构 101可以是层叠结构，所述层叠结构包括衬底102和在衬底102上的电介质层103。下部 结构101可以包括形成在第一区域R1中的多个存储节点接触结构。每个存储节点接触 结构可以穿过电介质层103耦接至衬底102。存储节点接触结构可以是下插塞104和上 插塞105的层叠体。下插塞104可以包括硅插塞，上插塞105可以包括金属插塞。尽管 未示出，但是在第一区域R1中还可以形成掩埋字线和位线。掩埋字线可以形成在衬底 102中，并且位线可以形成在存储节点接触结构之间。下部结构101还可以包括形成在 第二区域R2中的下部金属布线108。下部金属布线108可以通过接触插塞107耦接至衬 底102。尽管未示出，但是在第二区域R2中可以形成包括相应的源极/漏极区和栅电极 的晶体管。晶体管的源极/漏极区可以耦接至下部金属布线108。可以通过与形成存储节 点接触结构的上插塞105相同的工艺来形成下部金属布线108。
下部结构101的最上层可以是被平坦化的电介质层103。电介质层103可以由任何合适的电介质材料形成，包括但不限于：高密度等离子体氧化物(HDP氧化物)、原硅 酸四乙酯(TEOS)、等离子体增强原硅酸四乙酯(PE-TEOS)、O3-原硅酸四乙酯 (O3-TEOS)、未掺杂的硅酸盐玻璃(USG)、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、 硼磷硅酸盐玻璃(BPSG)、氟硅酸盐玻璃(FSG)、旋涂玻璃(SOG)、东燃硅氮烷(Tonen SilaZene，TOSZ)或它们的组合。另外，电介质层103可以由氮化硅、氮氧化硅或具有 低介电常数的低k材料形成。
模制结构110可以形成在下部结构101上。模制结构110可以包括刻蚀停止层111、第一模制层112、第一支撑层113、第二模制层114和第二支撑层115，它们依次层叠在 下部结构101上。第一模制层112和第二模制层114可以是例如氧化硅(SiO2)或含锗 (Ge)的氧化物。第一模制层112可以形成为具有比第二模制层114更大的厚度。可以 使用诸如化学气相沉积(CVD)或物理气相沉积(PVD)的沉积工艺来形成第一模制层 112和第二模制层114。
刻蚀停止层111可以由对下部结构101和第一模制层112具有刻蚀选择性的材料形成。刻蚀停止层111可以包括氮化硅或氮氧化硅。
第一支撑层113和第二支撑层115可以由对第一模制层112和第二模制层114具有刻蚀选择性的材料形成。第一支撑层113和第二支撑层115可以包括氮化硅或碳氮化硅(SiCN)。第二支撑层115可以形成为具有比第一支撑层113更大的厚度。
参考图4B，可以形成多个开口116。可以通过使用掩模层(未示出)刻蚀模制结构110来形成开口116。可以使用掩模层作为刻蚀阻挡层来依次刻蚀第二支撑层115、第二 模制层114、第一支撑层113和第一模制层112，以形成开口116。用于形成开口116的 刻蚀工艺可以在刻蚀停止层111处停止。可以使用干法刻蚀工艺、湿法刻蚀工艺或其组 合来形成开口116。每个开口116可以被称为孔，在该孔中将要形成底电极或存储节点。 开口116可以具有高纵横比。在本文中，纵横比可以指高度(H)与宽度(W)的比率。 开口116可以具有至少1:1的纵横比。例如，开口116可以具有至少5:1或更大的高纵横 比。作为另一示例，开口116可以具有10:1或更大的高纵横比。
随后，刻蚀停止层111可以被刻蚀以暴露开口116下方的下部结构101的顶表面。
可以通过上述一系列刻蚀工艺来形成包括多个开口116的模制结构110。模制结构110可以是刻蚀停止层111、第一模制层112、第一支撑层113、第二模制层114和第二 支撑层115的层叠层。
参考图4C，底电极120可以形成在每个开口116中。底电极120可以填充每个开 口116的内部。底电极120可以为柱状。为了形成具有柱状形状的底电极120，沉积导 电材料以间隙填充开口116，然后将其平坦化。底电极120可以包括多晶硅、金属、金 属氮化物、导电金属氧化物、金属硅化物、贵金属或其组合。底电极120可以包括钛(Ti)、 氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、氮化铝钛(TiAlN)、钨(W)或氮化钨(WN)、 钌(Ru)、氧化钌(RuO2)、铱(Ir)、氧化铱(IrO2)、铂(Pt)及其组合中的一种或多 种。在本实施例中，底电极120可以包括氮化钛(TiN)。底电极120可以包括通过原子 层沉积(ALD)形成的氮化钛(ALD-TiN)。
在一些实施例中，底电极120可以包括氮化钛和钨的层叠结构(未示出)。在一些实施例中，底电极120可以包括氮化钛和多晶硅的层叠结构(未示出)。
参考图4D，可以形成支撑件掩模层130。支撑件掩模层130可以包括光致抗蚀剂或非晶碳。支撑件掩模层130可以暴露第二支撑层115的一些表面。
参考图4E，可以使用支撑件掩模层130来刻蚀第二支撑层115的一部分。可以通过刻蚀第二支撑层115来形成第二支撑件开口131和第二支撑件115S。
第二支撑件115S可以接触底电极120的上侧壁。第二模制层114的一部分可以通过第二支撑件115S暴露。第二模制层114的表面可能被过度刻蚀。换句话说，第二支撑 件开口131的底表面可以延伸到第二模制层114的表面内。第二支撑件115S可以具有围 绕底电极120的外壁的一部分的形状。第二支撑件115S可以防止具有高纵横比的底电极 120在随后的去除第二模制层114的工艺中塌陷。
参考图4F，可以去除第二模制层114。例如，可以通过湿法浸出工艺来去除第二模制层114。可以通过第二支撑件开口131供应用于去除第二模制层114的湿化学物。可 以使用一种或多种合适的湿化学物，例如HF、NH4F/NH4OH、H2O2、HCl、HNO3和 H2SO4。
例如，当第二模制层114由氧化硅形成时，可以通过使用含氢氟酸的化学物的湿法浸出工艺来去除第二模制层114。当去除第二模制层114时，对第二模制层114具有刻蚀 选择性的第二支撑件115S不被去除，而是保留。因此，由于相邻的底电极120由第二支 撑件115S支撑，因此可以防止底电极120塌陷。
参考图4G，可以形成第一支撑件113S。可以使用支撑件掩模层130来刻蚀第一支撑层113的一部分。可以通过刻蚀第一支撑层113来形成第一支撑件113S。
在形成第一支撑件113S之后，可以去除第一模制层112。例如，可以通过湿法浸出工艺去除第一模制层112。可以通过第二支撑件开口131供应用于去除第一模制层112 的湿化学物。可以将诸如HF、NH4F/NH4OH、H2O2、HCl、HNO3和H2SO4的一种或多 种化学物用作湿化学物。
例如，当第一模制层112由氧化硅形成时，可以通过使用含氢氟酸的化学物的湿法浸出工艺来去除第一模制层112。当去除第一模制层112时，对第一模制层112具有刻蚀 选择性的第二支撑件115S和第一支撑件113S可以不被去除，而是保留。因此，由于相 邻的底电极120由第二支撑件115S和第一支撑件113S支撑，因此可以防止底电极120 塌陷。
当去除第一模制层112时，刻蚀停止层111可以防止下部结构101的损坏。
当去除了第二模制层114和第一模制层112时，可以暴露底电极120的整个外壁。底电极120的顶部可以由第二支撑件115S支撑。底电极120的中间部分可以由第一支撑 件113S支撑。底电极120的底部可以由刻蚀停止层111支撑。
参考图4H，可以去除支撑件掩模层130。随后，可以形成电介质层140。电介质层140可以形成为保形地覆盖底电极120以及第一支撑件113S和第二支撑件115S的所有 暴露表面。电介质层140的一部分还可以覆盖刻蚀停止层111。电介质层140可以包括 介电常数比氧化硅高的高k材料。高k材料可以包括氧化铪(HfO2)、氧化锆(ZrO2)、 氧化铝(Al2O3)、氧化钛(TiO2)、氧化钽(Ta2O5)、氧化铌(Nb2O5)或锶钛氧化物SrTiO3。 在一些实施例中，电介质层140可以由包括两层或更多层上述高k材料的复合层形成。
在本发明实施例中，电介质层140可以由基于氧化锆的材料形成，所述材料具有良好的泄漏电流特性，同时充分降低等效氧化层厚度(EOT)。例如，电介质层140可以包 括ZAZ(ZrO2/Al2O3/ZrO2)结构。在一些实施例中，电介质层140可以包括HAH (HfO2/Al2O3/HfO2)结构。
在一些实施例中，电介质层140可以包括TZAZ(TiO2/ZrO2/Al2O3/ZrO2)、TZAZT(TiO2/ZrO2/Al2O3/ZrO2/TiO2)、ZAZT(ZrO2/Al2O3/ZrO2/TiO2)、TZ(TiO2/ZrO2)或 ZAZAT(ZrO2/Al2O3/ZrO2/Al2O3/TiO2)结构。在例如TZAZ、TZAZT、ZAZT、TZ和 ZAZAT的电介质层层叠结构中，TiO2可以被Ta2O5代替。
可以使用化学气相沉积(CVD)或原子层沉积(ALD)形成电介质层140而具有优 异的台阶覆盖率。
参考图4I，顶电极材料150′可以形成在电介质层140上。顶电极材料150′可以填充相邻的底电极120之间的间隙。顶电极材料150′可以包括基于金属的材料。例如，顶电 极材料150'可以包括钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、氮化铝钛(TiAlN)、 钨(W)、氮化钨(WN)、钌(Ru)、氧化钌(RuO2)、铱(Ir)、氧化铱(IrO2)、铂(Pt) 或其组合。可以使用低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD) 或原子层沉积(ALD)来形成顶电极材料150'。顶电极材料150′可以包括由ALD形成 的氮化钛(ALD-TiN)。
在一些实施例中，顶电极材料150'可以具有多层结构。可以通过依次层叠第一含金 属的材料、硅锗和第二含金属的材料来形成顶电极材料150'。第一和第二含金属的材料可以包括钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、氮化铝钛(TiAlN)、钨(W)、 氮化钨(WN)、钌(Ru)、氧化钌(RuO2)、铱(Ir)、氧化铱(IrO2)、铂(Pt)或其组 合。例如，第一含金属的材料可以是氮化钛，并且第二含金属的材料可以是WN/W，其 中氮化钨和钨被层叠。硅锗可以用硼掺杂。
在本发明实施例中，顶电极材料150'可以包括间隙填充材料151'和低电阻材料152'。 间隙填充材料151'可以包括硅锗(SiGe)，并且低电阻材料152'可以包括氮化钨(WN)。 间隙填充材料151'可以填充相邻的底电极120之间的狭窄间隙而不留空隙。低电阻材料 152'可以降低顶电极材料150'的电阻。
如图4J所示，可以保形地形成覆盖材料160'以覆盖顶电极材料150'。覆盖材料160' 可以包括非导电材料。覆盖材料160'可以是对顶电极材料150'具有较高刻蚀选择性的材 料。例如，覆盖材料160′可以是如下材料，其对顶电极材料150′具有足够高的刻蚀选择 性，以防止顶电极材料150′在随后的接触刻蚀工艺中损失。覆盖材料160'可以包括未掺杂的多晶硅(Poly Si)、氮化硅(SiN)、氮氧化硅(SiON)、碳氮化硅(SiCN)、硅硼氮 (SiBN)或其组合。例如，覆盖材料160'可以由未掺杂的多晶硅或工程应力的氮化硅形 成，以用于高刻蚀选择性、氢钝化效率并防止破裂。
参考图4K，可以执行顶电极图案化工艺。因此，等离子体保护层160和顶电极150可以保留在第一区域R1中。可以使用顶电极掩模层153来刻蚀覆盖材料160'以形成等 离子体保护层160。可以使用顶电极掩模层153来刻蚀顶电极材料150'以形成顶电极150。 在一些实施例中，在形成顶电极150之后，可以刻蚀电介质层140的一部分。顶电极150 可以包括间隙填充层151和低电阻层152。可以通过刻蚀间隙填充材料151'来形成间隙 填充层151，并且可以通过刻蚀低电阻材料152'来形成低电阻层152。
等离子体保护层160可以具有完全覆盖顶电极150的顶表面的形状。等离子体保护层160可以直接接触低电阻层152，并且可以不接触间隙填充层151。等离子体保护层 160可以覆盖电容器结构，即，底电极120、电介质层140、第一支撑件113S和第二支 撑件115S以及顶电极150。等离子体保护层160可以保护电容器结构免受随后的处理。
参考图4L，可以去除顶电极掩模层153。随后，层间电介质层170可以形成在包括电容器结构的所得结构上。层间电介质层170可以包括氧化硅。层间电介质层170可以 包括第一层间电介质层171和第二层间电介质层172。首先，可以沉积第一层间电介质 层171，然后对其进行平坦化，直到暴露出等离子体保护层160。随后，第二层间电介质 层172可以形成在被平坦化的第一层间电介质层171上。第一层间电介质层171和第二 层间电介质层172可以包括原硅酸四乙酯(TEOS)。
接触孔190和191可以形成在层间电介质层170中。可以使用接触掩模层180刻蚀层间电介质层170以形成接触孔190和191。接触孔190和191可以包括第一接触孔190 和第二接触孔191。第一接触孔190可以具有到达第一区域R1中的顶电极150的顶表面 上的高度，第二接触孔191可以具有到达第二区域R2的下部结构101上的高度。以这 种方式，第一接触孔190和第二接触孔191可以具有不同的高度。第一接触孔190可以 具有比第二接触孔191小的高度。
参考图4M，第一金属布线196可以形成在第一接触孔190中，并且第二金属布线197可以形成在第二接触孔191中。第一金属布线196可以耦接至顶电极150，第二金属 布线197可以耦接至下部金属布线108。
参考图4N，在形成第一金属布线196和第二金属布线197之后，可以执行如上文 参考图2E所述的氢钝化工艺22。例如，可以在金属布线196和197上形成金属层间电 介质层173之后执行氢钝化工艺22。
图5A至图5C是例示用于形成图4L所示的第一接触孔190和第二接触孔191的等 离子体刻蚀工艺的剖面图。
参考图5A至图5C，用于形成第一接触孔190和第二接触孔191的等离子体刻蚀工艺可以包括第一刻蚀工艺192、第二刻蚀工艺193、第三刻蚀工艺194和第四刻蚀工艺 195。
参考图5A，可以执行第一刻蚀工艺192。可以执行第一刻蚀工艺192使得第一层间电介质层171的一部分保持在刻蚀停止层111上。当执行第一刻蚀工艺192时，等离子 体保护层160可以在顶电极150上方被暴露。由于等离子体保护层160对于第一刻蚀工 艺192具有刻蚀选择性，因此第一刻蚀工艺192可以被停止。
当层间电介质层170包括氧化硅时，可以使用氧化硅刻蚀气体来执行第一刻蚀工艺 192。例如，可以使用含碳气体、含氟气体、氧气和氩气的混合物来执行第一刻蚀工艺192。第一刻蚀工艺192可以使用含碳气体来维持垂直刻蚀轮廓。
参考图5B，可以执行第二刻蚀工艺193。第二刻蚀工艺193可以刻蚀剩余的第一层间电介质层171R，使得刻蚀工艺在刻蚀停止层111处停止。当执行第二刻蚀工艺193时， 等离子体保护层160可以在顶电极150上方使刻蚀工艺停止。由于等离子体保护层160 对于第二刻蚀工艺193具有刻蚀选择性，因此可以使刻蚀工艺停止。
可以使用氧化硅刻蚀气体执行第二刻蚀工艺193。例如，可以使用含碳气体、含氟气体、氧气和氩气的混合物来执行第二刻蚀工艺193。第二刻蚀工艺193可以使用含碳 气体来维持垂直刻蚀轮廓。
在执行第一刻蚀工艺192和第二刻蚀工艺193时，可能产生大量的聚合物。可以执行后刻蚀工艺以去除聚合物。可以使用氧气和氩气的混合物来执行后刻蚀工艺。
参考图5C，可以执行第三刻蚀工艺194和第四刻蚀工艺195。可以首先执行第三刻蚀工艺194，然后可以执行第四刻蚀工艺195。在一些实施例中，可以首先执行第四刻蚀 工艺195，然后可以执行第三刻蚀工艺194。在一些实施例中，可以同时执行第三刻蚀工 艺194和第四刻蚀工艺195。
可以通过第三刻蚀工艺194刻蚀等离子体保护层160的一部分，使得可以暴露出顶电极150的顶表面。刻蚀停止层111的一部分可以通过第四刻蚀工艺195进行刻蚀，使 得可以暴露出下部结构101的顶表面。由于用于刻蚀等离子体保护层160的第三刻蚀工 艺194被执行短的时间，所以顶电极150可以不受由等离子体引起的损坏的攻击。
可以通过依次执行如上所述的第一至第四刻蚀工艺192至195来形成图4L的第一接触孔190和第二接触孔191。在第一刻蚀工艺192和第二刻蚀工艺193期间，等离子 体保护层160可以用作刻蚀停止层。
在第三刻蚀工艺194期间，可以减小第一接触孔190的底部临界尺寸(参考标记“191B”)。因此，可以降低等离子体电荷的浓度。
可以执行干法刻蚀工艺，例如等离子体刻蚀工艺，以形成第一接触孔190和第二接触孔191。顶电极150可能被等离子体刻蚀工艺损坏。然而，在本发明实施例中，等离 子体刻蚀工艺可以在等离子体保护层160处停止。因此，可以保护顶电极150和电介质 层140免受等离子体引起的损坏。
在用于形成第二接触孔191的刻蚀工艺期间，用于形成第一接触孔190的刻蚀工艺可以在等离子体保护层160处完成。等离子体保护层160可以对用于形成第一接触孔190 和第二接触孔191的刻蚀气体具有高刻蚀选择性。因此，由于等离子体保护层160覆盖 顶电极150，所以第一接触孔190可以不到达顶电极150上。换句话说，由于刻蚀工艺 在等离子体保护层160处停止，因此可以阻挡对顶电极150、电介质层140和底电极120 的等离子体诱导。
由于第一接触孔190的底部临界尺寸减小，接触电阻可以增加。相应地，根据本发明实施例，可以形成多个第一接触孔190以防止接触电阻的减小。此外，第一接触孔190 的底部由对层间电介质层170具有高刻蚀选择性的材料形成，从而具有垂直刻蚀轮廓。
图5D是例示根据本发明公开的一个实施例的第一接触孔阵列的图。以行和列的矩阵布置的多个第一接触孔190可以形成在等离子体保护层160上。可以根据设计而改变 每行和每列的第一接触孔190的数量。公共的第一金属布线196可以形成在多个第一接 触孔190中。当从顶部观察时，接触孔可以具有矩形的剖面，但是，本发明不限于此。
图6是根据本发明公开的一个实施例的半导体器件300的剖面图。
参考图6，半导体器件300可以包括第一区域R1和第二区域R2。第一区域R1可 以是存储单元区域，第二区域R2可以是外围电路区域。半导体器件300还可以包括电 容器结构201。电容器结构201可以形成在第一区域R1中。电容器结构201可以形成在 下部结构101上。电容器结构201可以包括刻蚀停止层111、底电极120、电介质层140 和顶电极150。
半导体器件300还可以包括等离子体保护层161，等离子体保护层161部分地覆盖电容器结构201。等离子体保护层161可以形成在顶电极150上。等离子体保护层161 可以不覆盖顶电极150的整个结构，而是可以部分地覆盖顶电极150。等离子体保护层 161可以包括非导电材料。等离子体保护层161可以包括对顶电极150具有刻蚀选择性 的材料。等离子体保护层161可以用作刻蚀停止层。底电极120可以为如上所述的柱状。 多个底电极120的外壁可以由第一支撑件113S和第二支撑件115S支撑。第一支撑件113S 和第二支撑件115S可以被称为多层支撑件。在一些实施例中，每个多层支撑件可以具有 两层或更多层。第一支撑件113S和第二支撑件115S中的每一个可以包括氮化硅。
顶电极150可以包括间隙填充层151和低电阻率层152。间隙填充层151可以包括硅锗。低电阻率层152可以包括氮化钨。间隙填充层151可以填充底电极120之间的狭 窄间隙而不留空隙。低电阻率层152可以减小顶电极150的电阻率。
等离子体保护层161可以包括非导电材料。等离子体保护层161可以是对顶电极150 具有刻蚀选择性的材料。等离子体保护层161可以是能够防止顶电极150在随后的接触刻蚀工艺期间损失的材料。等离子体保护层161可以包括未掺杂的多晶硅(Poly Si)、氮 化硅(SiN)、氮氧化硅(SiON)、碳氮化硅(SiCN)、硅硼氮(SiBN)或其组合。
图7A至图7F是例示根据本发明公开的一个实施例的制造半导体器件的方法的剖面 图。
参考图7A，可以形成覆盖材料160'。可以以与参考图4A至4J所述的相同方式执 行用于形成覆盖材料160'的工艺。
在顶电极材料150'上形成覆盖材料160'之后，可以在覆盖材料160'上形成覆盖掩模 层162。覆盖掩模层162可以包括光致抗蚀剂图案。
参考图7B，可以形成等离子体保护层161。可以使用覆盖掩模层162来刻蚀覆盖材料160'以形成等离子体保护层161。等离子体保护层161可以部分地暴露顶电极材料150'的顶表面。例如，顶电极材料150'的大部分顶表面可以通过等离子体保护层161而暴露。
参考图7C，可以去除覆盖掩模层162。随后，可以执行顶电极图案化工艺。顶电极图案化工艺可以包括形成顶电极掩模层153并且刻蚀顶电极材料150'以形成顶电极150。
顶电极掩模层153可以形成在顶电极材料150'上，包括等离子体保护层161。
可以使用顶电极掩模层153来刻蚀顶电极材料150'。因此，可以在第一区域Rl中形成顶电极150。在一些实施例中，在形成顶电极150之后，可以刻蚀电介质层140的 一部分。顶电极150可以包括间隙填充层151和低电阻层152。可以通过刻蚀间隙填充 材料151'来形成间隙填充层151，可以通过刻蚀低电阻材料152'来形成低电阻层152。
参考图7D，可以去除顶电极掩模层153。随后，层间电介质层170可以形成在所得结构上，所述所得结构包括电容器结构和等离子体保护层161。层间电介质层170可以 包括氧化硅。
接触孔190和191可以形成在层间电介质层170中。可以使用接触掩模层180刻蚀层间电介质层170以形成接触孔190和191。接触孔190和191可以包括第一接触孔190 和第二接触孔191。第一接触孔190可以具有到达等离子体保护层161的顶表面上的高 度，第二接触孔191可以具有到达下部金属布线108上的高度。以这种方式，第一接触 孔190和第二接触孔191可以具有不同的高度。第一接触孔190可以具有比第二接触孔 191小的高度。
可以执行干法刻蚀工艺，例如等离子体刻蚀工艺，以形成第一接触孔190和第二接触孔191。顶电极150可能被等离子体刻蚀工艺损坏。然而，在本发明实施例中，等离 子体刻蚀工艺可以在等离子体保护层161处停止。因此，可以保护顶电极150和电介质 层140免受等离子体引起的损坏。
在用于形成第二接触孔191的刻蚀工艺期间，用于形成第一接触孔190的刻蚀工艺可以在等离子体保护层161处完成(参考标记“163”)。等离子体保护层161可以对用于 形成第一接触孔190和第二接触孔191的刻蚀气体具有高刻蚀选择性。因此，第一接触 孔190可以通过等离子体保护层161而不到达顶电极150上。换句话说，由于刻蚀工艺 在等离子体保护层161处停止，因此可以阻挡对顶电极150、电介质层140和底电极120 的等离子体诱导。
可以以与参考图5A至5C所述的刻蚀工艺基本相同的方式执行用于形成第一接触孔190和第二接触孔191的刻蚀工艺。
参考图7E，可以刻蚀等离子体保护层161以暴露顶电极150的表面。由于用于刻 蚀等离子体保护层161的刻蚀工艺执行短的时间，因此顶电极150和电介质层140可以 不受到等离子体引起的损坏的攻击。
参考图7F，第一金属布线196可以形成在第一接触孔190中，并且第二金属布线197可以形成在第二接触孔191中。第一金属布线196可以耦接至顶电极150，第二金属 布线197可以耦接至下部金属布线108。
图7G是例示根据本发明公开的一个实施例的第一接触孔阵列的图。可以在多个等离子体保护层161中形成多个第一接触孔190。可以在每个等离子体保护层161中形成 多个第一接触孔190。可以在多个第一接触孔190中形成公共的第一金属布线196。
尽管未示出，但是可以在形成第一金属布线196和第二金属布线197之后，执行如上文参考图2E所述的氢钝化工艺22。
图8至图12是根据本发明公开的各种实施例的半导体器件的剖面图。
参考图8，半导体器件400可以与图3所示的半导体器件100类似。半导体器件400可以包括电容器结构202。电容器结构202可以包括刻蚀停止层111、底电极121、电介 质层140和顶电极150。电容器结构202还可以包括等离子体保护层160。等离子体保护 层160可以形成在顶电极150上。等离子体保护层160可以覆盖顶电极150的整个结构。 等离子体保护层160可以包括非导电材料。等离子体保护层160可以包括对顶电极150 具有刻蚀选择性的材料。等离子体保护层160可以用作刻蚀停止层。底电极121可以为 柱状。底电极121的外壁可以由第一支撑件113S和第二支撑件115S支撑。第一支撑件 113S和第二支撑件115S可以被称为多层支撑件。在一些实施例中，每个多层支撑件可 以具有两层或更多层。第一支撑件113S和第二支撑件115S中的每一个可以包括氮化硅。
与图3所示的半导体器件100的底电极120不同的是，底电极121可以包括圆筒形电极122和柱状电极123。柱状电极123可以填充圆筒形电极122的内部。柱状电极123 和圆筒形电极122的顶表面可以处于相同的水平高度。圆筒形电极122可以包括金属氮 化物，并且柱状电极123可以包括多晶硅。
参考图9，半导体器件500可以与图3所示的半导体器件100类似。半导体器件500可以包括电容器结构203。电容器结构203可以包括刻蚀停止层111、圆筒形底电极122'、 电介质层140和顶电极150。电介质层140可以保形地形成在圆筒形底电极122′的内壁 上。顶电极150的一部分，即，间隙填充层151，可以形成在圆筒形底电极122'中。
参考图10，半导体器件600可以与图3中所示的半导体器件100类似。半导体器件600可以包括电容器结构204。电容器结构204可以包括刻蚀停止层111、底电极124、 电介质层140和顶电极150。底电极124可以包括圆筒形底电极122和柱状底电极123'。 柱状底电极123'的顶表面可以处于比圆筒形底电极122的顶表面低的水平高度。底电极 124可以被称为柱筒状(柱状和圆筒的组合)结构。
参考图11，半导体器件700可以与图3所示的半导体器件100类似。半导体器件 700可以包括等离子体保护层160。等离子体保护层160可以选择性地覆盖顶电极150 的上部区域。
参考图12，半导体器件800可以与图3所示的半导体器件100类似。半导体器件 800可以包括等离子体保护层160，等离子体保护层160由多个非导电区段S1、S2和S3 形成。
在上述半导体器件400、500、600、700和800的每一个中所包括的等离子体保护 层160可以与参考图2A至5D所描述的等离子体保护层16和160基本相同。
在上述半导体器件400、500、600、700和800的每一个中所包括的等离子体保护 层160可以由参考图6至7G所描述的等离子体保护层161代替。
尽管未示出，但是可以在上述半导体器件400、500、600、700和800的每一个中 所包括的等离子体保护层160上形成接触孔和金属布线。可以通过参考图2A至7G所描 述的方法形成接触孔和金属布线。此外，尽管未示出，但是可以在形成金属布线之后， 执行参考图2E所描述的氢钝化工艺22。
根据实施例，在电容器上形成可以防止等离子体引起的损坏的等离子体保护层，从 而改善电容器的电特性和可靠性。
尽管已经针对特定实施例描述了本发明，但是应当注意，实施例是用于描述而非限 制本发明。此外，应当注意，在不脱离由所附权利要求所限定的本发明的范围的情况下，本领域技术人员可以通过替代、改变和修改而以各种方式实现本发明。

Claims (27)

1.一种用于制造半导体器件的方法，所述方法包括：
形成上部结构，其中底电极、电介质层、顶电极和等离子体保护层依次层叠在所述下部结构上；
将所述上部结构暴露于等离子体处理；以及
将被等离子体处理的所述上部结构和所述下部结构暴露于氢钝化工艺。
2.根据权利要求1所述的方法，其中，所述等离子体保护层由相对于所述等离子体处理具有高刻蚀选择性的材料形成。
3.根据权利要求1所述的方法，其中，所述等离子体保护层由相对于所述氢钝化工艺具有高氢扩散率的材料形成。
4.根据权利要求1所述的方法，其中，所述等离子体处理集中在所述等离子体保护层上。
5.根据权利要求1所述的方法，其中，所述等离子体处理包括使用等离子体的刻蚀工艺。
6.根据权利要求1所述的方法，其中，将所述上部结构暴露于所述等离子体处理包括：
在所述上部结构上形成层间电介质层；
通过在所述层间电介质层上执行等离子体刻蚀工艺来形成一个或多个接触孔，使得所述刻蚀工艺在所述等离子体保护层处停止；以及
刻蚀由所述接触孔暴露的所述等离子体保护层以暴露所述顶电极。
7.根据权利要求6所述的方法，其中，通过在所述层间电介质层上执行等离子体刻蚀工艺来形成所述接触孔包括：
执行主刻蚀工艺以垂直地刻蚀所述层间电介质层；以及
执行后刻蚀工艺以去除在所述主刻蚀工艺期间形成的聚合物。
8.根据权利要求1所述的方法，其中，所述等离子体保护层包括未掺杂的多晶硅。
9.根据权利要求1所述的方法，其中，所述支撑件支撑所述底电极。
10.根据权利要求9所述的方法，其中，所述等离子体保护层包括具有工程应力的材料。
11.根据权利要求1所述的方法，其中，所述等离子体保护层包括工程应力的氮化硅。
12.根据权利要求1所述的方法，其中，所述等离子体保护层包括非导电区段，所述非导电区段部分地覆盖所述顶电极，并且所述等离子体处理集中在所述区段上。
13.一种用于制造半导体器件的方法，包括：
形成电容器，其中底电极、电介质层和顶电极依次层叠在下部结构上；
在所述顶电极上形成等离子体保护层，所述等离子体保护层包括多个非导电区段；
在所述等离子体保护层上形成层间电介质层；
通过在所述层间电介质层上执行等离子体刻蚀工艺来形成到达每个所述区段上的接触孔；
部分地刻蚀所述区段以暴露所述接触孔下方的所述顶电极；
形成通过所述接触孔连接到所述顶电极的金属布线；以及
将所述电容器、所述金属布线和所述下部结构暴露于氢钝化工艺。
14.根据权利要求13所述的方法，其中，所述等离子体保护层由相对于所述等离子体刻蚀工艺具有高刻蚀选择性的材料形成。
15.根据权利要求13所述的方法，其中，所述等离子体保护层由相对于所述氢钝化工艺具有高氢扩散率的材料形成。
16.根据权利要求13所述的方法，其中，所述等离子体刻蚀工艺集中在所述非导电区段上。
17.根据权利要求13所述的方法，其中，所述等离子体保护层包括未掺杂的多晶硅。
18.根据权利要求13所述的方法，其中，所述等离子体保护层包括工程应力的氮化硅。
19.根据权利要求13所述的方法，其中，形成所述电容器还包括：形成支撑所述底电极的支撑件。
20.根据权利要求13所述的方法，其中，形成所述接触孔包括：
执行主刻蚀工艺以垂直地刻蚀所述层间电介质层；以及
执行后刻蚀工艺以去除在所述主刻蚀工艺期间形成的聚合物。
21.一种半导体器件，包括：
下部结构；
上部结构，其中底电极、电介质层、顶电极和等离子体保护层依次层叠在所述下部结构上；
在所述等离子体保护层上的层间电介质层；以及
金属布线，其穿过所述层间电介质层和所述等离子体保护层而连接到所述顶电极，
其中，所述等离子体保护层包括非导电材料。
22.根据权利要求21所述的半导体器件，其中，所述等离子体保护层完全覆盖所述顶电极。
23.根据权利要求21所述的半导体器件，其中，所述等离子体保护层部分地覆盖所述顶电极。
24.根据权利要求21所述的半导体器件，其中，所述等离子体保护层包括设置在所述顶电极上的多个区段，并且所述金属布线穿过所述区段中的一个或更多个。
25.根据权利要求21所述的半导体器件，其中，所述等离子体保护层包括具有高氢扩散率的材料。
26.根据权利要求21所述的半导体器件，其中，所述等离子体保护层包括未掺杂的多晶硅。
27.根据权利要求21所述的半导体器件，其中，所述等离子体保护层包括工程应力的氮化硅。
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