CN111373663A - 纠错装置及光收发装置 - Google Patents

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Abstract

光收发装置具备通过1种LDPC码对发送序列进行编码的纠错编码部(23)、以及对通过LDPC码编码后的接收序列进行解码的纠错解码部(36)。纠错解码部(36)基于LDPC卷积码的校验矩阵来进行接收序列的解码处理。该解码处理是使用跨越1个以上的小校验矩阵的窗口而进行的窗口化的解码处理。能够改变窗口的窗口尺寸和解码反复数，从与纠错解码部连接的控制电路输入窗口尺寸和解码反复数。

Description

纠错装置及光收发装置
技术领域
本发明涉及纠错装置及光收发装置，尤其是涉及与多级编码对应的纠错装置及光收发装置。
背景技术
在近年来的光传输系统中，作为用于实现高传输容量和长距离的传输的有效方法，通常应用纠错码。纠错码是用于有线/无线通信系统、存储装置等的技术。纠错码是如下的技术：通过对在发送侧送出的数字数据附加冗余的比特，即便在接收到的数据中产生了错误比特，也能够对该错误比特进行纠正。
作为纠错码/解码方式，提出了汉明码、BCH(Bose-Chaudhuri-Hocquenghem)码、RS(里德-所罗门)码等各种方式。
另外，通过应用纠错码，能够对在传输路径中产生的错误进行检测、纠正。但是，能够纠正错误的错误比特数具有极限。此外，能够纠正的错误比特数根据纠错码方式的纠错性能及解码方式而不同。
在纠错码中，将包括构成发送帧的开销(overhead)等的发送数据称为信息比特，将附加于信息比特的冗余比特称为奇偶校验比特。根据纠错的代码方式，通过分别不同的计算方法而从信息比特计算出奇偶校验比特。此外，也将信息比特与奇偶校验比特合起来的比特串称为码字。
在被称为块码的纠错码中，以预先设定的比特数为单位，从信息比特计算出奇偶校验比特。即，1个码字内的信息比特数及奇偶校验比特数被决定，将它们分别称作信息比特长度、奇偶校验比特长度。此外，将码字的比特数称为代码长度。
在用于海底电缆及都市间通信的核心/地铁系光传输系统中，传输容量的扩大及传输距离的扩大的需求显著，每天都在应用和提出强大的纠错码。近年来，作为纠错码，广泛应用了低密度奇偶校验检查(LDPC：Low-Density Parity-Check)码。LDPC码是由非零要素少且稀疏的奇偶校验校验矩阵定义的块码。
此外，作为实现LDPC码的纠错性能提高的方法，例如具有非专利文献1及非专利文献2所记载的方法。在非专利文献1及非专利文献2中，提出了空间耦合FEC(Spatially-Coupled Forward Error Correction)结构。在空间耦合FEC结构中，使用空间耦合LDPC(Spatially-Coupled LDPC)码。
空间耦合LDPC码是LDPC卷积码之一。空间耦合LDPC码应用LDPC卷积码的基本构造，使码序列从连续型成为块终端型。在空间耦合LDPC中，使用小校验矩阵，构成空间耦合LDPC码的校验矩阵的部分矩阵。即，使多个小校验矩阵倾斜地耦合而构成大校验矩阵的结构成为空间耦合LDPC码的校验矩阵。
在非专利文献1中，示出通过使用BP(Belief Propagation：置信传播)解码法来实现逼近理论极限的高纠错性能。
但是，关于空间耦合LDPC码，期望耦合长度越长则性能越提高，另一方面，会产生解码电路的扩大和延迟的扩大。因此，在非专利文献2中，作为抑制电路规模增加和抑制延迟的方法，提出了对空间耦合LDPC码应用窗口化的(windowed)解码。
并且，在近年来的光传输系统中，为了实现频率利用效率高的通信，应用了M-QAM(M-ary Quadrature Amplitude Modulation)、M-PSK(M-ary Phase-Shift Keying)等多值调制方式。
此外，在多值调制方式中，例如如非专利文献3那样提出了如下方法：通过应用按照多值符号的每个比特而使用不同冗余度的纠错码的多级编码，以节省电路规模实现较高的频率利用效率。
现有技术文献
非专利文献
非专利文献1：S.Kudekar，T.Richardson，and R.L.Urbanke，“ThresholdSaturation via Spatial Coupling：Why Convolutional LDPC Ensembles Perform SoWell over the BEC，”IEEE Transactions on Information Theory，Vol.57，No.2，pp.803-834，Feb.2011.
非专利文献2：A.R.Iyengar，P.H.Siegel，R.L.Urbanke and J.K.Wolf，“窗口edDecoding of Spatially Coupled Codes，”Proceedings 2011 IEEE InternationalSymposium on Information Theory(ISIT)，pp.2552-2556，Aug.2011.
非专利文献3：H.Imai and S.Hirakawa，“A New Multilevel Coding MethodUsing Error-Correcting Codes，”IEEE Transactions on Information Theory，Vol.IT-23，No.3，pp.371-377，May 1977.
发明内容
发明要解决的问题
在近年来的光传输系统中，伴随着传输容量的扩大，要收容的系统的客户端速率遍及多个方面。例如，在IEEE系统中，作为100GbE以上的传输容量，正在推进200GbE或400GbE且能够灵活地收容信号的Flex Ethernet(注册商标)的标准化。此外，在ITU-T系统中，通过G.709/Y.1331，作为超过100G的光传输网络，正在推进能够以n×100G(n为整数)单位使用的帧格式(OTUCn)的标准化。在构成光传输装置的光收发器中，要求如下功能：灵活地收容这多个客户端信号、且相当于以相同速率向线路侧传输信号。
在非专利文献1中，提出了通过使用BP解码法来实现较高的纠错性能的技术。此外，在非专利文献2中，提出了通过使用空间耦合LDPC码和窗口化的解码，以抑制了复杂性的低电路规模的结构来实现强大的纠错性能的技术。
但是，在非专利文献1及2中，都没有提出用于应对各种吞吐量的结构，也未意图应对各种吞吐量。
在非专利文献3中，提出了按照多值符号的每个比特而使用不同的冗余度的纠错码的多级编码。在非专利文献3中，对不易错误的比特使用较小的冗余度的纠错码，对容易错误的比特使用较大的冗余度的纠错码。因此，需要设置多种纠错电路，结构变得复杂。
此外，在非专利文献3中，也与非专利文献1、2同样，未提出用于应对各种吞吐量的结构，也未意图应对各种吞吐量。
本发明是为了解决上述问题而完成的，其目的在于，得到在不变更电路结构的状态下能够应对各种吞吐量的与多级编码相关的纠错装置及光收发装置。
用于解决问题的手段
本发明是一种光收发装置，具备：纠错编码装置，其通过1种LDPC码对发送序列进行编码；纠错解码装置，其对通过所述LDPC码进行了编码的接收序列进行解码；以及控制电路，其控制所述纠错编码装置及所述纠错解码装置，其中，所述纠错编码装置基于由1种冗余度和代码长度构成的LDPC卷积码的校验矩阵，进行所述发送序列的编码处理，所述纠错解码装置基于所述LDPC卷积码的所述校验矩阵，进行所述接收序列的解码处理，所述LDPC卷积码的所述校验矩阵的多个小校验矩阵以LDPC规则性构造被耦合，所述解码处理是窗口化的解码处理，该窗口化的解码处理使用至少部分地包含1个以上的所述小校验矩阵的窗口，以窗口为单位依次进行解码，所述窗口化的解码处理被反复执行解码反复数的次数，能够根据向所述纠错解码装置输入的吞吐量而改变窗口尺寸和所述解码反复数，从所述控制电路向所述纠错解码装置输入所述窗口尺寸和所述解码反复数。
发明的效果
本发明的光收发装置能够根据向纠错解码部输入的吞吐量而改变窗口尺寸和解码反复数，由此能够应对各种吞吐量的多级编码，而无需变更电路结构。
附图说明
图1是示出本发明的实施方式1的光收发装置的结构的框图。
图2是示出由本发明的实施方式1的光收发装置收发的信号的帧构造的图。
图3是示出设置在本发明的实施方式1的光收发装置中的纠错编码部的结构的框图。
图4是示出从设置在本发明的实施方式1的光收发装置中的纠错编码部输出的信号的帧构造的图。
图5是示出设置在本发明的实施方式1的光收发装置中的纠错解码部的结构的框图。
图6A是示出在本发明的实施方式1的光收发装置的纠错解码部中使用的空间耦合LDPC码的校验矩阵的一例的图。
图6B是示出在本发明的实施方式1的光收发装置的纠错解码部中使用的空间耦合LDPC码的校验矩阵所包含的构成小校验矩阵的伪循环LDPC码的校验矩阵的一例的图。
图7A是示出循环置换矩阵的一例的图。
图7B是示出循环置换矩阵的一例的图。
图8是示出在本发明的实施方式1的光收发装置的纠错解码部中使用的空间耦合LDPC码的校验矩阵的一例的图。
图9是示出本发明的实施方式1的光收发装置中的针对窗口尺寸和解码反复数的净编码增益的一例的图。
图10A是示出本发明的实施方式1的光收发装置中的16QAM的星座映射的一例的图。
图10B是示出本发明的实施方式1的光收发装置中的64QAM的星座映射的一例的图。
图11A是示出本发明的实施方式1的光收发装置中的16QAM中的SNR与比特错误率的关系的特性图。
图11B是示出本发明的实施方式1的光收发装置中的64QAM中的SNR与比特错误率的关系的特性图。
图12是示出本发明的实施方式2的光收发装置的纠错解码部的结构的框图。
具体实施方式
实施方式1.
图1是示出本发明的实施方式1的光收发装置的结构的框图。
光收发装置具备构成为具备纠错编码部23的纠错编码装置和构成为具备纠错解码部36的纠错解码装置。
纠错编码部23利用LDPC码对光收发装置发送的发送序列进行编码。此外，纠错解码部36对光收发装置接收到的利用LDPC码编码后的接收序列进行解码。
以下，对光收发装置的结构进行说明。
在图1中，客户端接口(IN)21是供客户端信号输入的输入接口电路。从外部的系统或用户向客户端接口(IN)21输入客户端输入信号。该客户端输入信号是由光收发装置发送的信号。在客户端接口(IN)21连接有客户端信号收容部22。
向客户端信号收容部22输入被输入到客户端接口(IN)21的客户端输入信号。客户端信号收容部22将客户端输入信号收容于传输帧，将客户端输入信号组帧成适于后级处理的形式。客户端信号收容部22例如构成为具备成帧器电路。在客户端信号收容部22连接有纠错编码部23。
向纠错编码部23输入由客户端信号收容部22生成的传输帧。纠错编码部23按照任意的规则对所输入的传输帧附加奇偶校验比特，生成码字。之后使用图4对奇偶校验比特进行叙述。另外，如上所述，码字是指将信息比特与奇偶校验比特合起来的比特串。纠错编码部23构成纠错编码装置。在纠错编码部23连接有符号映射部24。
向符号映射部24输入由纠错编码部23生成的码字。符号映射部24将输入的码字编码和多值化为适于在线路侧传输的形式。符号映射部24例如构成为具备映射处理电路。在符号映射部24连接有波形整形部25。
向波形整形部25输入从符号映射部24输出的信号。波形整形部25在时域和频域对输入的信号的模拟波形进行均衡，整形为适于传输的形式。波形整形部25例如构成为具备信号处理电路。在波形整形部25连接有D/A转换部26。
向D/A转换部26输入由波形整形部25生成的数字信号。D/A转换部26将输入的数字信号转换成模拟电信号。D/A转换部26例如构成为具备D/A转换器。在D/A转换部26连接有光发送部27。
向光发送部27输入从D/A转换部26输出的模拟电信号。光发送部27将输入的模拟电信号转换成光信号，将该光信号向光纤传输。光发送部27例如由光发送电路构成。
以上说明的客户端接口(IN)21至光发送部27的结构是光收发装置的发送侧的结构。
接着，对光收发装置的接收侧的结构进行说明。
在图1中，光接收部31接收经由光纤而传输的光信号。光接收部31将接收到的光信号转换成模拟电信号。光接收部31例如构成为具备光接收器。在光接收部31连接有A/D转换部32。
从光接收部31向A/D转换部32输入模拟电信号。A/D转换部32将该模拟电信号转换成数字信号。A/D转换部32例如构成为具备A/D转换器。在A/D转换部32连接有波形失真补偿部33。
向波形失真补偿部33输入从A/D转换部32输出的数字信号。波形失真补偿部33在时域/频域对该数字信号进行均衡来补偿成被发送来的原始信号。波形失真补偿部33例如构成为具备信号处理电路。在波形失真补偿部33中，对在传输路径或光模拟前端受到的失真进行补偿。在波形失真补偿部33连接有定时检测部34。
向定时检测部34输入由波形失真补偿部33补偿后的信号。定时检测部34根据输入的该信号，对传输帧的先头进行检测并校准(alignment)。定时检测部34构成为具备检测传输帧的先头而检测定时的定时检测处理电路。在定时检测部34连接有似然度计算部35。
向似然度计算部35输入从定时检测部34输出的被校准的信号。似然度计算部35计算该进行了符号映射后的信号的各比特的对数似然度比(LLR：Log-likelihood ratio)。似然度计算部35例如构成为具备似然度计算电路。在似然度计算部35连接有纠错解码部36。
向纠错解码部36输入似然度计算部35计算出的各比特的LLR。纠错解码部36基于该LLR，进行接收序列的纠错解码处理。纠错解码部36构成纠错解码装置。纠错解码部36具有用于应对各种传输速率即各种吞吐量的功能。之后对纠错解码部36的结构进行叙述。在纠错解码部36连接有客户端信号生成部37。
向客户端信号生成部37输入由纠错解码部36纠错后的信号。客户端信号生成部37重新排列纠错后的该信号，生成客户端输出信号。客户端信号生成部37例如构成为具备客户端信号生成电路。此外，在客户端信号生成部37中，在对接收到的传输帧附加有HD-FEC的奇偶校验比特的情况下，还进行该HD-FEC的解码处理。在客户端信号生成部37中，根据需要，对生成的客户端输出信号附加开销。在客户端信号生成部37连接有客户端接口(OUT)38。
向客户端接口(OUT)38输入由客户端信号生成部37生成的客户端输出信号。客户端接口(OUT)38将该客户端输出信号作为光收发装置的输出而向外部输出。客户端接口(OUT)38例如构成为具备输出接口电路。客户端接口(OUT)38将客户端输出信号向设置于外部的例如各客户端模块等外部设备输出。
以上说明的光接收部31至客户端接口(OUT)38的结构是光收发装置的接收侧的结构。
另外，客户端接口(IN)21至光发送部27的发送侧的结构、以及光接收部31至客户端接口(OUT)38的接收侧的结构构成本发明的实施方式1的纠错装置。
另外，以下，将客户端接口(IN)21和客户端接口(OUT)38统称为客户端侧模拟接口部。
此外，将客户端信号收容部22至D/A转换部26、以及A/D转换部32至客户端信号生成部37统称为数字信号处理部。
此外，将光发送部27和光接收部31统称为光模拟调制解调部。
在图1中，控制电路11、12、13是用于接受来自系统或用户10的设定并对上述的各部21～38分别进行控制的控制电路。
具体而言，针对上述的客户端侧模拟接口部而设置有控制电路11，该控制电路11用于控制客户端侧模拟接口部。
针对上述的数字信号处理部而设置有控制电路12，该控制电路12用于控制数字信号处理部。
针对上述的光模拟调制解调部而设置有控制电路13，该控制电路13用于控制光模拟调制解调部。
这样，在本实施方式中，针对客户端侧模拟接口部、数字信号处理部及光模拟调制解调部，分别单独地设置有1个控制电路。但是，在本实施方式中，针对客户端侧模拟接口部、数字信号处理部及光模拟调制解调部，也可以仅设置共用的1个控制电路，在该情况下，也能够实现本实施方式。
另外，控制电路11～12分别可以由专用的电路构成，但也可以构成为具备处理器和存储器。在该情况下，设置于控制电路11～12的各处理器通过读出并执行存储器所存储的程序来实现控制电路11～12的各功能。此外，控制电路11～12也可以由硬件、软件、固件或者它们的组合构成。
接着，对本实施方式的光收发装置的动作进行说明。
在发送侧，首先，本实施方式的光收发装置向客户端接口(IN)21输入收容于传输帧的各种客户端输入信号。例如如果为100GbE，则客户端接口(IN)21成为CAUI-4或CAUI-10等接口，但在本实施方式中不限定结构。
所输入的客户端输入信号被客户端信号收容部22收容于传输帧，组帧成适于线路侧的长距离传输的形式。在客户端信号收容部22中，根据需要，附加硬判定纠错码(HD-FEC：Hard-Decision Forward Error Correction)的奇偶校验比特作为外码。图2中示出附加了HD-FEC的奇偶校验比特的传输帧的一例。
图2例如示出将线路侧的帧格式设为在OTUCn附加了HD-FEC的冗余区域的传输帧的情况下的传输帧的帧构造。但是，这里，HD-FEC的冗余度是不固定的。在图2所示的例子中，在信息比特区域附加了硬判定奇偶校验比特区域。在硬判定奇偶校验比特区域收容有HD-FEC的奇偶校验比特。在OUTCn中，每单位时间的传输容量为n×239÷226×99.5328Gbps(不包括奇偶校验比特)，因此，在以后的说明中，假设作为帧格式而使用图2所记载的构造，并且，对纠错编码部23及纠错解码部36以约100Gbps为单位输入输出信号，但本实施方式不限于此。
纠错编码部23针对从客户端信号收容部22输出的传输帧，按照任意的规则附加奇偶校验比特，生成码字。
图3中示出本实施方式的纠错编码部23的结构的一例。在图3所示的例子中，纠错编码部23构成为具备交织器231、作为纠错码处理部的LDPC编码电路232、以及解交织器233。交织器231和解交织器233设置在LDPC编码电路232的两侧。纠错编码部23基于由1种冗余度和代码长度构成的LDPC卷积码的校验矩阵，对发送序列进行编码。后面使用图6A对LDPC卷积码的校验矩阵70进行叙述。以下，对构成纠错编码部23的各结构进行说明。
首先，根据由客户端信号收容部22收容的比特速率，向交织器231输入n×100G(n为整数)的信号。这里，该信号以OTUCn帧格式被收容。交织器231对输入的信号进行交织后向LDPC编码电路232输入。
在LDPC编码电路232中，向输入的信号附加基于LDPC奇偶校验生成规则的奇偶校验比特，并向解交织器233输入。
解交织器233对输入的信号进行解交织后向符号映射部24输入。
另外，在对被输入到LDPC编码电路232的帧构造附加了HD-FEC的奇偶校验比特的情况下，在LDPC编码电路232中，HD-FEC的奇偶校验比特也作为信息比特来处理。
图4中示出从纠错编码部23的解交织器233输出的帧构造。在图4的帧构造中，将收容有客户端输入信号的信息比特区域和硬判定奇偶校验比特区域合起来作为信息比特。对该信息比特附加有LDPC奇偶校验比特区域。另外，纠错码的冗余度根据所要求的调制方式或传输性能而不同，因此，在本实施方式中，未决定与帧格式相关的k、N(满足k＞30592、N＞k的整数)。
从纠错编码部23输出的信号被输入到符号映射部24，转换成适于在线路侧传输的形式。作为符号映射部24的转换方法，包括多值化、多维编码、差分编码等。此外，在符号映射部24的转换方法中还包括在后级的处理中使用的导频(已知)信号的附加等。符号映射部24的输出信号被输入到波形整形部25。
在波形整形部25中，在时域、频域或者时域和频域对输入的信号的伪模拟波形进行均衡，由此进行波形整形。作为波形整形部25的波形整形方法，例如具有奈奎斯特滤波、模拟部的频带补偿等。
来自波形整形部25的输出通过D/A转换部26而转换成模拟电信号。从D/A转换部26输出的模拟电信号通过光发送部27而转换成光信号，被向光纤等传输路径发送。
以上是光收发装置的发送侧的动作。接着，对光收发装置的接收侧的动作进行说明。
在接收侧，首先，向光接收部31输入经由光纤而传输的光信号。光接收部31将接收到的该光信号转换成模拟电信号。从光接收部31输出的模拟电信号被输入到A/D转换部32。
在A/D转换部32中，将输入的模拟电信号转换成数字信号。该数字信号被输入到波形失真补偿部33。
在波形失真补偿部33中，针对该数字信号，进行用于补偿在传输路径、光模拟前端等受到的失真的处理。作为失真补偿方法，例如具有频带补偿、色散补偿等线性补偿、基于光纤或光元件的非线性补偿、收发光源的频率偏移、相位补偿等。来自波形失真补偿部33的输出被输入到定时检测部34。
在定时检测部34中进行定时检测，对帧的先头进行检测，或者根据需要对多帧的先头进行检测并校准。来自定时检测部34的输出被输入到似然度计算部35。
在似然度计算部35中，收到补偿后的信号，计算进行了符号映射后的各比特的LLR并向纠错解码部36输入。
图5中示出本实施方式的纠错解码部36的结构的一例。在图5所示的例子中，纠错解码部36构成为具备交织器361、LDPC卷积码解码处理部362以及解交织器363。解交织器363和交织器361设置在LDPC卷积码解码处理部362的两侧。纠错解码部36基于由1种冗余度和代码长度构成的LDPC卷积码的校验矩阵，进行接收序列的解码处理。以下，对构成纠错解码部36的各结构进行说明。
在LDPC卷积码解码处理部362中，被输入来自线路侧的n×100G(n为整数)的信号，输出OTUCn构造的n×100G(n为整数)的信号。
如图5所示，LDPC卷积码解码处理部362具备存储器3621和LDPC卷积码解码运算电路3622。
此外，LDPC卷积码解码处理部362被控制电路12控制。在LDPC卷积码解码处理部362中，使用图6A所记载的那样的校验矩阵来进行解码处理。以下，使用图6A对校验矩阵进行说明。
在图6A中，包围在最外面的四边形60示出LDPC卷积码的整个校验矩阵70(M行×N列)。此外，四边形60中记载的四边形61示出LDPC卷积码的部分矩阵。以下将该部分矩阵称为小校验矩阵71。另外，在四边形60所示的LDPC卷积码的校验矩阵70的矩阵要素中，小校验矩阵71以外的部分全部为0。
另外，小校验矩阵71其自身成为校验矩阵。LDPC卷积码的校验矩阵70是将基本的小校验矩阵71以LDPC规则性构造连结而构成的LDPC卷积码。即，如图6A所示，通过将多个小校验矩阵71以向右下方向倾斜地排列的方式耦合而构成1个大校验矩阵70。相邻的小校验矩阵71彼此各错开预先设定的k行(k是1以上的整数)。即，如果以小校验矩阵71a和小校验矩阵71b进行说明，则小校验矩阵71b相对于相邻的小校验矩阵71a，向下侧偏移了k行的量。这样，各小校验矩阵71以相对于相邻的左侧的小校验矩阵71向下侧偏移了k行的量的方式被耦合。
能够对小校验矩阵71应用例如伪循环(QC：Quasi-Cyclic)LDPC码(以下为QC-LDPC码)。这里，对QC-LDPC码简单进行说明。现在，作为小校验矩阵71，设想图6B所示的LDPC码的校验矩阵H。校验矩阵H由多个区分矩阵Aj，k(也称为块矩阵)构成。这里，j为0～J-1，J为正整数。此外，k为0至K-1，K为正整数。在将这些区分矩阵Aj，k限制为循环置换矩阵或零矩阵中的任意一方的情况下，校验矩阵H成为QC-LDPC码。QC-LDPC码对于校验矩阵的结构及电路安装来说比较容易，在实际中经常被使用。
循环置换矩阵是指将单位矩阵循环偏移后的矩阵。图7A中记载了循环置换矩阵的一例。图7A所示的循环置换矩阵是p行×p列的矩阵。在将循环置换矩阵的第x行的第y列的矩阵要素表记为(x，y)的情况下，矩阵要素(1，t)、(2，t+1)、(3，t+2)、···、(t，p)为1。此外，矩阵要素(t+1，1)、(t+2，2)、···、(p，t-1)为1。除此以外的矩阵要素全部为0。这样，在循环置换矩阵中，多个单位矩阵被循环偏移。循环置换矩阵使用矩阵的尺寸p和行向右方向偏移的偏移值a，以Ip (a)表示。Ip (0)是单位矩阵。此外，例如，I5 (1)成为图7B所示的矩阵。因此，图7A的循环置换矩阵的矩阵的尺寸为p，并且第1行的第t列的矩阵要素为“1”，因此，偏移值a成为“t-1”，因此，表示为Ip (t-1)。
在本实施方式1中，纠错解码部36使用跨越1个以上的小校验矩阵71的窗口尺寸的窗口80，以该窗口尺寸单位进行窗口化(windowed)的解码处理。在图6A的例子中，如粗虚线所示，示出跨越5个小校验矩阵71的窗口80。具体而言，在图6A的例子中，窗口80至少部分地包括小校验矩阵71a、71b、71c、71d、71e这5个小校验矩阵71。另外，窗口80所包含的小校验矩阵71的个数不限定于5个，可以设定为1个以上的任意个数。
在窗口化的解码处理中，在窗口80内，在列方向上进行每1行的解码。即，如图6A的细虚线所示，首先，进行窗口80内的最上面的行81的解码处理。此时，行81包括小校验矩阵71a、71b、71c的各1行。之后，朝向下方的行，每1行地依次进行处理。这样，在处理到达窗口80内的最下面的行的情况下，再次返回窗口80的最上面的行81，从最上面的行81到最下面的行依次进行解码处理。这样，在窗口化的解码处理中，针对1个窗口80内的各行反复进行解码处理。
以下将该反复的次数称为解码反复数itr。这样，在针对窗口80的解码处理完成了全部的解码反复数itr的次数量的情况下，针对窗口80的最上面的行81，输出该运算结果，并且，进行运算中途的中间值的废弃。
此外，使窗口80的位置偏移。图8中示出窗口80的偏移后的位置。比较图6A与图8可知，窗口80朝向右下方偏移，使得从图6A的状态成为图8的状态。具体而言，窗口80向下侧偏移了校验矩阵71的k行的量，并且，向右侧偏移了校验矩阵71的总列的量。由此，小校验矩阵71a从窗口80脱离，向窗口80内新输入小校验矩阵71f的一部分。这成为新的窗口80。新的窗口80跨越小校验矩阵71b、71c、71d、71e、71f这5个小校验矩阵。这样，针对新的窗口80，执行与上述的解码处理同样的反复解码处理。
在对LDPC卷积码应用了窗口化的解码的情况下，其性能与窗口80的窗口尺寸的大小相应地提高。另一方面，需要按照窗口尺寸的扩大而扩大解码处理所需的存储器大小。此外，按照解码反复数itr的增加，上述解码方式的性能提高。另一方面，按照解码反复数itr的增加，电路规模、消耗电力增加。即，为了提高性能，需要增大窗口尺寸，使解码反复数增加，但在该情况下，需要增大存储器的大小、电路规模。在存储器的大小、电路规模较大的情况下，难以进行电路安装。因此，难以在确保电路规模的扩大抑制及电路安装的容易性的同时提高性能。因此，性能与电路规模及电路安装处于折衷的关系。
在本实施方式1中，采取如下结构：具有与最小吞吐量时的最大可实现的窗口尺寸对应的存储器。这样，根据向纠错解码部36输入的吞吐量，从控制电路12变更窗口尺寸和解码反复数，由此应对多个吞吐量。这里，将窗口尺寸设为窗口80的列方向的大小。因此，在图8的例子中，窗口80的列方向的大小正好是包含1个小校验矩阵71的宽度，因此，当将小校验矩阵71的行数设为p列时，窗口80的窗口尺寸win成为“p”。另外，在本实施方式中，窗口80的行方向的大小为固定值，但也可以是可变的。另外，在图8的例子中，窗口80的行方向的大小正好是包含5个小校验矩阵71的宽度，因此，当将小校验矩阵71的列数设为p列时，窗口80的行方向的大小成为“p×5”。
此外，为了使本处理成为流水线处理，需要在下一个小校验矩阵71的处理所需的信号一致的定时，完成针对当前时间点的窗口80的解码处理。因此，作为针对各吞吐量的窗口尺寸win和解码反复数itr的决定方法，例如考虑如下方法：将最小吞吐量时的窗口尺寸的最大值设为安装上占优势的存储器尺寸的最大值，将窗口尺寸win与解码反复数itr之积设为成为解码处理所需的单位时间以下的最大值。但是，本实施方式1不限定于该方法，也可以采用其他方法。
图9示出针对窗口80的窗口尺寸win和解码反复数itr的净编码增益的对应关系的一例。当将窗口尺寸设为win且将解码反复数设为itr时，横轴示出(win，itr)。即，(7，1)表示窗口尺寸win为“7”，且解码反复数itr为“1次”。这样，通过将窗口尺寸win与解码反复数itr适当组合，能够灵活地应对各种粒度的吞吐量和纠错性能，而完全不需要变更电路结构。
因此，在本实施方式1中，在控制电路12中，针对预先计算出的LDPC卷积码解码处理部362的处理能力，以表的形式存储有与各吞吐量对应的最大的窗口尺寸win与解码反复数itr的组合、以及与各组合对应的净编码增益，控制电路12接受来自系统或用户10的设定，基于向纠错解码部36输入的信号的吞吐量，来决定窗口尺寸win和解码反复数itr。另外，不限定于该方法，也可以采用其他方法，例如将LDPC卷积解码处理部36的处理能力、针对吞吐量的最大的窗口尺寸win与解码反复数itr的组合公式化，并通过控制电路12进行计算等。
此外，在本实施方式1中，控制电路12在决定窗口尺寸win和解码反复数itr时，不仅考虑吞吐量，还考虑构成由光收发装置接收的接收序列的各符号的各比特的错误率。
作为调制方式，例如，在使用了16QAM、64QAM等多值调制方式的情况下，在构成符号的各比特的错误产生频度即错误率中产生偏差。
图10A中示出16QAM的星座映射的一例。16QAM的各符号由4比特构成，表记为[b0，b1，b2，b3]。如针对各比特的“0”和“1”的配置所示，比特组b0，b1与比特组b2、b3相比，“0”与“1”之间的迁移少。因此，b0和b1不易错误，因此，这些比特的错误率较低。另一方面，b2和b3容易错误，因此，这些比特的错误率较高。
这样，错误率按照构成各符号的每个比特或者按照每个比特组而不同。因此，在本实施方式1中，控制电路12按照每个多值调制方式，预先存储每个比特或每个比特组的错误率，计算与每个比特或每个比特组的错误率对应的净编码增益，决定作为表而存储的窗口尺寸win与解码反复数itr的组合。
同样，图10B中示出64QAM的星座映射的一例。64QAM的各符号由6比特构成，表记为[b0，b1，b2，b3，b4，b5]。如针对各比特的“0”与“1”的配置所示，比特组b0、b1与比特组b4、b5相比，“0”与“1”之间的迁移少。因此，b0与b1不易错误，因此，这些比特的错误率较低。另一方面，b4与b5容易错误，因此，这些比特的错误率较高。此外，b2与b3的错误容易度成为其中间，因此，错误率的值也成为中间值。
图11A是示出16QAM中的SNR与各比特的错误率的关系的特性图的一例。例如，如图11A的虚线所示，在SNR12dB中，考虑想要使纠错后的各比特的错误率成为预先设定的阈值以下例如10-15以下的情况。
因此，控制电路12针对比特b0和b1，适当选择并设定用于将2×10-2的错误率纠正为10-15以下的窗口尺寸win和解码反复数itr。
此外，同时，控制电路12针对比特b2和b3，适当选择并设定用于将4×10-2的错误率纠正为阈值以下例如10-15以下的窗口尺寸win和解码反复数itr。
因此，针对比特b2和b3较多地分配解码运算电路和存储器，针对比特b0和b1较少地分配解码运算电路和存储器。由此，能够灵活地应对各种粒度的吞吐量和纠错性能，而完全不需要变更电路结构。
同样，图11B是示出64QAM中的SNR与比特错误率的关系的特性图的一例。例如，如图11B的虚线所示，在SNR19dB中，考虑想要使纠错后的错误率成为预先设定的阈值以下例如10-15以下的情况。
因此，控制电路12针对比特b0和b1，适当选择并设定用于将6×10-3的错误率纠正为10-15以下的窗口尺寸win和解码反复数itr。
此外，同时，控制电路12针对比特b2和b3，适当选择并设定用于将1.5×10-2的比特错误率纠正为10-15以下的窗口尺寸win和解码反复数itr。
此外，同时，控制电路12针对比特b4和b5，适当选择并设定用于将3×10-2的比特错误率纠正为10-15以下的窗口尺寸win和解码反复数itr。
因此，针对比特b4和b5较多地分配解码运算电路和存储器，针对比特b0和b1较少地分配解码运算电路和存储器，针对比特b2和b3分配其中间的规模的解码运算电路和存储器。由此，能够灵活地应对各种粒度的吞吐量和纠错性能，而完全不需要变更电路结构。
通过以上的方式，将由纠错解码部36进行了解码处理后的信号向客户端信号生成部37输入。在发送侧附加了HD-FEC的奇偶校验比特的情况下，在客户端信号生成部37中进行HD-FEC的解码处理。将进行了解码处理后的信号作为各客户端信号而取出，根据需要附加开销等，作为客户端信号而生成。将来自客户端信号生成部37的输出经由客户端接口(OUT)38向各客户端模块等外部设备输出。
这样，通过构成为针对构成符号的各比特，能够根据其错误率而改变窗口尺寸win和解码反复数itr，从而能够应对各种粒度的吞吐量和多级编码而完全不需要变更电路结构，以节省电路规模实现较高的频率利用效率。
如以上那样，本实施方式1的光收发装置具备由纠错解码装置构成的纠错解码部36，该纠错解码装置用于对利用LDPC码编码后的接收序列进行解码。纠错解码部36进行使用了LDPC卷积码的校验矩阵的解码处理，在LDPC卷积码的所述校验矩阵中，多个小校验矩阵71以LDPC规则性构造被耦合。此外，解码处理是使用跨越1个以上的小校验矩阵71的窗口80而以窗口单位依次地进行解码的窗口化的解码处理。该窗口化的解码处理被反复执行解码反复数的次数的量。
在本实施方式1中，窗口80的窗口尺寸win与解码反复数itr能够改变，并从与纠错解码部36连接的控制电路12被输入。
控制电路12基于构成由光收发装置收发的光信号的符号的各比特的错误率和向纠错解码部36输入的吞吐量，来决定窗口尺寸win和解码反复数itr。
由此，本实施方式1的光收发装置具有如下结构：能够改变窗口尺寸win和解码反复数itr，根据按照每个多值调制方式而不同的各比特的错误率和向纠错解码部36输入的吞吐量，适当变更窗口尺寸win和解码反复数itr。由此，能够应对各种吞吐量和各种多值调制方式，能够应对多级编码。如以上那样，在本实施方式1中，通过构成为能够改变窗口尺寸win和解码反复数itr，从而能够应对各种粒度的吞吐量和各种多值调制方式而完全不需要变更电路结构，节省电路规模并以低消耗电力实现较高的频率利用效率。
此外，在本实施方式1中，进行1种LDPC卷积码的编码即可，因此，能够节省电路规模实现与多级编码对应的纠错编码。
此外，针对构成符号的各比特而使用代码长度和冗余度相等的纠错码，因此，客户端信号的收容、符号映射的结构不会变得复杂，因此，能够实现节省电路规模的光收发装置。
另外，在上述实施方式1中，说明了针对16QAM及64QAM调制方式的多级编码，但针对8QAM或者其他调制方式中各比特的错误率不同的调制方式也起到同样的效果。
实施方式2.
在本实施方式2中，使用图12对纠错解码部36的其他结构进行说明。实施方式2与实施方式1的差异仅在于纠错解码部36的结构，其他结构及动作与实施方式1相同，因此，这里省略其说明。
在上述的实施方式1中，如图5所示，由1个较大的运算核心电路构成设置于纠错解码部36的LDPC卷积码解码运算电路3622。这样，在由1个较大的运算核心电路构成的情况下，电路的复杂性增加。在设为任意的窗口尺寸win及任意的解码反复数itr的情况下，该解码处理电路规模的估算变得困难，因此，有时需要重新进行设计。
图12示出本实施方式2的纠错解码部36的结构。如图12所示，在本实施方式2中，代替图5所示的LDPC卷积码解码运算电路3622，并联地配置有2个以上的小规模的小电路规模解码运算电路3623。
这些小电路规模解码运算电路3623全部能够由相同的电路结构实现。
这样，在本实施方式2中，与图5的LDPC卷积码解码运算电路3622相比，采用设置有多个小电路规模解码运算电路3623的电路结构，由此得到以下的效果。例如，为了对16QAM的b0和b1进行处理而分配少量的小电路规模解码运算电路3623，为了对b2和b3进行处理而分配多个小电路规模解码运算电路3623。由此，能够容易进行窗口尺寸win和解码反复数itr的控制。
这样，在本实施方式2中，采取如下控制方法：控制电路12按照进行多级编码的每个比特或每个比特郡，对分配小电路规模解码运算电路3623的个数进行控制。
在本实施方式中，通过采用以上的结构，能够灵活地设计、构筑、控制与多级编码对应的纠错解码部36的电路规模/纠错性能/吞吐量。
如以上那样，在本实施方式2中，也得到与上述的实施方式1同样的效果。并且，在本实施方式2中，由2个以上的小电路规模解码运算电路3623构成纠错解码部36，因此，能够灵活地设计、构筑与多级编码对应的纠错解码部36的电路规模/纠错性能/吞吐量。
实施方式3.
另外，在上述实施方式1及实施方式2中，在LDPC卷积码的解码运算处理中，示出了按照多级编码中的每个比特或每个比特郡而设定控制窗口尺寸和解码反复数的结构。但是，不限于LDPC卷积码，例如，在LDPC块码的解码运算处理中，采用按照多级编码中的每个比特或每个比特郡而设定控制解码反复数itr的结构也起到同样的效果。
标号说明
11、12、13控制电路，21客户端接口(IN)，22客户端信号收容部，23纠错编码部，24符号映射部，25波形整形部，26D/A转换部，27光发送部，31光接收部，32A/D转换部，33波形失真补偿部，34定时检测部，35似然度计算部，36纠错解码部，37客户端信号生成部，38客户端接口(OUT)，231，361交织器，232纠错码处理部，233、363解交织器，362LDPC卷积码解码处理部，3621存储器，3622LDPC卷积码解码运算电路，3623小电路规模解码运算电路。

Claims (4)

1.一种光收发装置，具备：纠错编码装置，其通过1种LDPC码对发送序列进行编码；纠错解码装置，其对通过所述LDPC码进行了编码的接收序列进行解码；以及控制电路，其控制所述纠错编码装置及所述纠错解码装置，其中，
所述纠错编码装置基于由1种冗余度和代码长度构成的LDPC卷积码的校验矩阵，进行所述发送序列的编码处理，
所述纠错解码装置基于所述LDPC卷积码的所述校验矩阵，进行所述接收序列的解码处理，
所述LDPC卷积码的所述校验矩阵的多个小校验矩阵以LDPC规则性构造被耦合，
所述解码处理是窗口化的解码处理，该窗口化的解码处理使用至少部分地包含1个以上的所述小校验矩阵的窗口，以窗口为单位依次进行解码，
所述窗口化的解码处理被反复执行解码反复数的次数，
能够根据向所述纠错解码装置输入的吞吐量而改变窗口尺寸和所述解码反复数，
从所述控制电路向所述纠错解码装置输入所述窗口尺寸和所述解码反复数。
2.根据权利要求1所述的光收发装置，其中，
所述控制电路根据构成所述接收序列的符号的每个比特的错误率和向所述纠错解码装置输入的吞吐量，来决定所述窗口尺寸和所述解码反复数。
3.一种纠错装置，具备：纠错编码部，其通过1种LDPC码对发送序列进行编码；以及纠错解码部，其对通过所述LDPC码进行了编码的接收序列进行解码，其中，
所述纠错编码部基于由1种冗余度和代码长度构成的LDPC卷积码的校验矩阵，进行所述发送序列的编码处理，
所述纠错解码部基于所述LDPC卷积码的所述校验矩阵，进行所述接收序列的解码处理，
所述LDPC卷积码的所述校验矩阵的多个小校验矩阵以LDPC规则性构造被耦合，
所述解码处理是窗口化的解码处理，该窗口化的解码处理使用至少部分地包含1个以上的所述小校验矩阵的窗口，以所述窗口为单位依次进行解码，
所述窗口化的解码处理被反复执行解码反复数的次数，
能够根据向所述纠错解码部输入的吞吐量而改变窗口尺寸和所述解码反复数，
所述窗口尺寸和所述解码反复数是从与所述纠错解码部连接的外部的控制电路输入的。
4.根据权利要求3所述的纠错装置，其中，
所述控制电路根据构成所述接收序列的符号的每个比特的错误率和向所述纠错解码部输入的吞吐量，来决定所述窗口尺寸和所述解码反复数。
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