JP5749799B2 - 並列ビットインターリーバ - Google Patents
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Description
図1は、一般的なビットインターリーブ符号化変調(bit-interleaved coding and modulation:BICM)エンコーダを含むトランスミッタの構成を示すブロック図である。図1に示すトランスミッタ100は、入力プロセシングユニット110、BICMエンコーダ(低密度パリティチェック(low-density parity check:LDPC)エンコーダ120、ビットインターリーバ130、コンステレーションマッパ140を含む)、およびモジュレータ150を備える。
1つのLDPC符号語の巡回ブロック数:N=12
1つのコンステレーションのビット数:M=4、即ち16QAM
上記パラメータでは、1つのLDPC符号語がマッピングされるコンステレーション数はQ×N/M=24である。通常、パラメータQおよびNの選択は、システムがサポートする全てのコンステレーションについて、Q×NがMの倍数となるように行われなければならない。
16QAMの場合、4050セル
64QAMの場合、2700セル
256QAMの場合、2025セル
上記の表1によると、QPSKより大きなコンステレーションについては、並列ストリームの数はカラム‐ロウインターリーバの列数に等しい。16K LDPC符号について、16QAMコンステレーション、64QAMコンステレーション、256QAMコンステレーションに対応するビット‐セルデマルチプレクサを、それぞれ、図11、図12、図13に示す。なお、ビットの表記はDVB−T2規格で用いられているものである。
発明者は、鋭意研究を行った結果、以下の2つの条件が満たされるとき、非常に効率的なインターリーバが提供できるという知見を得た。
各コンステレーション語のM個のビットが、LDPC符号語のM個の異なる巡回ブロックにマッピングされる。これは、LDPC符号語のM個の異なる巡回ブロックから1ビットずつコンステレーション語にマッピングする、ことと等価である。この概要を図18(a)に示す。
M個の巡回ブロックにマッピングされるすべてのコンステレーション語が、当該M個の巡回ブロックのみにマッピングされる。これは、QビットからなるM個の異なる巡回ブロックのM×Q個のビットの全ては、Q個のコンステレーション語にのみマッピングされる、ことと等価である。この概要を図18(b)に示す。
以下、上記の条件1、条件2を満たすビットインターリーバ(並列ビットインターリーバ)の詳細について説明する。なお、以下において、実質的に同じ処理内容、および、同じ処理内容を行う構成ユニットには同じ符号を付す。
ステージB:巡回ブロック内パーミュテーション
ステージC:カラム‐ロウパーミュテーション
ここで、巡回ブロック(間)パーミュテーションは符号語を構成するN個の巡回ブロックの並び順を換えるパーミュテーションであり、巡回ブロック内パーミュテーションは巡回ブロックを構成するQ個のビットの並び順を換えるパーミュテーションであり、カラム‐ロウパーミュテーションは、セクションを構成するM×Q個のビットの並び順を換えるパーミュテーションである。
p(b=0)はビットbが0である確率を示し、p(b=1)はビットbが1である確率を示す。ただし、p(b=0)+p(b=1)=1が成り立つ。
≪発明者によるさらなる検討≫
上述した条件1、条件2を満たすインターリーバ(並列インターリーバ)では、コンステレーション語のビット数Mが巡回ブロック数Nの約数になることを前提としている。しかしながら、常に、MがNの約数になるとは限らない。例として、DVB−T2規格で使用される16K LDPC符号を挙げることができ、16K LDPC符号の符号語はN=45個の巡回ブロックを有する。MがNの約数にならない場合、Mが偶数であるQAMコンステレーションなどの正方形コンステレーションに対するマッピングは容易ではない。
特に、実施の形態に係るビットインターリーブ方法は、疑似巡回低密度パリティチェック符号を用いた通信システムにおけるビットインターリーブ方法であって、前記ビットインターリーブ方法は、それぞれがQ個のビットからなるN個の巡回ブロックで構成される前記疑似巡回低密度パリティチェック符号の符号語を受信する受信ステップと、前記符号語のビットに対して当該符号語のビットの並び順を換えるビットパーミュテーション処理を施すビットパーミュテーションステップと、前記ビットパーミュテーション処理が施された符号語を、それぞれがM個のビットよりなり、それぞれが2M個の所定のコンステレーションポイントのいずれか1つを示す複数のコンステレーション語に分割する分割ステップと、を有し、N個の巡回ブロックの中から、M(Mはコンステレーション語あたりのビット数である。)の倍数となるN’個の巡回ブロックのサブセットを選択する選択ステップと、前記ビットパーミュテーション処理が施される前の前記符号語はN’/M個のセクションに分割され、各前記セクションはM個の前記巡回ブロックからなり、各前記コンステレーション語は、前記N’/M個のセクションのうちの一つと関連付けられており、前記ビットパーミュテーションステップは、各前記コンステレーション語が、関連付けられている前記セクション中のM個の異なる前記巡回ブロックのそれぞれの1個のビットからなる計M個のビットから構成され、各前記セクションのすべてのビットが当該セクションに関連付けられているQ個の前記コンステレーション語にのみにマッピングされるように、前記ビットパーミュテーション処理を行うことを特徴とする。
同様に、実施の形態に係るビットインターリーバは、疑似巡回低密度パリティチェック符号を用いる通信システムにおけるビットインターリーバであって、前記ビットインターリーバは、それぞれがQ個のビットからなるN個の巡回ブロックで構成される前記疑似巡回低密度パリティチェック符号の符号語を受信し、前記符号語のビットに対して当該符号語のビットの並び順を換えるビットパーミュテーション処理を施し、前記ビットパーミュテーション処理が施された符号語を、それぞれがM個のビットよりなり、それぞれが2M個の所定のコンステレーションポイントのいずれか1つを示す複数のコンステレーション語に分割されるように出力するビットパーミュテーション部と、N個の巡回ブロックの中から、M(Mはコンステレーション語あたりのビット数である。)の倍数となるN’個の巡回ブロックのサブセットを選択する選択部と、を備え、前記ビットパーミュテーション処理が施される前の前記符号語はN’/M個のセクションに分割され、各前記セクションはM個の前記巡回ブロックからなり、各前記コンステレーション語はN’/M個の前記セクションのうちのいずれか1つと関連付けられており、前記ビットパーミュテーション部は、各前記コンステレーション語が、関連付けられている前記セクション中のM個の異なる前記巡回ブロックのそれぞれの1個のビットからなる計M個のビットから構成され、各前記セクションのすべてのビットが当該セクションに関連付けられているQ個の前記コンステレーション語にのみにマッピングされるように、前記ビットパーミュテーション処理を行うことを特徴とする。
また、前記符号語のビットは、前記選択された前記N’個の巡回ブロックのサブセットに含まれず、ビットの並び順を換える対象とされないままにされるビット群、または、前記選択された前記N’個の巡回ブロックのサブセットに含まれず、選択されなかった巡回ブロックのみに適用される、前記ビットパーミュテーション処理からは独立したビットの並び順を換える対象となるビット群を含むとしても構わない。
例えば、除外される巡回ブロックは、変数ノードの重みが最も小さい巡回ブロックであってもよい。RA QC LDPC符号(図5参照)の場合、例えば、除外される巡回ブロックは、バリティ部分(重み2の変数ノードを有する)の巡回ブロックであってもよく、この場合、例えば符号語の最後から1以上の巡回ブロックであってもよい。
また、前記選択ステップは、各巡回ブロックに含まれるビットの重要度に基づいて、前記巡回ブロックを選択するとしても構わない。
また、選択されたN’個の巡回ブロックのサブセットは、符号語の最初のビットを有する巡回ブロックから連続するN’個のブロックにより構成されるとしても構わない。
図30は、実施の形態(その1)で説明したインターリーブ方法を適用する適用対象の巡回ブロックと適用しない適用対象外の巡回ブロック(除外される巡回ブロック)を示す図である。但し、図30は、符号がDVB−T2規格で定義されている16K LDPC符号であり、コンステレーションが16QAMコンステレーションである場合に対する図である。図30の例では、適用対象の巡回ブロックは44個の巡回ブロック(1、・・・、44)であり、適用対象外の巡回ブロック(除外される巡回ブロック)はその最終行の1個の巡回ブロック45のみである。また、4個の黒四角が1番目のコンステレーション語の4ビットを表す。
各コンステレーション語のM個のビットが、LDPC符号語のM/F個の異なる巡回ブロックにマッピングされる。これは、LDPC符号語のM/F個の異なる巡回ブロックからF個のビットずつコンステレーション語にマッピングする、ことと等価である。この概要を図31(a)に示す。
M/F個の巡回ブロックにマッピングされるすべてのコンステレーション語が、当該M/F個の巡回ブロックのみにマッピングされる。これは、QビットからなるM/F個の異なる巡回ブロックのM×Q/F個のビットの全ては、Q/F個のコンステレーション語にのみマッピングされる、ことと等価である。この概要を図31(b)に示す。
以下、上記の条件1A、条件2Aを満たすビットインターリーバ(並列ビットインターリーバ)の詳細について説明する。なお、以下において、実質的に同じ処理内容、および、同じ処理内容を行う構成ユニットには同じ符号を付す。
以下、NがMの倍数ではなく、フォルディングを行う場合のインターリーバの一例について記載する。
以下、表3で説明したDVB−T2規格で用いられるLDPC符号に対する、セクションパーミュテーションの具体例について説明する。
(例1A)N=45,Q=360,M=4,フォルディングなし(F=1)の場合
図44(a)は、N=45,Q=360,M=4でフォルディングなし(F=1)の場合の、セクションパーミュテーションの構造を示す図である。
(例1B)N=45,Q=360,M=4でフォルディングあり(F=2)の場合
図44(b)は、N=45,Q=360,M=4でフォルディングあり(F=2)の場合の、セクションパーミュテーションの構造を示す図である。
図45(a)は、N=45,Q=360,M=6でフォルディングなし(F=1)の場合の、セクションパーミュテーションの構造を示す図である。
図45(b)は、N=45,Q=360,M=6でフォルディングあり(F=2)の場合の、セクションパーミュテーションの構造を示す図である。
本発明は上記の実施の形態で説明した内容に限定されず、本発明の目的とそれに関連又は付随する目的を達成するためのいかなる形態においても実施可能であり、例えば、以下であってもよい。
本発明に係るインターリーブ方法、インターリーバ、デインターリーブ方法、デインターリーバ、およびデコーダとその効果について説明する。
2010A ビットパーミュテーションユニット
2021A フォルディングセクションパーミュテーションユニット
2131A、2132A カラム‐ロウパーミュテーションユニット
2500A トランスミッタ
2510 LDPCエンコーダ
2520A ビットインターリーバ
2530 コンステレーションマッパ
2700A、2800A レシーバ
2710 コンステレーションデマッパ
2720A ビットデインターリーバ
2730 LDPCデコーダ
2740 減算ユニット
2750A ビットインターリーバ
Claims (4)
- リピートアキュミュレート疑似巡回低密度パリティチェック符号を含む疑似巡回低密度パリティチェック符号の符号語をインターリーブするビットインターリーブ方法であって、
前記ビットインターリーブ方法は、
それぞれがQ個のビットからなるN個の巡回ブロックで構成される前記符号語に対して前記巡回ブロックの順番の並び替えを規定した巡回ブロックパーミュテーション規則に従ってパーミュテーション処理を施すパーミュテーションステップと、
前記パーミュテーション処理が施された符号語の各ビットを、それぞれがM個のビットで構成されるQ×N/M個のコンステレーション語に割り当てる割り当てステップと、
を有し、
FはMとQの約数であり、
NはM/Fの倍数ではなく、
N’は(M/F)×floor(N/(M/F))であり、
前記N個の巡回ブロックの内のN’個の巡回ブロックのそれぞれは、前記巡回ブロックパーミュテーション規則によりF×N’/M個のフォルディングセクションの内のいずれか一つに割り当てられ、前記フォルディングセクションのそれぞれはM/F個の巡回ブロックで構成され、
前記N’個の巡回ブロックから除外される(N−N’)個の巡回ブロックには、前記符号語のパリティセクションの巡回ブロックが含まれ、
前記巡回ブロックパーミュテーション規則は、前記N’個の巡回ブロックのそれぞれが割り当てられるフォルディングセクションを規定しており、
前記割り当てステップは、
前記フォルディングセクションそれぞれにおいて、Q/F個のコンステレーション語のそれぞれに、M/F個の前記巡回ブロックそれぞれのF個のビットからなる計M個のビットを割り当てる処理を行う
ことを特徴とするビットインターリーブ方法。 - リピートアキュミュレート疑似巡回低密度パリティチェック符号を含む疑似巡回低密度パリティチェック符号の符号語をインターリーブするビットインターリーバであって、
前記ビットインターリーバは、
それぞれがQ個のビットからなるN個の巡回ブロックで構成される前記符号語に対して前記巡回ブロックの順番の並び替えを規定した巡回ブロックパーミュテーション規則に従ってパーミュテーション処理を施すパーミュテーション部と、
前記パーミュテーション処理が施された符号語の各ビットを、それぞれがM個のビットで構成されるQ×N/M個のコンステレーション語に割り当てる割り当て部と、
を備え、
FはMとQの約数であり、
NはM/Fの倍数ではなく、
N’は(M/F)×floor(N/(M/F))であり、
前記N個の巡回ブロックの内のN’個の巡回ブロックのそれぞれは、前記巡回ブロックパーミュテーション規則によりF×N’/M個のフォルディングセクションの内のいずれか一つに割り当てられ、前記フォルディングセクションのそれぞれはM/F個の巡回ブロックで構成され、
前記N’個の巡回ブロックから除外される(N−N’)個の巡回ブロックには、前記符号語のパリティセクションの巡回ブロックが含まれ、
前記巡回ブロックパーミュテーション規則は、前記N’個の巡回ブロックのそれぞれが割り当てられるフォルディングセクションを規定しており、
前記割り当て部は、
前記フォルディングセクションそれぞれにおいて、Q/F個のコンステレーション語のそれぞれに、M/F個の前記巡回ブロックそれぞれのF個のビットからなる計M個のビットを割り当てる処理を行う
ことを特徴とするビットインターリーバ。 - デコード方法であって、
請求項1記載のビットインターリーブ方法により、それぞれがQ個のビットからなるN個の巡回ブロックで構成される符号語をM個のビットずつ割り当てて生成されたQ×N/M個のコンステレーション語を変調して送信された信号を復調して復調信号を生成する復調ステップと、
前記ビットインターリーブ方法における前記巡回ブロックパーミュテーション規則及び当該巡回ブロックパーミュテーション規則適用後の前記符号語の各ビットの各コンステレーション語への割り当て規則に基づいて前記復調信号をデコードして、前記疑似巡回低密度パリティチェック符号による符号化前のデータを生成するデコードステップと、
を有することを特徴とするデコード方法。 - デコーダであって、
請求項2記載のビットインターリーバにより、それぞれがQ個のビットからなるN個の巡回ブロックで構成される符号語をM個のビットずつ割り当てて生成されたQ×N/M個のコンステレーション語を変調して送信された信号を復調して復調信号を生成する復調部と、
前記ビットインターリーバにおいて使用される前記巡回ブロックパーミュテーション規則及び当該巡回ブロックパーミュテーション規則適用後の前記符号語の各ビットの各コンステレーション語への割り当て規則に基づいて前記復調信号をデコードして、前記疑似巡回低密度パリティチェック符号による符号化前のデータを生成するデコード部と、
を備えることを特徴とするデコーダ。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP11004127.4 | 2011-05-18 | ||
EP11004127A EP2525498A1 (en) | 2011-05-18 | 2011-05-18 | Bit-interleaved coding and modulation (BICM) with quasi-cyclic LDPC codes |
PCT/JP2012/003264 WO2012157284A1 (ja) | 2011-05-18 | 2012-05-18 | 並列ビットインターリーバ |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015097361A Division JP5898358B2 (ja) | 2011-05-18 | 2015-05-12 | 並列ビットインターリーバ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2012157284A1 JPWO2012157284A1 (ja) | 2014-07-31 |
JP5749799B2 true JP5749799B2 (ja) | 2015-07-15 |
Family
ID=44799428
Family Applications (8)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013515008A Active JP5749799B2 (ja) | 2011-05-18 | 2012-05-18 | 並列ビットインターリーバ |
JP2015097361A Active JP5898358B2 (ja) | 2011-05-18 | 2015-05-12 | 並列ビットインターリーバ |
JP2016039789A Active JP6072953B2 (ja) | 2011-05-18 | 2016-03-02 | 並列ビットインターリーバ |
JP2016252331A Active JP6259063B2 (ja) | 2011-05-18 | 2016-12-27 | 並列ビットインターリーバ |
JP2017227306A Active JP6430613B2 (ja) | 2011-05-18 | 2017-11-28 | 並列ビットインターリーバ |
JP2018202753A Active JP6568288B2 (ja) | 2011-05-18 | 2018-10-29 | 並列ビットインターリーバ |
JP2019141859A Active JP6800290B2 (ja) | 2011-05-18 | 2019-08-01 | 並列ビットインターリーバ |
JP2020194008A Active JP6999010B2 (ja) | 2011-05-18 | 2020-11-24 | 並列ビットインターリーバ |
Family Applications After (7)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015097361A Active JP5898358B2 (ja) | 2011-05-18 | 2015-05-12 | 並列ビットインターリーバ |
JP2016039789A Active JP6072953B2 (ja) | 2011-05-18 | 2016-03-02 | 並列ビットインターリーバ |
JP2016252331A Active JP6259063B2 (ja) | 2011-05-18 | 2016-12-27 | 並列ビットインターリーバ |
JP2017227306A Active JP6430613B2 (ja) | 2011-05-18 | 2017-11-28 | 並列ビットインターリーバ |
JP2018202753A Active JP6568288B2 (ja) | 2011-05-18 | 2018-10-29 | 並列ビットインターリーバ |
JP2019141859A Active JP6800290B2 (ja) | 2011-05-18 | 2019-08-01 | 並列ビットインターリーバ |
JP2020194008A Active JP6999010B2 (ja) | 2011-05-18 | 2020-11-24 | 並列ビットインターリーバ |
Country Status (9)
Country | Link |
---|---|
US (7) | US9100049B2 (ja) |
EP (4) | EP2525498A1 (ja) |
JP (8) | JP5749799B2 (ja) |
CN (3) | CN107104679B (ja) |
ES (3) | ES2701833T3 (ja) |
HU (1) | HUE026033T2 (ja) |
PL (1) | PL2566056T3 (ja) |
TW (1) | TWI569585B (ja) |
WO (1) | WO2012157284A1 (ja) |
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-
2011
- 2011-05-18 EP EP11004127A patent/EP2525498A1/en not_active Withdrawn
-
2012
- 2012-05-18 WO PCT/JP2012/003264 patent/WO2012157284A1/ja active Application Filing
- 2012-05-18 EP EP12785964.3A patent/EP2566056B1/en active Active
- 2012-05-18 JP JP2013515008A patent/JP5749799B2/ja active Active
- 2012-05-18 EP EP15172081.0A patent/EP2940877B1/en active Active
- 2012-05-18 ES ES15172081T patent/ES2701833T3/es active Active
- 2012-05-18 CN CN201710113501.4A patent/CN107104679B/zh active Active
- 2012-05-18 ES ES12785964.3T patent/ES2549656T3/es active Active
- 2012-05-18 US US14/115,760 patent/US9100049B2/en active Active
- 2012-05-18 TW TW101117770A patent/TWI569585B/zh active
- 2012-05-18 CN CN201280022720.7A patent/CN103563256B/zh active Active
- 2012-05-18 PL PL12785964T patent/PL2566056T3/pl unknown
- 2012-05-18 CN CN201710114476.1A patent/CN107094025B/zh active Active
- 2012-05-18 EP EP18185973.7A patent/EP3416295B1/en active Active
- 2012-05-18 HU HUE12785964A patent/HUE026033T2/en unknown
- 2012-05-18 ES ES18185973T patent/ES2902352T3/es active Active
-
2015
- 2015-05-12 JP JP2015097361A patent/JP5898358B2/ja active Active
- 2015-06-26 US US14/752,062 patent/US9319071B2/en active Active
-
2016
- 2016-03-02 JP JP2016039789A patent/JP6072953B2/ja active Active
- 2016-03-08 US US15/063,865 patent/US9621192B2/en active Active
- 2016-12-27 JP JP2016252331A patent/JP6259063B2/ja active Active
-
2017
- 2017-02-27 US US15/443,464 patent/US10447311B2/en active Active
- 2017-11-28 JP JP2017227306A patent/JP6430613B2/ja active Active
-
2018
- 2018-10-29 JP JP2018202753A patent/JP6568288B2/ja active Active
-
2019
- 2019-08-01 JP JP2019141859A patent/JP6800290B2/ja active Active
- 2019-09-04 US US16/559,970 patent/US11115060B2/en active Active
-
2020
- 2020-11-24 JP JP2020194008A patent/JP6999010B2/ja active Active
-
2021
- 2021-08-10 US US17/398,273 patent/US11671118B2/en active Active
-
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- 2023-04-27 US US18/140,164 patent/US20240088917A1/en active Pending
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JP6567154B2 (ja) | 並列ビットインターリーバ | |
JP5719927B2 (ja) | 並列ビットインターリーバ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20140606 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140805 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20141002 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20150224 |
|
A521 | Request for written amendment filed |
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