CN104981979A - 纠错码的检查矩阵的数据结构、纠错码的编码率变更装置以及变更方法 - Google Patents

纠错码的检查矩阵的数据结构、纠错码的编码率变更装置以及变更方法 Download PDF

Info

Publication number
CN104981979A
CN104981979A CN201380072589.XA CN201380072589A CN104981979A CN 104981979 A CN104981979 A CN 104981979A CN 201380072589 A CN201380072589 A CN 201380072589A CN 104981979 A CN104981979 A CN 104981979A
Authority
CN
China
Prior art keywords
matrix
row
code
error correcting
inspection matrix
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201380072589.XA
Other languages
English (en)
Other versions
CN104981979B (zh
Inventor
杉原坚也
宫田好邦
松本涉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of CN104981979A publication Critical patent/CN104981979A/zh
Application granted granted Critical
Publication of CN104981979B publication Critical patent/CN104981979B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/033—Theoretical methods to calculate these checking codes
    • H03M13/036—Heuristic code construction methods, i.e. code construction or code search based on using trial-and-error
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1148—Structural properties of the code parity-check or generator matrix
    • H03M13/1154—Low-density parity-check convolutional codes [LDPC-CC]
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1148—Structural properties of the code parity-check or generator matrix
    • H03M13/116—Quasi-cyclic LDPC [QC-LDPC] codes, i.e. the parity-check matrix being composed of permutation or circulant sub-matrices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1148—Structural properties of the code parity-check or generator matrix
    • H03M13/118—Parity check matrix structured for simplifying encoding, e.g. by having a triangular or an approximate triangular structure
    • H03M13/1185—Parity check matrix structured for simplifying encoding, e.g. by having a triangular or an approximate triangular structure wherein the parity-check matrix comprises a part with a double-diagonal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/61—Aspects and characteristics of methods and arrangements for error correction or error detection, not provided for otherwise
    • H03M13/615—Use of computational or mathematical techniques
    • H03M13/616—Matrix operations, especially for generator matrices or check matrices, e.g. column or row permutations
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/63—Joint error correction and other techniques
    • H03M13/635—Error control coding in combination with rate matching
    • H03M13/6362—Error control coding in combination with rate matching by puncturing
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0041—Arrangements at the transmitter end
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0045—Arrangements at the receiver end

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Probability & Statistics with Applications (AREA)
  • Theoretical Computer Science (AREA)
  • Mathematical Analysis (AREA)
  • Computational Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Mathematical Optimization (AREA)
  • Pure & Applied Mathematics (AREA)
  • Signal Processing (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Algebra (AREA)
  • Computing Systems (AREA)
  • Error Detection And Correction (AREA)

Abstract

本发明以空间耦合LDPC码为基础，获得具有高纠错性能的LDPC码的检查矩阵的数据结构和实现高纠错性能的纠错码的编码率变更装置以及变更方法。纠错码的检查矩阵的数据结构是纠错码的检查矩阵的数据结构，纠错码是LDPC码，检查矩阵具有针对由检查矩阵的一部分列构成的部分矩阵对行进行排序后的矩阵构造。另外，在纠错码的编码率变更装置以及方法中，根据打孔位置确定信号而确定的打孔位置是使得在检查矩阵的由于打孔而受直接影响的区域中包含2个以上的1的列的数量最少的打孔位置。

Description

纠错码的检查矩阵的数据结构、纠错码的编码率变更装置以及变更方法
技术领域
本发明涉及纠错码的检查矩阵的数据结构、纠错码的编码率变更装置以及变更方法。
背景技术
纠错码是在通信系统、广播系统或存储装置等中使用的技术。具体地说，通过在数字数据中附加冗余的比特进行发送或存储，即使在所接收的数据或从存储介质读取的数据中具有错误比特，也能够进行纠错。但是，可纠正的错误比特数存在极限，另外，可纠正的错误比特数根据纠错码方式的纠错性能而不同。
在此领域中，将进行发送或存储的数据称为信息比特，将对信息比特附加的冗余比特称为奇偶校验比特。奇偶校验比特是利用因纠错码的编码方式而不同的计算方法，根据信息比特计算的。另外，将组合信息比特与奇偶校验比特的比特串称为码字。
被称为分组码(block code)的纠错码按照预先确定的比特数的单位，根据信息比特来计算奇偶校验比特。即，1个码字内的信息比特数以及奇偶校验比特数是确定的，分别称为信息比特长、奇偶校验比特长。另外，将码字的比特数称为码长。
近年来，作为纠错码，广泛应用低密度奇偶性检查(LDPC：Low-DensityParity-Check：低密度奇偶校验)码。LDPC码是非零要素少的以稀疏的奇偶性检查矩阵(以下，称为“检查矩阵”)定义的分组码。
在本发明的说明书中，检查矩阵的各矩阵要素是0或1。另外，将检查矩阵的列所包含的1的个数称为列权重。另外，检查矩阵的各列与构成码字的各比特相对应。即，检查矩阵的列数作为码长。另外，在检查矩阵是满秩的情况下，检查矩阵的行数与奇偶校验比特长相等。
这里，对以例如图11这样的检查矩阵定义的空间耦合LDPC(Spatially-coupledLDPC)码进行理论性分析，显现出纠错性能高的情况(例如参照非专利文献1)。
在图11中，围绕外边的四边形表示空间耦合LDPC码的检查矩阵，其中的四边形(小检查矩阵)表示空间耦合LDPC码的部分矩阵。表示小检查矩阵的四边形以外的部分的矩阵要素全部是0。此外，小检查矩阵本身也为检查矩阵，如图11那样，将多个这些四边形倾斜地结合而构成大检查矩阵后的矩阵成为空间耦合LDPC码的检查矩阵。
在非专利文献1中示出的理论分析是，在检查矩阵具有如图11的构造这样的条件下，采用密度发展法这样的数值分析方法，来评价空间耦合LDPC码的纠错性能。其分析结果显现出具有接近于理论极限的高纠错性能的情况。
现有技术文献
非专利文献
非专利文献1：S.Kudekar，C.Measson，T.J.Richardson，and R.L.Urbanke，“ThresholdSaturation on BMS Channels via Spatial Coupling”，CoRR，2010
发明内容
发明要解决的课题
但是，在现有技术中具有以下这样的课题。
根据非专利文献1，虽然显现出空间耦合LDPC码具有高纠错性能的情况，但非专利文献1没有公开具体的检查矩阵的结构(即，各小检查矩阵的具体结构)或关于小检查矩阵的构成方法。这基于密度发展法这样的评价方法的性质、即是未给出任何小检查矩阵的具体结构就进行评价的方法。
在实际构成空间耦合LDPC码进行实际应用的情况下，在构成的空间耦合LDPC码的纠错性能与理论极限之间产生很大的差异。这是由于小检查矩阵的具体结构而引起的，其中，重要的原因是检查矩阵具有的闭路构造。
将例如图12那样以线段连接检查矩阵的1位置并从某一个1出发沿着线段返回至初始位置的构造称为闭路。将构成闭路的1的个数称为闭路的长度，短闭路成为空间耦合LDPC码的纠错性能劣化的原因。在实际应用空间耦合LDPC码时，由于电路规模等的成本要求而导致码长等具有制约，当在这样的制约下构成空间耦合LDPC码时，产生很多的短闭路，导致纠错性能劣化。
当如以上这样在实际应用的条件下构成空间耦合LDPC码时，存在纠错性能由于小检查矩阵的具体结构而劣化的问题。其原因之一是，存在由于检查矩阵具有的短闭路构造而导致纠错性能劣化的问题。
本发明是为了解决上述这样的课题而完成的，其目的是以空间耦合LDPC码为基础来获得具有高纠错性能的LDPC码的检查矩阵的数据结构和实现高纠错性能的纠错码的编码率变更装置以及变更方法。
解决问题的手段
在本发明的纠错码的检查矩阵的数据结构中，纠错码是LDPC码，检查矩阵具有针对由检查矩阵的一部分列构成的部分矩阵对行进行排序后的矩阵构造。
另外，本发明的纠错码的编码率变更装置具备：打孔电路，其根据打孔位置确定信号来削减奇偶校验比特；以及打孔恢复处理部，其根据打孔位置确定信号来恢复已打孔的奇偶校验比特，根据打孔位置确定信号而确定的打孔位置是使得在检查矩阵的由于打孔而受直接影响的区域中包含2个以上的1的列的数量最少的打孔位置。
另外，本发明的纠错码的编码率变更方法具有以下的步骤：打孔步骤，根据打孔位置确定信号来削减奇偶校验比特；以及打孔恢复步骤，根据打孔位置确定信号来恢复已打孔的奇偶校验比特，根据打孔位置确定信号而确定的打孔位置是使得在检查矩阵的由于打孔而受直接影响的区域中包含2个以上的1的列的数量最少的打孔位置。
发明的效果
根据本发明的纠错码的检查矩阵的数据结构，纠错码是LDPC码，检查矩阵具有针对由检查矩阵的一部分列构成的部分矩阵对行进行排序后的矩阵构造。
另外，根据本发明的纠错码的编码率变更装置以及方法，具备：根据打孔位置确定信号来削减奇偶校验比特的打孔电路(步骤)；以及根据打孔位置确定信号来恢复已打孔的奇偶校验比特的打孔恢复处理部(步骤)，根据打孔位置确定信号而确定的打孔位置是使得在检查矩阵的由于打孔而受直接影响的区域中包含2个以上的1的列的数量最少的打孔位置。
因此，以空间耦合LDPC码为基础，可获得具有高纠错性能的LDPC码的检查矩阵的数据结构和实现高纠错性能的纠错码的编码率变更装置以及变更方法。
附图说明
图1是示出使单位矩阵循环移位的循环置换矩阵的说明图。
图2是示出空间耦合LDPC码的检查矩阵的例子的说明图，其中，小检查矩阵由循环置换矩阵的分块矩阵构成。
图3是例示本发明实施方式1的与空间耦合QC LDPC码的检查矩阵相对的行的排序的说明图。
图4是示出在对空间耦合QC LDPC码的行进行排序之前的检查矩阵的说明图。
图5是示出在对空间耦合QC LDPC码的行进行排序之后的检查矩阵的说明图。
图6是示出本发明实施方式1的与空间耦合QC LDPC码的检查矩阵相对的行的排序顺序的流程图。
图7是将本发明实施方式2的具备打孔功能的纠错码的编码率变更装置应用于通信系统时的说明图。
图8是关于一般的空间耦合QC LDPC码的检查矩阵示出打孔中的纠错性能的劣化的说明图。
图9是关于本发明实施方式1的LDPC码的检查矩阵的数据结构示出打孔中的纠错性能的说明图。
图10是示出本发明实施方式2的打孔的位置确定顺序的流程图。
图11是例示空间耦合LDPC码的检查矩阵的说明图。
图12是示出空间耦合LDPC码的检查矩阵的课题的说明图。
具体实施方式
以下，使用附图来说明本发明的纠错码的检查矩阵的数据结构、纠错码的编码率变更装置以及变更方法的优选实施方式，在各个图中对同一或相应的部分标注同一标号进行说明。
实施方式1.
将根据信息比特计算可纠错的奇偶校验比特而构成码字的情况称为纠错编码。纠错编码的计算顺序根据纠错码方式而不同，但在例如以LDPC码为代表的线性分组码中，根据检查矩阵的数据结构进行纠错编码。这里示出纠错编码方法的一例。
设信息比特序列为d，设检查矩阵为H，设算出的奇偶校验比特序列为p，设码字为c。其中，d、p、c为矢量，1个矢量要素对应于1比特。如上所述，码字c由信息比特序列d和奇偶校验比特序列p构成，所以，c可表示为c＝(d、p)。
在线性分组码的情况下，在c与H之间具有cHT＝0这样的关系。其中，HT表示H的转置矩阵，0表示要素全是0的矢量。如上所述，c＝(d、p)，所以，(d、p)HT＝0成立。为了使用本式根据已知的d以及H计算p，只要对以p的矢量要素为变量的联立一次方程式进行求解即可。该联立一次方程式为基于检查矩阵H的数据结构的式子，但只要利用例如高斯消元法进行求解，就能够计算奇偶校验比特序列p。
在实施方式1中，对在纠错编码装置以及解码装置中采用的纠错码的检查矩阵的数据结构进行说明。
首先，关于LDPC码，说明在本发明的说明中使用的用语和定义。图1是使单位矩阵循环移位后的矩阵，称为循环置换矩阵。在图1中，所谓循环移位是指，如果为通常的右移动，则将在移动后露出于矩阵右侧的列插入到矩阵的最左侧的列中的操作。这里，将移动的列数称为移动量。
在利用将循环置换矩阵作为小检查矩阵的分块矩阵(一般也称为分组(block)矩阵)表示LDPC码的检查矩阵时，该LDPC码被称为准循环(QC：Quasi-Cyclic)LDPC码。
图2是示出空间耦合LDPC码的检查矩阵的例子的说明图，其中，小检查矩阵由循环置换矩阵的分块矩阵构成。在图2中，利用小四边形表示的循环置换矩阵虽然移动量各不相同，但也可以相同。检查矩阵的结构以及电路安装是比较容易的，在实际应用中时常采用QC LDPC码。
当把QC LDPC码的检查矩阵作为小检查矩阵构成空间耦合LDPC码时，大多会产生成为纠错性能劣化原因的短闭路。这是例如图2所示的闭路，是由于未适当地选择移动量而产生的。
但是，由于组合的数较多，因此，很难以不产生短闭路的方式确定各循环置换矩阵的移动量，虽然提出了大量的实际应用的确定法，但即使在当前也是被广泛研究的问题。因此，在本发明的实施方式1中，针对空间耦合QC LDPC码，通过在配置循环置换矩阵的位置施加变更，来构成不易产生闭路的构造的检查矩阵。
在短闭路中，成为纠错性能劣化原因的短闭路是包含列权重小的列的闭路。另外，列权重小的列的比例越大，则纠错性能越容易劣化。这样的闭路容易产生使纠错性能劣化的被称为陷阱集(trapping set)的构造，尤其影响到错误平层(error floor)性能的劣化。
为了消除这样的包含列权重小的列的短闭路，构成这样的构造：针对空间耦合QC LDPC码的检查矩阵，使一部分行进行排序。图3是例示本发明实施方式1的与空间耦合QC LDPC码的检查矩阵相对的行的排序的说明图。
在图3中，使由列权重3以上的列构成的部分矩阵的行进行排序。在图3左侧的矩阵的右边标注的数字表示行分组编号，以行分组单位进行行的排序。另外，利用编号和箭头表示各个行分组在图3右侧的矩阵的哪里进行排序。这里，行分组是指，在将1个循环置换矩阵的行数作为一个单位来分割检查矩阵的行时的行的集合。行分组编号是将矩阵最上面的分组编号设为0，从上向下依次计算。
以下，参照图4、5，说明通过这样的行的排序来消除包含列权重小的列的短闭路的情况。图4是示出在使空间耦合QC LDPC码的行进行排序之前的检查矩阵的说明图，图5是示出在使空间耦合QC LDPC码的行进行排序之后的检查矩阵的说明图。
此外，在图4中，靠近矩阵的右侧记载了列权重2的部分。即，即便使检查矩阵的列进行排序，以闭路构造为代表的LDPC码的性质、纠错性能也不变化，所以，也可以如图4那样进行记载。另外，图5仅记载了列权重2以及3的列。
图4所示的长度6的闭路由列权重3的一列以及列权重2的两列构成，其成为纠错性能的较大的劣化原因。与此相对，在如图5那样实施了行的排序的检查矩阵中，不存在由图4所示的列权重3的一列以及列权重2的两列构成的长度6的闭路。
即，仅包含列权重3的一列、剩余的列为列权重2的列的闭路成为图5所示的构造的闭路，在此例中，长度最短也是12。因此，可通过从6延长了闭路的长度，消除纠错性能的劣化。如以上那样，通过根据行的排序来分离在图3中相邻的循环置换矩阵的配置，可消除短闭路。
接着，参照图6的流程图，说明本发明实施方式1的与上述空间耦合QC LDPC码的检查矩阵相对的行的排序顺序。
首先，生成空间耦合QC LDPC码的检查矩阵(步骤S11)。这里，检查矩阵的生成采用公知的现有方法，例如有Progressive Edge Growth等方法。
接着，针对由在步骤11中生成的检查矩阵的一部分的列构成的部分矩阵，根据下式(1)的规则进行行的排序(步骤S12)。
y＝ax mod m  …(1)
此外，在式子(1)中，x表示排序前的行分组编号，y表示排序后的行分组编号，m表示行分组的总数，a表示与m互质的整数。
这里，进行行的排序的部分矩阵可以是由上述的列权重3以上的列构成的部分矩阵，或者是其它矩阵。例如，当列权重2的列不存在于步骤S11中生成的检查矩阵中时，可以是由列权重4以上的列构成的部分矩阵。另外，也可以是由对检查矩阵内最小的列权重的值加1而得到的值以上的列、或加上大于1的值而得到的值以上的列构成的部分矩阵。
另一方面，与上述相反，也可以是由某值以下的列权重的列构成的部分矩阵。总之，通过以列权重为基准进行设定，能够消除由列权重小的列构成的闭路。
另外，不限于以列权重为基准的情况，可利用其它方法来选择部分矩阵。例如，在空间耦合QC LDPC码的检查矩阵中产生短闭路是因为循环置换矩阵密集，利用行的排序来消除密集，从而可能能够减少短的闭路。
另外，上述式(1)的右边的x、m是在步骤S11中生成检查矩阵的时刻确定的。剩余的a是与m互质的1以上的整数。即，a是1以上、小于m且不是m的约数的数。这样，当x取0到m-1的值时，y也取0到m-1的值，y所取的值不会在2个以上的x处重叠。
下式(2)示出上述式(1)的具体例。该式(2)示出在上述图3的例子中采用的排序规则。
y＝3x mod 13  …(2)
此外，下式(3)示出确定上述a的式子。
此外，式(3)右边的w表示进行行的排序的部分矩阵的列权重。另外，式(3)的右边用数学记号记载使m除以w而得的值的小数点以后被舍去后的值。
这里，可通过根据式(3)确定a，高效地消除空间耦合QC LDPC码的检查矩阵中的循环置换矩阵的密集。具体地说，如果采用式(3)的a，当对图5所示的那样的由列权重3以上的列构成的部分矩阵进行行的排序时，仅包含一个列权重3且其以外所包含的列的列权重全部是2的闭路最短为2a+2。
如以上那样，通过对空间耦合QC LDPC码的检查矩阵的部分矩阵的行进行排序，可消除检查矩阵内的短闭路，可提高纠错性能。
另外，如果构成具备已应用行的排序手段的检查矩阵的LDPC码的通信系统、广播系统以及存储装置，则能够提高纠错性能。
此外，在步骤S11中，当生成空间耦合QC LDPC码的检查矩阵时，如果采用密度发展法等，对列权重的值及其分布进行优化等从而提高纠错性能，则也能够提高进行步骤S12之后的纠错性能。
此外，这里，是在生成空间耦合QC LDPC码的检查矩阵之后进行行的排序，但也可以在确定各循环置换矩阵的移动量等具体值之前，进行步骤S12的行的排序。在此情况下，在步骤S12之后，需要确定移动量的步骤。
这样，不需要考虑在步骤S12中由于行的排序而重新产生的闭路，所以，能够更多地消除短闭路，能够构成纠错性能高的检查矩阵。
另外，如果采用图5所示的阶段状地配置有由列权重2的列构成的部分矩阵的结构的检查矩阵，则可获得能够以小的运算量来计算奇偶校验比特的效果。
实施方式2.
在本发明的实施方式2中，示出针对具有上述实施方式1的数据结构的检查矩阵的LDPC码来实现编码率变更的方法以及装置。
编码率是用信息比特长/码长表示的值。虽然编码率越大，则奇偶校验比特占由发送机发送的全部比特的比率越小，冗余性也越小，但纠错性能变低。相反，虽然编码率越小，则奇偶校验比特的比率越大越冗余，但纠错性能变高。因为存在这样的关系，所以可根据采用纠错码的系统及其运用环境来每次变更编码率的情况是有效的。
这里，奇偶校验比特的打孔是变更编码率的现有方法。打孔是通过削减已算出的一部分奇偶校验比特并且不进行发送，来变更编码率。图7是将本发明实施方式2的具备打孔功能的纠错码的编码率变更装置应用于通信系统时的说明图。
在图7中，该通信系统经由通信路径30相互连接发送机10和接收机20。发送机10具有LDPC码的编码器11、打孔电路12以及调制器13，接收机20具有解调器21、打孔恢复处理部22以及LDPC码的解码器。
LDPC码的编码器11对向发送机10输入的信息比特进行LDPC码的编码，输出码字。
打孔电路12根据打孔位置确定信号，来确定进行打孔的奇偶校验比特在码字内的位置。然后，打孔电路12从码字中消除已确定的位置的奇偶校验比特，输出打孔后的码字。这里，进行打孔的奇偶校验比特数可以是任何比特，可以由任意的数构成。
调制器13将打孔后的码字转换为电波、光或电信号等的发送信号，发送至通信路径30。所发送的信号经过通信路径30由接收机20接收。
解调器21根据所接收的信号，计算对数似然比(LLR：Log-Likelihood Ratio)串而进行输出。LLR是对各比特定义的值，表示其比特是0还是1，还表示其可靠度。
例如，当LLR是正的值且绝对值大时，表示相应比特是0的可能性高，当LLR是负的值且绝对值小时，表示相应比特是1的可能性高。另外，在LLR是0的情况下，表示完全没有表示相应比特是0还是1的信息。此外，0与1的正负对应有时与此说明相反。
打孔恢复处理部22进行打孔恢复处理。此时，因为尚未从发送机10发送已打孔的奇偶校验比特，所以，在接收机20中不具有任何关于这些比特的信息。
因此，打孔恢复处理部22将与打孔的奇偶校验比特对应的LLR设为0，根据打孔位置确定信号，向所输入的LLR串的适当位置插入0，输出打孔恢复处理后的LLR串。这里，对LLR串插入0的位置必须与利用打孔电路12进行打孔的奇偶校验比特位置相同。
此外，并非必须使LLR成为0。在具有信息比特、发送机或通信路径等的特性或趋势等、并预先知晓打孔电路12进行打孔的奇偶校验比特的趋势时，可以相应地改变由打孔恢复处理部22设定的LLR。例如，如果存在打孔的奇偶校验比特是1的趋势，则可以将由打孔恢复处理部22设定的LLR设为负值。
LDPC码的解码器23使用打孔恢复处理后的LLR串进行LDPC码的解码，输出解码结果比特串。
接着，说明打孔电路12以及打孔恢复处理部22中的打孔位置的确定方法。打孔位置给纠错性能带来影响，根据位置的不同，会产生纠错性能的明显劣化。另外，根据检查矩阵的构造的不同，有时无论在哪个位置进行打孔，都会产生纠错性能的明显劣化。即，具有打孔功能的纠错码的编码率变更装置以及变更方法存在纠错性能劣化的问题。
因此，首先，关于图8所示的一般的空间耦合QC LDPC码的检查矩阵，说明打孔中的纠错性能的劣化原因。在图8中，举例说明对与表示为打孔的列对应的比特进行打孔的情况。
在LDPC码的解码处理中，与检查矩阵的矩阵要素为1的位置对应地进行运算。因此，由于打孔而使解码处理受到较大影响的是，已打孔的列以及矩阵要素在该列的内部为1的行。在图8中，将后者表示为直接受打孔影响的区域。
更具体地说，矩阵要素在该区域的内部为1的部分受打孔的影响较大。当在这样的区域内包含有检查矩阵的某列所包含的多个1时，关于与该列对应的比特的纠错性能劣化。在空间耦合LDPC码中，1的位置比较密集，因此，在进行了打孔时，纠错性能劣化的比特变多。
另一方面，在本发明实施方式1所示的LDPC码的检查矩阵的数据结构中，如图9所示，检查矩阵内的1的位置稀疏，能够以不产生大量的1被包含在直接受打孔影响的区域内部这样的列的方式，确定打孔位置。
接着，参照图10的流程来说明本发明实施方式2的打孔的位置确定顺序。
首先，针对各奇偶校验比特，计算在假设进行打孔的情况下受直接影响的检查矩阵内的区域(步骤S21)。
接着，使用在步骤21中算出的区域，以使在由于打孔而受到直接影响的区域内部包含两个以上的1的列的数量最少的方式，确定进行打孔的奇偶校验比特(步骤S22)。即，以使纠错性能劣化的比特变少的方式确定打孔位置。
此外，在步骤S22中，采用了2个以上的1包含于受打孔影响的区域内的列，但也可以不是2个以上。此外，还可以不是数量，而是比率，还可以以使列所包含的1中的半数以上包含于受打孔影响的区域内的列最少的方式确定打孔位置。
总之，只要是减少在直接受打孔影响的区域中包含多个1的列这样的打孔位置的确定方法，就能够获得本发明实施方式2的效果。
如以上那样，可通过确定打孔位置，来减少纠错性能劣化的比特数，能够降低由于打孔导致的LDPC码的纠错性能劣化。
另外，通过对具有上述实施方式1的数据结构的检查矩阵使用上述本发明实施方式2打孔位置确定方法，能够进一步减少纠错性能劣化的比特数，能够降低由于打孔而导致的LDPC码的纠错性能劣化。
另外，根据具有以上这样的打孔位置确定方法并变更编码率的通信系统，能够降低由于打孔导致的LDPC码的纠错性能劣化。此外，通过对上述实施方式1的检查矩阵的LDPC码应用通信系统，可进一步降低由于打孔导致的LDPC码的纠错性能劣化。
此外，也可以预先确定打孔位置，并在装置中装入所确定的位置信息。另外，还可以包含不进行打孔的模式等，预先在装置中装入多个打孔位置，根据打孔位置确定信号进行控制或切换，由此能够变更打孔位置。这样，能够以较小的电路规模在装置中搭载打孔功能。
另外，在上述实施方式2中示出了通信系统内的装置例，但不限于此，还可以应用于广播系统或存储装置，能够获得同样的效果。
标号说明
10发送机；11LDPC码的编码器；12打孔电路；13调制器；20接收机；21解调器；22打孔恢复处理部；23LDPC码的解码器；30通信路径。

Claims (7)

1.一种纠错码的检查矩阵的数据结构，其中，
所述纠错码是LDPC码，
所述检查矩阵具有针对由所述检查矩阵的一部分的列构成的部分矩阵对行进行排序后的矩阵构造。
2.根据权利要求1所述的纠错码的检查矩阵的数据结构，其中，
所述一部分的列是作为在所述检查矩阵的列中包含的1的数量的列权重为规定值以上的列。
3.根据权利要求2所述的纠错码的检查矩阵的数据结构，其中，
所述规定值是3。
4.一种纠错码的编码率变更装置，其具备：
打孔电路，其根据打孔位置确定信号来削减奇偶校验比特；以及
打孔恢复处理部，其根据所述打孔位置确定信号来恢复已打孔的奇偶校验比特，
根据所述打孔位置确定信号而确定的打孔位置是使得在检查矩阵的由于打孔而受直接影响的区域中包含2个以上的1的列的数量最少的打孔位置。
5.根据权利要求4所述的纠错码的编码率变更装置，其中，
所述纠错码的检查矩阵的数据结构是权利要求1至3中任意一项所述的纠错码的检查矩阵的数据结构。
6.一种纠错码的编码率变更方法，由纠错码的编码率变更装置来执行，包括以下的步骤：
打孔步骤，根据打孔位置确定信号来削减奇偶校验比特；以及
打孔恢复步骤，根据所述打孔位置确定信号来恢复已打孔的奇偶校验比特，
根据所述打孔位置确定信号而确定的打孔位置是使得在检查矩阵的由于打孔而受直接影响的区域中包含2个以上的1的列的数量最少的打孔位置。
7.根据权利要求6所述的纠错码的编码率变更方法，其中，
所述纠错码的检查矩阵的数据结构是权利要求1至3中任意一项所述的纠错码的检查矩阵的数据结构。
CN201380072589.XA 2013-02-08 2013-02-08 发送机、接收机以及编码率变更方法 Active CN104981979B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2013/053047 WO2014122772A1 (ja) 2013-02-08 2013-02-08 誤り訂正符号の検査行列のデータ構造、並びに誤り訂正符号の符号化率可変装置および可変方法

Publications (2)

Publication Number Publication Date
CN104981979A true CN104981979A (zh) 2015-10-14
CN104981979B CN104981979B (zh) 2019-03-22

Family

ID=51299384

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201380072589.XA Active CN104981979B (zh) 2013-02-08 2013-02-08 发送机、接收机以及编码率变更方法

Country Status (5)

Country Link
US (1) US10340948B2 (zh)
EP (1) EP2955851A4 (zh)
JP (1) JP5875713B2 (zh)
CN (1) CN104981979B (zh)
WO (1) WO2014122772A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109639392A (zh) * 2018-11-09 2019-04-16 清华大学 广播信道传输的空间耦合ldpc码的构造方法及系统
CN111373663A (zh) * 2017-11-27 2020-07-03 三菱电机株式会社 纠错装置及光收发装置

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105680877B (zh) * 2014-11-19 2019-06-28 香港理工大学 一种cc-qc-ldpc码的构建方法及译码装置
CN115567062A (zh) * 2015-03-02 2023-01-03 三星电子株式会社 发送器及其用于产生附加奇偶校验的方法
KR101800414B1 (ko) * 2015-03-02 2017-11-23 삼성전자주식회사 송신 장치 및 그의 부가 패리티 생성 방법
JP2016213701A (ja) * 2015-05-11 2016-12-15 富士通株式会社 誤り訂正方法、半導体装置、送受信モジュールおよび伝送装置
CN104852747B (zh) * 2015-05-28 2018-05-01 西安电子科技大学 一种可变速率sc-ldpc码的设计方法
JP6595218B2 (ja) * 2015-06-04 2019-10-23 日本放送協会 連接符号を用いた受信装置及びチップ
KR102600952B1 (ko) * 2016-05-04 2023-11-13 삼성전자주식회사 송신 장치 및 그의 신호 처리 방법
WO2018203725A1 (en) * 2017-05-04 2018-11-08 Samsung Electronics Co., Ltd. A method and apparatus for channel encoding and decoding in a communication or broadcasting system
JP7124276B2 (ja) * 2017-08-14 2022-08-24 富士通株式会社 伝送装置、及び誤り訂正方法
WO2019229846A1 (ja) 2018-05-29 2019-12-05 三菱電機株式会社 送信機、受信機、通信システム、および符号化率の変更方法
CN109639288B (zh) * 2018-10-24 2023-07-04 上海无线电设备研究所 适用于qc-ldpc码的通用化译码方法及译码模块
US10942809B2 (en) * 2018-12-20 2021-03-09 Micron Technology, Inc. Changing of error correction codes based on the wear of a memory sub-system
US20220006470A1 (en) * 2020-07-06 2022-01-06 Santhosh Vanaparthy Apparatuses, Devices, Methods and Computer Programs for Generating and Employing LDPC Matrices

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1422829A2 (en) * 2002-10-15 2004-05-26 Samsung Electronics Co., Ltd. Method and apparatus for encoding of low density parity check (LDPC) codes
CN101447851A (zh) * 2007-11-26 2009-06-03 清华大学 一种准循环低密度奇偶校验码的生成方法
US20100107033A1 (en) * 2007-01-31 2010-04-29 Kenichi Kuri Radio communication device and puncturing method
WO2012173061A1 (ja) * 2011-06-15 2012-12-20 ソニー株式会社 データ処理装置、及び、データ処理方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100448170C (zh) * 2002-07-02 2008-12-31 三菱电机株式会社 检查矩阵生成方法及检查矩阵生成装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1422829A2 (en) * 2002-10-15 2004-05-26 Samsung Electronics Co., Ltd. Method and apparatus for encoding of low density parity check (LDPC) codes
US20100107033A1 (en) * 2007-01-31 2010-04-29 Kenichi Kuri Radio communication device and puncturing method
CN101447851A (zh) * 2007-11-26 2009-06-03 清华大学 一种准循环低密度奇偶校验码的生成方法
WO2012173061A1 (ja) * 2011-06-15 2012-12-20 ソニー株式会社 データ処理装置、及び、データ処理方法
JP2013005124A (ja) * 2011-06-15 2013-01-07 Sony Corp データ処理装置、及び、データ処理方法

Non-Patent Citations (5)

* Cited by examiner, † Cited by third party
Title
CHIH-CHUN WANG: "Code Annealing and the Suppressing Effect of the Cyclically Lifted LDPC Code Ensemble", 《IEEE INFORMATION THEORY WORKSHOP》 *
KENTA KASAI 等: "Spatially-Coupled MacKay-Neal codes and Hsu-Anastasopoulos codes", 《2011 IEEE INTERNATIONAL SYMPOSIUM ON INFORMATION THEORY PROCEEDINGS》 *
MILOS IVKOVIC 等: "Eliminating Trapping Sets in Low-Density Parity-Check Codes by Using Tanner Graph Covers", 《IEEE TRANSACTIONS ON INFORMATION THEORY》 *
REZA ASVADI 等: "Lowering the Error Floor of LDPC Codes Using Cyclic Liftings", 《IEEE TRANSCATIONS ON INFORMATION THEORY》 *
ZHENGANG CHEN 等: "Construction of Low-Density Parity-Check Convolutional Codes through Progressive Edge-Growth", 《IEEE COMMUNICATIONS LETTERS》 *

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111373663A (zh) * 2017-11-27 2020-07-03 三菱电机株式会社 纠错装置及光收发装置
CN111373663B (zh) * 2017-11-27 2023-07-18 三菱电机株式会社 纠错装置及光收发装置
CN109639392A (zh) * 2018-11-09 2019-04-16 清华大学 广播信道传输的空间耦合ldpc码的构造方法及系统
CN109639392B (zh) * 2018-11-09 2020-03-27 清华大学 广播信道传输的空间耦合ldpc码的构造方法及系统

Also Published As

Publication number Publication date
CN104981979B (zh) 2019-03-22
JPWO2014122772A1 (ja) 2017-01-26
US10340948B2 (en) 2019-07-02
JP5875713B2 (ja) 2016-03-02
US20150365105A1 (en) 2015-12-17
EP2955851A1 (en) 2015-12-16
WO2014122772A1 (ja) 2014-08-14
EP2955851A4 (en) 2016-09-28

Similar Documents

Publication Publication Date Title
CN104981979A (zh) 纠错码的检查矩阵的数据结构、纠错码的编码率变更装置以及变更方法
CN103888148B (zh) 一种动态阈值比特翻转的ldpc码硬判决译码方法
KR100808664B1 (ko) 패리티 검사행렬 저장 방법 및 이를 이용한 블록 저밀도패리티 검사 부호화 방법 및 장치
JP4856605B2 (ja) 符号化方法、符号化装置、及び送信装置
US8205131B2 (en) Method for producing parity check matrix for low complexity and high speed decoding, and apparatus and method for coding low density parity check code using the same
EP1798861B1 (en) LDPC encoding through decoding algorithm
US9287897B2 (en) Systematic rate-independent Reed-Solomon erasure codes
CN101785189A (zh) 编码装置和解码装置
CN101779379B (zh) 使用通用级联码(gcc)进行编码和解码
KR100918741B1 (ko) 이동 통신 시스템에서 채널 부호화 장치 및 방법
CN101764620B (zh) 用于使用信道代码解码的装置和方法
KR20080072392A (ko) 통신 시스템에서 신호 수신 장치 및 방법
KR100837730B1 (ko) 사전에 지정한 패리티를 검사한 결과를 이용해 ｌｄｐｃ코드를 부호화하는 방법
KR20080000479A (ko) 통신 시스템에서 신호 수신 장치 및 방법
CN108206722B (zh) 高码率数据发送方法和装置
CN111164897B (zh) 广义低密度奇偶校验码
CN108432170B (zh) 用于多码分布式存储的装置和方法
EP3047575B1 (en) Encoding of multiple different quasi-cyclic low-density parity check (qc-ldpc) codes sharing common hardware resources
JP5523064B2 (ja) 復号装置及び方法
KR20110114204A (ko) 저밀도 패리티 체크 부호화 방법 및 이를 이용하는 저밀도 패리티 체크 인코더
KR20080050957A (ko) 통신 시스템에서 블록 저밀도 패리티 검사 부호부호화/복호 장치 및 방법
JP3628013B2 (ja) 信号送信装置および符号化装置
KR100999272B1 (ko) 저 밀도 패리티 검사 코드의 부호화 장치 및 그 방법
Zhilin et al. Generalized error-locating codes with component codes over the same alphabet
KR101187154B1 (ko) 채널 부호화의 선형성을 이용한 미지 신호의 코드워드 길이 추정 및 정규블록 인터리버 복원 방법 및 이를 수행하는 장치

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant