JPWO2014122772A1 - 送信機および受信機、並びに符号化率可変方法 - Google Patents

送信機および受信機、並びに符号化率可変方法 Download PDF

Info

Publication number
JPWO2014122772A1
JPWO2014122772A1 JP2014560609A JP2014560609A JPWO2014122772A1 JP WO2014122772 A1 JPWO2014122772 A1 JP WO2014122772A1 JP 2014560609 A JP2014560609 A JP 2014560609A JP 2014560609 A JP2014560609 A JP 2014560609A JP WO2014122772 A1 JPWO2014122772 A1 JP WO2014122772A1
Authority
JP
Japan
Prior art keywords
check matrix
error correction
puncture
parity check
matrix
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2014560609A
Other languages
English (en)
Other versions
JP5875713B2 (ja
Inventor
堅也 杉原
堅也 杉原
好邦 宮田
好邦 宮田
松本　渉
渉 松本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Application granted granted Critical
Publication of JP5875713B2 publication Critical patent/JP5875713B2/ja
Publication of JPWO2014122772A1 publication Critical patent/JPWO2014122772A1/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1148—Structural properties of the code parity-check or generator matrix
    • H03M13/116—Quasi-cyclic LDPC [QC-LDPC] codes, i.e. the parity-check matrix being composed of permutation or circulant sub-matrices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/033—Theoretical methods to calculate these checking codes
    • H03M13/036—Heuristic code construction methods, i.e. code construction or code search based on using trial-and-error
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1148—Structural properties of the code parity-check or generator matrix
    • H03M13/1154—Low-density parity-check convolutional codes [LDPC-CC]
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1148—Structural properties of the code parity-check or generator matrix
    • H03M13/118—Parity check matrix structured for simplifying encoding, e.g. by having a triangular or an approximate triangular structure
    • H03M13/1185—Parity check matrix structured for simplifying encoding, e.g. by having a triangular or an approximate triangular structure wherein the parity-check matrix comprises a part with a double-diagonal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/61—Aspects and characteristics of methods and arrangements for error correction or error detection, not provided for otherwise
    • H03M13/615—Use of computational or mathematical techniques
    • H03M13/616—Matrix operations, especially for generator matrices or check matrices, e.g. column or row permutations
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/63—Joint error correction and other techniques
    • H03M13/635—Error control coding in combination with rate matching
    • H03M13/6362—Error control coding in combination with rate matching by puncturing
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0041—Arrangements at the transmitter end
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0045—Arrangements at the receiver end

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Probability & Statistics with Applications (AREA)
  • Theoretical Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computational Mathematics (AREA)
  • Mathematical Analysis (AREA)
  • Mathematical Optimization (AREA)
  • Pure & Applied Mathematics (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Algebra (AREA)
  • Computing Systems (AREA)
  • Error Detection And Correction (AREA)

Abstract

空間結合ＬＤＰＣ符号を基にして、高い誤り訂正性能を有するＬＤＰＣ符号の検査行列のデータ構造、並びに高い誤り訂正性能を実現する誤り訂正符号の符号化率可変装置および可変方法を得る。誤り訂正符号の検査行列のデータ構造は、誤り訂正符号の検査行列のデータ構造であって、誤り訂正符号は、ＬＤＰＣ符号であり、検査行列は、検査行列の一部の列からなる部分行列に対して、行を並び替えた行列構造を有するものである。また、誤り訂正符号の符号化率可変装置および方法において、パンクチャ位置決定信号に従って決定されるパンクチャ位置は、パンクチャによって直接影響を受ける検査行列の領域に、２つ以上の１が含まれる列の数が最小となるようなパンクチャ位置である。

Description

この発明は、誤り訂正符号の検査行列のデータ構造、並びに誤り訂正符号の符号化率可変装置および可変方法に関する。
誤り訂正符号は、通信システムや放送システム、記憶装置等で使用される技術である。具体的には、デジタルデータに冗長なビットを付加して送信または記憶することで、受信したデータや記憶媒体から読み取ったデータに誤りビットがあったとしても、誤りを訂正可能とするものである。ただし、訂正可能な誤りビット数には限界があり、また、誤り訂正符号方式の誤り訂正性能によって、訂正可能な誤りビット数は異なる。
この分野において、送信または記憶を行うデータを情報ビットと呼び、情報ビットに付加される冗長ビットのことをパリティビットと呼ぶ。パリティビットは、誤り訂正符号の符号方式によって異なる算出方法で、情報ビットから算出される。また、情報ビットとパリティビットとを合わせたビット列を符号語と呼ぶ。
ブロック符号と呼ばれる誤り訂正符号は、あらかじめ決めたビット数の単位で、情報ビットからパリティビットを算出する。つまり、１つの符号語内の情報ビット数およびパリティビット数は決められており、それぞれ情報ビット長、パリティビット長と呼ばれる。また、符号語のビット数を符号長と呼ぶ。
近年、誤り訂正符号として、低密度パリティ検査（ＬＤＰＣ：Ｌｏｗ−Ｄｅｎｓｉｔｙ Ｐａｒｉｔｙ−Ｃｈｅｃｋ）符号が広く用いられている。ＬＤＰＣ符号は、非ゼロ要素の少ない、疎なパリティ検査行列（以下、「検査行列」と称する）で定義されるブロック符号である。
この発明の明細書では、検査行列の各行列要素は、０または１であるものとする。また、検査行列の列に含まれる１の数を列重みと呼ぶ。また、検査行列の各列は、符号語を構成する各ビットに対応する。つまり、検査行列の列数は、符号長となる。また、検査行列の行数は、検査行列がフルランクである場合には、パリティビット長と等しい。
ここで、例えば図１１のような検査行列で定義される空間結合ＬＤＰＣ（Ｓｐａｔｉａｌｌｙ−ｃｏｕｐｌｅｄ ＬＤＰＣ）符号に対して理論的な解析を行い、誤り訂正性能が高いことが示されている（例えば、非特許文献１参照）。
図１１において、大外を囲っている四角は、空間結合ＬＤＰＣ符号の検査行列を示しており、その中の四角（小検査行列）は、空間結合ＬＤＰＣ符号の部分行列を示している。小検査行列を示す四角以外の部分の行列要素は、すべて０である。なお、小検査行列は、それ自体が検査行列にもなっており、図１１のように、これらを複数個、斜めに結合して大きな検査行列を構成したものが、空間結合ＬＤＰＣ符号の検査行列となる。
非特許文献１に示されている理論解析は、検査行列が図１１のような構造を有するという条件下において、密度発展法という数値的な解析方法を用いて、空間結合ＬＤＰＣ符号の誤り訂正性能を評価したものである。この解析の結果、理論限界に迫る高い誤り訂正性能を有することが示されている。
Ｓ．Ｋｕｄｅｋａｒ，Ｃ．Ｍｅａｓｓｏｎ，Ｔ．Ｊ．Ｒｉｃｈａｒｄｓｏｎ，ａｎｄ Ｒ．Ｌ．Ｕｒｂａｎｋｅ，"Ｔｈｒｅｓｈｏｌｄ Ｓａｔｕｒａｔｉｏｎ ｏｎ ＢＭＳ Ｃｈａｎｎｅｌｓ ｖｉａ Ｓｐａｔｉａｌ Ｃｏｕｐｌｉｎｇ"，ＣｏＲＲ，２０１０
しかしながら、従来技術には、以下のような課題がある。
非特許文献１によれば、空間結合ＬＤＰＣ符号が、高い誤り訂正性能を有することが示されているものの、具体的な検査行列の構成（つまり、各小検査行列の具体的な構成）について、または小検査行列の構成方法については、非特許文献１には開示されていない。これは、密度発展法という評価方法の性質によるものであり、すなわち、小検査行列の具体的な構成について、何も与えずに評価を行う方法であることによる。
空間結合ＬＤＰＣ符号を実際に構成して実用する場合に、構成した空間結合ＬＤＰＣ符号の誤り訂正性能と理論限界との間には、大きな差が生じる。これは、小検査行列の具体的な構成に起因し、その中でも重要な要因が、検査行列のもつ閉路構造である。
例えば、図１２のように、検査行列の１の位置を線分で結び、ある１つの１から出発して、線分を辿って元の位置に戻る構造を閉路と呼ぶ。閉路を構成する１の数を閉路の長さと呼び、短い閉路は、空間結合ＬＤＰＣ符号の誤り訂正性能の劣化の原因となる。空間結合ＬＤＰＣ符号を実用する際、回路規模等のコスト要求から符号長等には制約があり、そのような制約下で空間結合ＬＤＰＣ符号を構成すると、短い閉路が多く発生し、誤り訂正性能が劣化する。
以上のように、空間結合ＬＤＰＣ符号を実用的な条件下で構成した場合に、小検査行列の具体的な構成により、誤り訂正性能が劣化するという問題がある。その原因の１つに、検査行列のもつ短い閉路構造によって、誤り訂正性能が劣化するという問題がある。
この発明は、上記のような課題を解決するためになされたものであり、空間結合ＬＤＰＣ符号を基にして、高い誤り訂正性能を有するＬＤＰＣ符号の検査行列のデータ構造、並びに高い誤り訂正性能を実現する誤り訂正符号の符号化率可変装置および可変方法を得ることを目的とする。
この発明に係る誤り訂正符号の検査行列のデータ構造において、誤り訂正符号は、ＬＤＰＣ符号であり、検査行列は、検査行列の一部の列からなる部分行列に対して、行を並び替えた行列構造を有するものである。
また、この発明に係る誤り訂正符号の符号化率可変装置は、パンクチャ位置決定信号に従って、パリティビットを削るパンクチャ回路と、パンクチャ位置決定信号に従って、パンクチャされたパリティビットを復元するパンクチャ復元処理部と、を備え、パンクチャ位置決定信号に従って決定されるパンクチャ位置は、パンクチャによって直接影響を受ける検査行列の領域に、２つ以上の１が含まれる列の数が最小となるようなパンクチャ位置である。
また、この発明に係る誤り訂正符号の符号化率可変方法は、パンクチャ位置決定信号に従って、パリティビットを削るパンクチャステップと、パンクチャ位置決定信号に従って、パンクチャされたパリティビットを復元するパンクチャ復元ステップと、を備え、パンクチャ位置決定信号に従って決定されるパンクチャ位置は、パンクチャによって直接影響を受ける検査行列の領域に、２つ以上の１が含まれる列の数が最小となるようなパンクチャ位置である。
この発明に係る誤り訂正符号の検査行列のデータ構造によれば、誤り訂正符号は、ＬＤＰＣ符号であり、検査行列は、検査行列の一部の列からなる部分行列に対して、行を並び替えた行列構造を有する。
また、この発明に係る誤り訂正符号の符号化率可変装置および方法によれば、パンクチャ位置決定信号に従って、パリティビットを削るパンクチャ回路（ステップ）と、パンクチャ位置決定信号に従って、パンクチャされたパリティビットを復元するパンクチャ復元処理部（ステップ）と、を備え、パンクチャ位置決定信号に従って決定されるパンクチャ位置は、パンクチャによって直接影響を受ける検査行列の領域に、２つ以上の１が含まれる列の数が最小となるようなパンクチャ位置である。
そのため、空間結合ＬＤＰＣ符号を基にして、高い誤り訂正性能を有するＬＤＰＣ符号の検査行列のデータ構造、並びに高い誤り訂正性能を実現する誤り訂正符号の符号化率可変装置および可変方法を得ることができる。
単位行列を巡回シフトした巡回置換行列を示す説明図である。 小検査行列が巡回置換行列の区分行列で構成されている空間結合ＬＤＰＣ符号の検査行列の例を示す説明図である。 この発明の実施の形態１に係る、空間結合ＱＣ ＬＤＰＣ符号の検査行列に対する行の並び替えを例示する説明図である。 空間結合ＱＣ ＬＤＰＣ符号の行を並び替える前の検査行列を示す説明図である。 空間結合ＱＣ ＬＤＰＣ符号の行を並び替えた後の検査行列を示す説明図である この発明の実施の形態１に係る空間結合ＱＣ ＬＤＰＣ符号の検査行列に対する行の並び替えの手順を示すフローチャートである。 この発明の実施の形態２に係る、パンクチャ機能を備えた誤り訂正符号の符号化率可変装置を、通信システムに適用した場合の説明図である。 一般的な空間結合ＱＣ ＬＤＰＣ符号の検査行列について、パンクチャにおける誤り訂正性能の劣化を示す説明図である。 この発明の実施の形態１に係るＬＤＰＣ符号の検査行列のデータ構造について、パンクチャにおける誤り訂正性能を示す説明図である。 この発明の実施の形態２に係るパンクチャの位置決定手順を示すフローチャートである。 空間結合ＬＤＰＣ符号の検査行列を例示する説明図である。 空間結合ＬＤＰＣ符号の検査行列の課題を示す説明図である。
以下、この発明に係る誤り訂正符号の検査行列のデータ構造、並びに誤り訂正符号の符号化率可変装置および可変方法の好適な実施の形態につき図面を用いて説明するが、各図において同一、または相当する部分については、同一符号を付して説明する。
実施の形態１．
誤り訂正を可能とするパリティビットを情報ビットに基づいて算出し、符号語を構成することは、誤り訂正符号化と呼ばれる。誤り訂正符号化の計算手順は、誤り訂正符号方式によって異なるが、例えばＬＤＰＣ符号をはじめとする線形ブロック符号では、検査行列のデータ構造に基づいて誤り訂正符号化を行う。ここで、誤り訂正符号化方法の一例を示す。
情報ビット系列をｄ、検査行列をＨとし、算出するパリティビット系列をｐ、符号語をｃとする。ただし、ｄ、ｐ、ｃはベクトルとし、ベクトル要素１つが１ビットに相当する。上記のように、符号語ｃは、情報ビット系列ｄとパリティビット系列ｐとで構成されるので、ｃはｃ＝（ｄ、ｐ）と表すことができる。
線形ブロック符号の場合、ｃとＨとの間には、ｃＨT＝０という関係がある。ただし、ＨTはＨの転置行列を表し、０は要素が全て０のベクトルを表す。上記のようにｃ＝（ｄ、ｐ）であるので、（ｄ、ｐ）ＨT＝０が成り立つ。本式を用いて、既知のｄおよびＨからｐを算出するには、ｐのベクトル要素を変数とした連立一次方程式を解けばよい。この連立一次方程式は、検査行列Ｈのデータ構造に基づいた式となるが、例えばガウス消去法により解けば、パリティビット系列ｐを算出することができる。
実施の形態１では、誤り訂正符号化装置および復号装置で用いられる誤り訂正符号の検査行列のデータ構造について説明する。
まず、ＬＤＰＣ符号に関して、この発明の説明で用いられる用語や定義について説明する。図１は、単位行列を巡回シフトした行列であり、巡回置換行列と呼ぶ。図１において、巡回シフトとは、通常の右シフトであれば、シフト後に行列の右側にはみ出してしまう列を、行列の最も左側の列に挿入する操作のことである。ここで、シフトする列数を、シフト量と呼ぶ。
ＬＤＰＣ符号の検査行列が、巡回置換行列を小検査行列とした区分行列（一般に、ブロック行列とも呼ばれる）で表される場合に、そのＬＤＰＣ符号は、擬似巡回（ＱＣ：Ｑｕａｓｉ−Ｃｙｃｌｉｃ）ＬＤＰＣ符号と呼ばれる。
図２は、小検査行列が巡回置換行列の区分行列で構成されている空間結合ＬＤＰＣ符号の検査行列の例を示す説明図である。図２において、小さな四角で示した巡回置換行列は、各々シフト量が異なるものとするが、同じものがあってもよい。ＱＣ ＬＤＰＣ符号は、検査行列の構成および回路実装が比較的容易であり、実用上よく用いられている。
ＱＣ ＬＤＰＣ符号の検査行列を小検査行列として空間結合ＬＤＰＣ符号を構成すると、誤り訂正性能の劣化要因となる短い閉路が生じることが多い。これは、例えば図２で示すような閉路であり、シフト量を適切に選ばなかったことにより生じるものである。
しかしながら、短い閉路が生じないように各巡回置換行列のシフト量を決定することは、組み合わせの数が多いために難しく、実用的な決定法が多く提案されているものの、現在でも広く研究されている問題である。そこで、この発明の実施の形態１では、空間結合ＱＣ ＬＤＰＣ符号に対して、巡回置換行列を配置する位置に変更を加えることで、閉路が生じにくい構造の検査行列を構成する。
短い閉路の中でも、特に誤り訂正性能の劣化の要因となるのは、列重みの小さい列を含む閉路である。また、列重みの小さい列の割合が大きいほど、誤り訂正性能が劣化しやすい。このような閉路は、誤り訂正性能を劣化させるトラッピングセットと呼ばれる構造を生じさせやすく、特にエラーフロア性能の劣化に影響する。
このような、列重みの小さい列を含む短い閉路を解消するために、空間結合ＱＣ ＬＤＰＣ符号の検査行列に対して、一部分の行を並び替えた構造を構成する。図３は、この発明の実施の形態１に係る、空間結合ＱＣ ＬＤＰＣ符号の検査行列に対する行の並び替えを例示する説明図である。
図３において、列重み３以上の列からなる部分行列の行を並び替えている。図３左側の行列の右脇にかかれた数字は、行ブロック番号を示し、行ブロック単位で行の並び替えを行っている。また、それぞれの行ブロックが、図３右側の行列のどこに並び替えられたのかを、番号と矢印とで示している。ここで、行ブロックとは、巡回置換行列１つ分の行数を一単位として、検査行列の行を分割したときの行のまとまりを表す。行ブロック番号は、行列の一番上のブロック番号を０として、上から順に数える。
以下、図４、５を参照しながら、このような行の並び替えにより、列重みの小さい列を含む短い閉路が解消されることを説明する。図４は、空間結合ＱＣ ＬＤＰＣ符号の行を並び替える前の検査行列を示す説明図であり、図５は、空間結合ＱＣ ＬＤＰＣ符号の行を並び替えた後の検査行列を示す説明図である。
なお、図４では、列重み２の部分を、行列の右側に寄せて記載している。つまり、検査行列の列を並び替えても、閉路構造をはじめとして、ＬＤＰＣ符号の性質や誤り訂正性能は変化しないので、図４のように記載してもよい。また、図５は、列重み２および３の列のみを記載している。
図４に示されている長さ６の閉路は、列重み３の列１つおよび列重み２の列２つからなり、誤り訂正性能の大きな劣化要因になる。これに対して、図５のように行の並び替えを施した検査行列では、図４に示された列重み３の列１つおよび列重み２の列２つからなる長さ６の閉路は存在しえない。
すなわち、列重み３の列を１つだけ含み、残りの列が列重み２の列である閉路は、図５に示された構造の閉路となり、この例では、最短でも長さ１２である。そのため、閉路の長さを６から長くすることにより、誤り訂正性能の劣化を解消することができる。以上のように、図３で隣り合っていた巡回置換行列の配置を、行の並び替えによって離したことで、短い閉路の解消が可能となる。
続いて、図６のフローチャートを参照しながら、この発明の実施の形態１に係る、上述した空間結合ＱＣ ＬＤＰＣ符号の検査行列に対する行の並び替えの手順について説明する。
まず、空間結合ＱＣ ＬＤＰＣ符号の検査行列を生成する（ステップＳ１１）。ここで、検査行列の生成は、公知の従来方法を用いることとし、例えばＰｒｏｇｒｅｓｓｉｖｅ Ｅｄｇｅ Ｇｒｏｗｔｈ等の方法がある。
続いて、ステップ１１で生成した検査行列の一部の列からなる部分行列に対し、次式（１）の規則に従って行の並び替えを行う（ステップＳ１２）。
ｙ＝ａｘ ｍｏｄ ｍ ・・・（１）
なお、式（１）において、ｘは並び替え前の行ブロック番号を示し、ｙは並べ替え後の行ブロック番号を示し、ｍは行ブロックの総数を示し、ａはｍと互いに素な整数を示している。
ここで、行の並び替えを行う部分行列は、上述した列重み３以上の列からなる部分行列であってもよいし、それ以外であってもよい。例えば、列重み２の列がステップＳ１１で生成した検査行列にない場合には、列重み４以上の列からなる部分行列としてもよい。また、検査行列内で最小となる列重みの値に１を加えた値以上の列、または１よりも大きい値を加えた値以上の列からなる部分行列としてもよい。
一方、上記とは逆に、ある値以下の列重みの列からなる部分行列としてもよい。何れにしても、列重みを基準として設定することで、列重みの小さい列からなる閉路を解消することができる。
また、列重みを基準とするものに限られず、別の方法で部分行列を選んでもよい。例えば、空間結合ＱＣ ＬＤＰＣ符号の検査行列において短い閉路が生じるのは、巡回置換行列が密集しているからであり、行の並び替えによって密集を解消することで、短い閉路を減少することができる可能性がある。
また、上記式（１）の右辺のうち、ｘ、ｍは、ステップＳ１１で検査行列を生成した時点で定まる。残りのａは、ｍと互いに素な１以上の整数とする。つまり、ａは、１以上でｍより小さく、ｍの約数ではない数である。このようにすることで、ｘが０からｍ−１までの値をとるとき、ｙも０からｍ−１までの値をとり、ｙのとる値が２つ以上のｘで重複することがない。
上記式（１）の具体的な例を次式（２）に示す。この式（２）は、上述した図３の例で用いた並べ替え規則を示している。
ｙ＝３ｘ ｍｏｄ １３ ・・・（２）
さらに、上記ａを定める式を次式（３）に示す。
Figure 2014122772
なお、式（３）の右辺のｗは、行の並び替えを行う部分行列の列重みを示している。また、式（３）の右辺は、ｍをｗで割った値の小数点以下を切り捨てた値を数学記号で記載している。
ここで、式（３）に基づいてａを定めることにより、空間結合ＱＣ ＬＤＰＣ符号の検査行列における巡回置換行列の密集を効率よく解消することができる。具体的には、式（３）によるａを用いれば、図５で例示したような、列重み３以上の列からなる部分行列に対して行の並び替えを行うと、列重み３を１つだけ含み、それ以外に含む列の列重みがすべて２となる閉路は、最短で２ａ＋２となる。
以上のようにして、空間結合ＱＣ ＬＤＰＣ符号の検査行列の部分行列の行を並び替えることで、検査行列内の短い閉路を解消することができ、誤り訂正性能を向上することができる。
また、行の並び替え手段を適用した検査行列のＬＤＰＣ符号を備えた通信システム、放送システムおよび記憶装置を構成すれば、誤り訂正性能を向上することができる。
さらに、ステップＳ１１において、空間結合ＱＣ ＬＤＰＣ符号の検査行列を生成する際に、密度発展法等を用い、列重みの値とその分布を最適化する等して誤り訂正性能を向上しておけば、ステップＳ１２を行った後の誤り訂正性能も高く構成することができる。
さらに、ここでは、空間結合ＱＣ ＬＤＰＣ符号の検査行列を生成してから、行の並び替えを行ったが、各巡回置換行列のシフト量等の具体的な値を決定する前に、ステップＳ１２の行の並び替えを行ってもよい。この場合には、ステップＳ１２の後に、シフト量を決定するステップが必要である。
このようにすれば、ステップＳ１２において、行の並び替えによって新たに生じる閉路を考慮する必要が生じないので、短い閉路をより多く解消することができ、誤り訂正性能の高い検査行列を構成することができる。
また、図５で示したような、列重み２の列からなる部分行列が階段状に配置されている構成の検査行列を用いれば、小演算量でパリティビットを算出できる効果も得ることができる。
実施の形態２．
この発明の実施の形態２では、上記実施の形態１のデータ構造の検査行列をもつＬＤＰＣ符号に対して、符号化率の可変を実現する方法および装置を示す。
符号化率は、情報ビット長／符号長で表される値である。符号化率が大きいほど、送信機で送信される全ビットに占めるパリティビットの比率が小さく冗長性も小さいが、誤り訂正性能は低くなる。逆に、符号化率が小さいほど、パリティビットの比率が大きく冗長であるが、誤り訂正性能は高くなる。このような関係があるので、誤り訂正符号を用いるシステムやその運用環境に応じて、符号化率をその都度変更できるようにすることは有用である。
ここで、符号化率を変更する従来の方法として、パリティビットのパンクチャがある。パンクチャは、算出したパリティビットの一部を削り、送信を行わないことで、符号化率を変更するものである。図７は、この発明の実施の形態２に係る、パンクチャ機能を備えた誤り訂正符号の符号化率可変装置を、通信システムに適用した場合の説明図である。
図７において、この通信システムは、送信機１０と受信機２０とが、通信路３０を介して互いに接続されている。送信機１０は、ＬＤＰＣ符号の符号化器１１、パンクチャ回路１２および変調器１３を有し、受信機２０は、復調器２１、パンクチャ復元処理部２２およびＬＤＰＣ符号の復号器を有している。
送信機１０に入力された情報ビットに対して、ＬＤＰＣ符号の符号化器１１は、ＬＤＰＣ符号の符号化を行い、符号語を出力する。
パンクチャ回路１２は、パンクチャ位置決定信号に従って、パンクチャを行うパリティビットの符号語内における位置を決定する。その後、パンクチャ回路１２は、決定した位置のパリティビットを符号語から削り、パンクチャ後の符号語を出力する。ここで、パンクチャを行うパリティビット数は何ビットでもよく、任意の数で構成可能である。
変調器１３は、パンクチャ後の符号語を、電波や光、電気信号等の送信信号に変換し、通信路３０に送信する。送信された信号は、通信路３０を通って、受信機２０で受信される。
復調器２１は、受信した信号から対数尤度比（ＬＬＲ：Ｌｏｇ−Ｌｉｋｅｌｉｈｏｏｄ Ｒａｔｉｏ）列を算出して出力する。ＬＬＲは、各ビットに対して定義される値であり、そのビットが０か１かを表すとともに、その確からしさも表す。
例えば、ＬＬＲが正の値であって、かつ絶対値が大きければ、そのビットが０である可能性が高いことを示し、ＬＬＲが負の値であって、かつ絶対値が小さければ、そのビットが１である可能性が高いことを示す。また、ＬＬＲが０の場合には、そのビットが０であるか１であるか全く情報がないことを示している。なお、０と１と正負の対応が、この説明と逆の場合もある。
パンクチャ復元処理部２２は、パンクチャ復元処理を行う。このとき、パンクチャされたパリティビットは、送信機１０から送信されていないので、受信機２０では、それらのビットに対する情報を何も持っていない。
そのため、パンクチャ復元処理部２２は、パンクチャされたパリティビットに対応するＬＬＲを０とし、パンクチャ位置決定信号に従って、入力されたＬＬＲ列の適切な位置に０を挿入し、パンクチャ復元処理後のＬＬＲ列を出力する。ここで、ＬＬＲ列に対し０を挿入する位置は、パンクチャ回路１２でパンクチャを行ったパリティビット位置と同じでなければならない。
なお、必ずしもＬＬＲを０とする必要はない。情報ビットや送信機、通信路等の特性や傾向等があり、パンクチャ回路１２でパンクチャされたパリティビットの傾向があらかじめわかっている場合には、それに従ってパンクチャ復元処理部２２で設定するＬＬＲを変えてもよい。例えば、パンクチャされたパリティビットが１である傾向があれば、パンクチャ復元処理部２２で設定するＬＬＲを、負の値にしてもよい。
ＬＤＰＣ符号の復号器２３は、パンクチャ復元処理後のＬＬＲ列を用いて、ＬＤＰＣ符号の復号を行い、復号結果ビット列を出力する。
次に、パンクチャ回路１２およびパンクチャ復元処理部２２におけるパンクチャ位置の決定方法について説明する。パンクチャ位置は、誤り訂正性能に影響を与え、位置によっては、誤り訂正性能の著しい劣化を生じさせる。また、検査行列の構造によっては、どのような位置をパンクチャしたとしても、誤り訂正性能の著しい劣化が発生することがある。すなわち、パンクチャ機能を備えた誤り訂正符号の符号化率可変装置および可変方法は、誤り訂正性能が劣化するという問題があった。
そこで、まず、図８で示される一般的な空間結合ＱＣ ＬＤＰＣ符号の検査行列について、パンクチャにおける誤り訂正性能の劣化原因について説明する。図８において、パンクチャと示した列に対応するビットに対して、パンクチャを行う場合を例に挙げて説明する。
ＬＤＰＣ符号での復号処理は、検査行列の行列要素が１である位置に対応して演算が行われる。したがって、パンクチャによって復号処理が大きく影響を受けるのは、パンクチャされた列、およびその列の内部で行列要素が１である行である。図８では、後者をパンクチャの影響を直接受ける領域として示している。
より具体的には、この領域の内部で行列要素が１となっている部分が、パンクチャの影響を大きく受ける。検査行列のある列に含まれる１の多くがこのような領域内に含まれると、その列に対応するビットに対する誤り訂正性能が劣化する。空間結合ＬＤＰＣ符号では、１の位置が比較的密集しているので、パンクチャを行った際に、誤り訂正性能が劣化するビットが多くなる。
一方、この発明の実施の形態１に示したＬＤＰＣ符号の検査行列のデータ構造では、図９に示されるように、検査行列内の１の位置がまばらとなっており、パンクチャの影響を直接受ける領域の内部に１を多く含む列が生じないように、パンクチャ位置を決定することができる。
続いて、図１０のフローチャートを参照しながら、この発明の実施の形態２に係る、パンクチャの位置決定手順について説明する。
まず、各パリティビットに対し、仮にパンクチャした場合に、直接影響を受ける検査行列内の領域を算出する（ステップＳ２１）。
続いて、ステップ２１で算出した領域を用いて、パンクチャによって直接影響を受ける領域の内部に、２つ以上の１が含まれる列の数が最小となるように、パンクチャを行うパリティビットを決定する（ステップＳ２２）。つまり、誤り訂正性能が劣化するビットが少なくなるようにパンクチャ位置を決定する。
なお、ステップＳ２２では、２つ以上の１がパンクチャの影響を受ける領域に含まれる列としたが、２つ以上でなくてもよい。さらに、数ではなく比率であってもよく、列に含まれる１のうち、半数以上がパンクチャの影響を受ける領域に含まれる列を最小とするように、パンクチャ位置を決定してもよい。
何れにしても、パンクチャの影響を直接受ける領域に、１が複数含まれる列を少なくするようなパンクチャ位置の決定方法であれば、この発明の実施の形態２による効果を得ることができる。
以上のようにして、パンクチャ位置を決定することで、誤り訂正性能が劣化するビット数を少なくすることができ、パンクチャによるＬＤＰＣ符号の誤り訂正性能の劣化を、低減することができる。
また、上記実施の形態１のデータ構造を有する検査行列に対して、上述したこの発明の実施の形態２に係るパンクチャ位置決定方法を用いることにより、誤り訂正性能が劣化するビット数をより少なくすることができ、パンクチャによるＬＤＰＣ符号の誤り訂正性能の劣化を、低減することができる。
また、以上のようなパンクチャ位置決定方法を備え、符号化率を可変とした通信システムによれば、パンクチャによるＬＤＰＣ符号の誤り訂正性能劣化を低減することができる。さらに、上記実施の形態１の検査行列のＬＤＰＣ符号に、通信システムを適用することにより、パンクチャによるＬＤＰＣ符号の誤り訂正性能劣化を、より低減することができる。
なお、パンクチャ位置は、あらかじめ決定しておき、決定した位置情報を装置に組み込んでもよい。また、パンクチャを行わないモード等も含め、複数のパンクチャ位置をあらかじめ装置に組み込んでおき、パンクチャ位置決定信号によって制御や切り替えを行うことによって、パンクチャ位置を可変としてもよい。このようにすれば、パンクチャ機能を小さな回路規模で装置に搭載することができる。
また、上記実施の形態２では、通信システムにおける装置例を示したが、これに限定されず、放送システムや記憶装置にも適用することができ、また同様の効果を得ることができる。
１０ 送信機、１１ ＬＤＰＣ符号の符号化器、１２ パンクチャ回路、１３ 変調器、２０ 受信機、２１ 復調器、２２ パンクチャ復元処理部、２３ ＬＤＰＣ符号の復号器、３０ 通信路。
この発明は、ＬＤＰＣ符号を用いて誤り訂正を行う送信機および受信機、並びに符号化率可変方法に関する。
この発明は、上記のような課題を解決するためになされたものであり、空間結合ＬＤＰＣ符号を基にして、高い誤り訂正性能を有する送信機および受信機、並びに高い誤り訂正性能を実現する符号化率可変方法を得ることを目的とする。
この発明に係る送信機は、送信情報に基づいて、パリティビットを含むＬＤＰＣ（Ｌｏｗ Ｄｅｎｓｉｔｙ Ｐａｒｉｔｙ Ｃｈｅｃｋ）符号の符号語を生成する符号化器と、符号語を変調する変調器と、を備え、ＬＤＰＣ符号の検査行列は、当該検査行列の一部の列からなる部分行列の行を並べ替えた行列構造を有するものである。
また、この発明に係る受信機は、ＬＤＰＣ（Ｌｏｗ Ｄｅｎｓｉｔｙ Ｐａｒｉｔｙ Ｃｈｅｃｋ）符号の符号化により生成された、パリティビットを含む符号語が変調されて送信された信号の受信信号を復調する復調器と、復調器が復調した受信信号に基づいて、ＬＤＰＣ符号の復号を行う復号器と、を備え、ＬＤＰＣ符号の検査行列は、当該検査行列の一部の列からなる部分行列の行を並べ替えた行列構造を有するものである。
また、この発明に係る符号化率可変方法は、ＬＤＰＣ（Ｌｏｗ Ｄｅｎｓｉｔｙ Ｐａｒｉｔｙ Ｃｈｅｃｋ）符号で符号化された信号を送信する送信機および受信する受信機によって実行される符号化率可変方法であって、定められたパンクチャ位置に従って、ＬＤＰＣ符号の符号化により生成された符号語のパリティビットを削減するパンクチャステップと、パンクチャ位置に従ってパンクチャステップで削減されたパリティビットを復元するパンクチャ復元ステップと、を備え、パンクチャ位置は、ＬＤＰＣ符号の検査行列のパンクチャによって直接影響を受ける領域に、２つ以上の１が含まれる列の数を最小にする位置であるものである。
この発明に係る送信機および受信機によれば、ＬＤＰＣ符号の検査行列は、当該検査行列の一部の列からなる部分行列の行を並べ替えた行列構造を有する。
また、この発明に係る符号化率可変方法によれば、定められたパンクチャ位置に従って、ＬＤＰＣ符号の符号化により生成された符号語のパリティビットを削減するパンクチャステップと、パンクチャ位置に従ってパンクチャステップで削減されたパリティビットを復元するパンクチャ復元ステップと、を備え、パンクチャ位置は、ＬＤＰＣ符号の検査行列のパンクチャによって直接影響を受ける領域に、２つ以上の１が含まれる列の数を最小にする位置である。
そのため、空間結合ＬＤＰＣ符号を基にして、高い誤り訂正性能を有する送信機および受信機、並びに高い誤り訂正性能を実現する符号化率可変方法を得ることができる。

Claims (7)

  1. 誤り訂正符号の検査行列のデータ構造であって、
    前記誤り訂正符号は、ＬＤＰＣ符号であり、
    前記検査行列は、前記検査行列の一部の列からなる部分行列に対して、行を並び替えた行列構造を有する
    誤り訂正符号の検査行列のデータ構造。
  2. 前記一部の列は、前記検査行列の列に含まれる１の数である列重みが、所定値以上の列である
    請求項１に記載の誤り訂正符号の検査行列のデータ構造。
  3. 前記所定値は、３である
    請求項２に記載の誤り訂正符号の検査行列のデータ構造。
  4. 誤り訂正符号の符号化率可変装置であって、
    パンクチャ位置決定信号に従って、パリティビットを削るパンクチャ回路と、
    前記パンクチャ位置決定信号に従って、パンクチャされたパリティビットを復元するパンクチャ復元処理部と、を備え、
    前記パンクチャ位置決定信号に従って決定されるパンクチャ位置は、パンクチャによって直接影響を受ける検査行列の領域に、２つ以上の１が含まれる列の数が最小となるようなパンクチャ位置である
    誤り訂正符号の符号化率可変装置。
  5. 前記誤り訂正符号の検査行列のデータ構造は、請求項１から請求項３までの何れか１項に記載された誤り訂正符号の検査行列のデータ構造である
    請求項４に記載の誤り訂正符号の符号化率可変装置。
  6. 誤り訂正符号の符号化率可変装置によって実行される符号化率可変方法であって、
    パンクチャ位置決定信号に従って、パリティビットを削るパンクチャステップと、
    前記パンクチャ位置決定信号に従って、パンクチャされたパリティビットを復元するパンクチャ復元ステップと、を備え、
    前記パンクチャ位置決定信号に従って決定されるパンクチャ位置は、パンクチャによって直接影響を受ける検査行列の領域に、２つ以上の１が含まれる列の数が最小となるようなパンクチャ位置である
    誤り訂正符号の符号化率可変方法。
  7. 前記誤り訂正符号の検査行列のデータ構造は、請求項１から請求項３までの何れか１項に記載された誤り訂正符号の検査行列のデータ構造である
    請求項６に記載の誤り訂正符号の符号化率可変方法。
JP2014560609A 2013-02-08 2013-02-08 送信機および受信機、並びに符号化率可変方法 Active JP5875713B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2013/053047 WO2014122772A1 (ja) 2013-02-08 2013-02-08 誤り訂正符号の検査行列のデータ構造、並びに誤り訂正符号の符号化率可変装置および可変方法

Publications (2)

Publication Number Publication Date
JP5875713B2 JP5875713B2 (ja) 2016-03-02
JPWO2014122772A1 true JPWO2014122772A1 (ja) 2017-01-26

Family

ID=51299384

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014560609A Active JP5875713B2 (ja) 2013-02-08 2013-02-08 送信機および受信機、並びに符号化率可変方法

Country Status (5)

Country Link
US (1) US10340948B2 (ja)
EP (1) EP2955851A4 (ja)
JP (1) JP5875713B2 (ja)
CN (1) CN104981979B (ja)
WO (1) WO2014122772A1 (ja)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105680877B (zh) * 2014-11-19 2019-06-28 香港理工大学 一种cc-qc-ldpc码的构建方法及译码装置
WO2016140511A1 (en) * 2015-03-02 2016-09-09 Samsung Electronics Co., Ltd. Transmitter and method for generating additional parity thereof
KR101800414B1 (ko) * 2015-03-02 2017-11-23 삼성전자주식회사 송신 장치 및 그의 부가 패리티 생성 방법
JP2016213701A (ja) * 2015-05-11 2016-12-15 富士通株式会社 誤り訂正方法、半導体装置、送受信モジュールおよび伝送装置
CN104852747B (zh) * 2015-05-28 2018-05-01 西安电子科技大学 一种可变速率sc-ldpc码的设计方法
JP6595218B2 (ja) * 2015-06-04 2019-10-23 日本放送協会 連接符号を用いた受信装置及びチップ
KR102600952B1 (ko) * 2016-05-04 2023-11-13 삼성전자주식회사 송신 장치 및 그의 신호 처리 방법
CN110583023B (zh) * 2017-05-04 2022-03-01 三星电子株式会社 在通信或广播系统中用于信道编码和解码的方法和设备
JP7124276B2 (ja) * 2017-08-14 2022-08-24 富士通株式会社 伝送装置、及び誤り訂正方法
EP3700094B1 (en) * 2017-11-27 2024-04-17 Mitsubishi Electric Corporation Error correction device and optical transmission/reception device
EP3771105B1 (en) 2018-05-29 2022-10-05 Mitsubishi Electric Corporation Transmitter, receiver, communication system, and coding rate revision method
CN109639288B (zh) * 2018-10-24 2023-07-04 上海无线电设备研究所 适用于qc-ldpc码的通用化译码方法及译码模块
CN109639392B (zh) * 2018-11-09 2020-03-27 清华大学 广播信道传输的空间耦合ldpc码的构造方法及系统
US10942809B2 (en) 2018-12-20 2021-03-09 Micron Technology, Inc. Changing of error correction codes based on the wear of a memory sub-system
US20220006470A1 (en) * 2020-07-06 2022-01-06 Santhosh Vanaparthy Apparatuses, Devices, Methods and Computer Programs for Generating and Employing LDPC Matrices

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1526647B1 (en) * 2002-07-02 2008-10-01 Mitsubishi Electric Corporation Generation of a check matrix for irregular low-density parity-check (LDPC) codes
KR20040033554A (ko) 2002-10-15 2004-04-28 삼성전자주식회사 에러 정정 부호화 장치 및 그 방법
US20100107033A1 (en) * 2007-01-31 2010-04-29 Kenichi Kuri Radio communication device and puncturing method
CN101447851B (zh) * 2007-11-26 2012-01-04 清华大学 一种准循环低密度奇偶校验码的生成方法
JP5664919B2 (ja) 2011-06-15 2015-02-04 ソニー株式会社 データ処理装置、及び、データ処理方法

Also Published As

Publication number Publication date
US10340948B2 (en) 2019-07-02
EP2955851A1 (en) 2015-12-16
WO2014122772A1 (ja) 2014-08-14
US20150365105A1 (en) 2015-12-17
CN104981979B (zh) 2019-03-22
EP2955851A4 (en) 2016-09-28
JP5875713B2 (ja) 2016-03-02
CN104981979A (zh) 2015-10-14

Similar Documents

Publication Publication Date Title
JP5875713B2 (ja) 送信機および受信機、並びに符号化率可変方法
US20110289375A1 (en) Method for constructing an ldpc code, transmitter, and receiver
US8812930B1 (en) Parallel encoder for low-density parity-check (LDPC) codes
JP2012231473A (ja) 可変サイズのパケットのｌｄｐｃ符号化及び復号化
KR102054556B1 (ko) 사전 정렬된 입력을 사용하는 기본 검사 노드 기반의 신드롬 디코딩
JPWO2007108396A1 (ja) 通信装置、復号装置、情報伝送方法および復号方法
CN110999093B (zh) 用于非二进制ldpc码的扩展最小和(ems)解码的校验节点处理的混合架构
KR102289928B1 (ko) 데이터 프로세싱 방법 및 디바이스
WO2015135298A1 (zh) 一种支持低码率编码的方法及装置、计算机存储介质
KR101216075B1 (ko) 채널 코드를 이용한 복호화 및 복호화 장치
KR101147768B1 (ko) 채널 코드를 이용한 복호화 방법 및 장치
KR100918741B1 (ko) 이동 통신 시스템에서 채널 부호화 장치 및 방법
EP3047575B1 (en) Encoding of multiple different quasi-cyclic low-density parity check (qc-ldpc) codes sharing common hardware resources
KR20080000479A (ko) 통신 시스템에서 신호 수신 장치 및 방법
CN108206722B (zh) 高码率数据发送方法和装置
CN107733441B (zh) 编码方法及装置、译码方法及装置
US20170288697A1 (en) Ldpc shuffle decoder with initialization circuit comprising ordered set memory
JP5523064B2 (ja) 復号装置及び方法
JPWO2019229846A1 (ja) 送信機、受信機、通信システム、符号化率の変更方法、制御回路およびプログラム
CN108234069B (zh) 低码率数据发送方法和装置
WO2019234923A1 (ja) 送信装置、受信装置および符号化方法
KR101354731B1 (ko) 통신 시스템에서 연접 저밀도 생성 행렬 부호 부호화/복호장치 및 방법
KR100800775B1 (ko) 이동 통신 시스템에서 채널 부호화 장치 및 방법
KR101391853B1 (ko) 저밀도 역 코드를 이용한 부호화/복호화 방법 및 장치
KR20140016775A (ko) 저밀도 역 코드를 이용한 부호화/복호화 방법 및 장치

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20151222

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160119

R150 Certificate of patent or registration of utility model

Ref document number: 5875713

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250