JP7124276B2 - 伝送装置、及び誤り訂正方法 - Google Patents

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Description

本発明は、伝送装置、及び誤り訂正方法に関する。
伝送装置において、受信信号の誤りを訂正する誤り訂正処理の特性を向上させる種々の技術が知られている。例えば、巡回置換行列を所定の重み分布を満たすように配置し、且つ行の重みが漸次的に増加するように形成された低密度パリティ検査行列を使用することで、符号長が短いデータを効率的に消失訂正することが知られている(例えば、特許文献1を参照)。また、根行列の領域の大きさを拡張した後に、拡張された領域に非零要素の密度が均一になるように非零要素を移動させて検査行列を生成することで、所望の検査行列を高速に生成する技術が知られている(例えば、特許文献2を参照)。さらに、空間結合低密度パリティ検査符号の各要素行列のうち、信号のビット列の端部に対応する要素行列の列方向の列重みを大きく設定することで、誤り訂正の特性を向上させる技術が知られている(例えば、特許文献3を参照)。
国際公開第2006/106841号 特開2015-103866号公報 特開2016-213701号公報
「Spatially Coupled Repeat-Accumulate Code」(Sarah Johnson、Gottfried Lechner著 IEEE COMMUNICATIONS LETTERS, VOL.17, NO. 2、2013年2月)
信号のビット列の端部に対応する要素行列の列方向の列重みを大きくしたパリティ検査行列を使用することで誤り訂正の特性を向上させることが可能になるが、この態様では、パリティ検査行列は、列重みが異なる部分を含むことになる。パリティ検査行列の中の列重みの差が大きくなると、列重みの差に応じて演算処理の時間にずれが生じる等して、誤り訂正処理を実行する回路を半導体装置等により実現することが容易でなくなるおそれがある。
一実施形態では、パリティ検査行列の中の列重みの差を大きくすることなく、誤り訂正の特性を向上させることが可能な技術を提供することを目的とする。
1つの態様では、伝送装置は、符号化されたビット列を示す受信信号を受信する受信回路を有する。伝送装置は、対角線方向に階段状に要素行列を配置することによって構成された空間結合低密度パリティ検査符号を使用して、ビット列を復号化すると共に、ビット列を訂正し、訂正されたビット列を出力する復号回路を更に有する。空間結合低密度パリティ検査符号のパリティ検査行列は、パリティ検査行列を構成する各疎行列を要素行列とみなしたとき、行数及び列数の少なくとも一方が他の要素行列の行数及び列数と相違する少なくとも1つの要素行列を含む。
一実施形態では、パリティ検査行列の中の列重みの差を大きくすることなく、誤り訂正の特性を向上させることができる。
(a)は空間結合低密度パリティ検査符号の一例を示す図であり、(b)は(a)に示す要素行列の一例を示す図である。 実施形態に係る空間結合低密度パリティ検査符号に関連する空間結合低密度パリティ検査符号の一例を示す図である。 第1実施形態に係る空間結合低密度パリティ検査符号の一例を示す図である。 第2実施形態に係る空間結合低密度パリティ検査符号の一例を示す図である。 第3実施形態に係る空間結合低密度パリティ検査符号の一例を示す図である。 第4実施形態に係る空間結合低密度パリティ検査符号の一例を示す図である。 図6に示す空間結合低密度パリティ検査符号の生成方法について説明するための図である。 プロトグラフの一例を示す図である。 (a)は通信システムを示す図であり、(b)は(a)に示す送信器の内部回路図であり、(c)は(a)に示す受信器の内部回路図であり、(d)は記憶システムを示す図である。 実施形態に係る空間結合RA符号を示す図である。 図10に示す空間結合RA符号5の生成方法について説明するための図である。 プロトグラフの他の例を示す図である。
以下図面を参照して、実施形態に係る伝送装置、及び誤り訂正方法について説明する。但し、本発明の技術的範囲はそれらの実施の形態に限定されない。
(空間結合低密度パリティ検査符号について)
図1(a)は空間結合低密度パリティ検査符号の一例を示す図であり、図1(b)は図1(a)に示す要素行列の一例を示す図である。
空間結合低密度パリティ検査符号100は、空間結合LDPC(Spatially-Coupled Low-Density Parity-Check)符号とも称され、受信信号を復号処理するときに誤りを検出し、検出した誤り訂正するために用いられる行列である。空間結合LDPC符号100は、空間結合LDPC符号100の左上端から右下端要素行列に向けて一列にW個ずつ互いに隣接して配置される要素行列101を含む。すなわち、空間結合低密度パリティ検査符号100は、対角線方向に階段状に要素行列101を配置することによって構成される。空間結合LDPC符号100において、要素行列101が配置されない領域は、値が「0」である、いわゆる零行列が配置される。
空間結合LDPC符号100の左端には、H1,1~H1,Wで示されるW個の要素行列101が、H1,1で示される上端の要素行列101が空間結合LDPC符号100の左上端に位置するように列方向に順次配置される。H1,1~H,1Wで示されるW個の要素行列101の右側には、H2,1~H2,Wで示されるW個の要素行列101が、列方向に順次配置される。H2,1で示される上端の要素行列101は、H1,2で示される要素行列101と同じ行に位置する。H2,1~H2,Wで示されるW個の要素行列101の右側には、H3,1~H3,Wで示されるW個の要素行列101が、列方向に順次配置される。H3,1で示される上端の要素行列101がH3,2で示される要素行列101と同じ行に位置する。
要素行列101のそれぞれは、左側に隣接する列に配置される要素行列101よりも要素行列101の行数だけ下側にシフトするように配置される。空間結合LDPC符号100の右端には、HL,1~HL,Wで示されるW個の要素行列101が、HL,1で示される上端の要素行列101がH(L-1) ,2で示される要素行列101と同じ行に位置するように配置される。HL,Wで示される下端の要素行列101は、空間結合LDPC符号100の右下端に位置する。
要素行列101は、3×6の行列である。一般に、要素行列は、縦×横=(N-K)×Nのサイズで「0」及び「1」が配置される行列である。図1(b)に示す例では、N=6及びK=3であるが、通常、K及びNのそれぞれは数百~数千の自然数であり、K<Nである。空間結合LDPC符号100において、全ての要素行列101は、同一のサイズである。すなわち、要素行列101のそれぞれにおいて、K及びNは同一の数である。
要素行列101の列方向の「1」の数は、列重みと称される。要素行列101において、矢印Aで示される第1列の列重みは「2」であり、矢印Bで示される第2列の列重みは「3」であり、矢印Cで示される第3列の列重みは「2」である。また、矢印Dで示される第4列の列重みは「1」であり、矢印Eで示される第5列の列重みは「1」であり、矢印Fで示される第6列の列重みは「2」である。
空間結合LDPC符号100を使用して誤り訂正処理を実行するとき、要素行列101の列重みを大きくすることで、誤り訂正の精度、すなわち特性を向上させることができる。しかしながら、要素行列101の列重みを大きくすると、誤り訂正処理の処理負担が増加し、誤り訂正処理を実行する処理回路の規模が増大する。
(実施形態に係る空間結合LDPC符号に関連する空間結合LDPC符号について)
図2は、実施形態に係る空間結合LDPC符号に関連する空間結合LDPC符号の一例を示す図である。
空間結合LDPC符号200は、列方向に3個ずつ配置される要素行列201~205を有する。要素行列201は空間結合LDPC符号200の両端のそれぞれに配置され、要素行列202は要素行列201の内側に配置され、要素行列203は要素行列202の内側に配置される。要素行列204は要素行列203の内側に配置され、要素行列205は要素行列204の内側、すなわち空間結合LDPC符号200の中央に配置される。
要素行列201の列重みは要素行列202の列重みよりも大きく、要素行列202の列重みは要素行列203の列重みよりも大きく、要素行列203の列重みは要素行列204の列重みよりも大きく、要素行列204の列重みは要素行列205の列重みよりも大きい。一般に、空間結合LDPC符号を使用した誤り訂正処理では、信号ビット列の端部の符号化率が中央部に比べて小さくなっているため、端部から先に誤り訂正が進行していく。空間結合LDPC符号200は、列重みが最も大きい要素行列201を両端に配置し、列重みが最も小さい要素行列205を中央部に配置することで、信号ビット列の端部から誤りを訂正していく効果が強化され、少ない処理回数で誤り訂正が可能になる。
しかしながら、空間結合LDPC符号200は、要素行列201と要素行列205との間の列重みの差が大きいために、列重みの差に応じて演算処理の時間にずれが生じる等して、誤り訂正処理を実行する回路が複雑になるおそれがある。
(第1実施形態に係る空間結合LDPC符号について)
図3は、第1実施形態に係る空間結合LDPC符号の一例を示す図である。
空間結合LDPC符号1は、列方向に3個ずつ配置される要素行列11~12を有する。H1,1~H1,3及びH4,1~H4,3で示される要素行列11は空間結合LDPC符号1の両端のそれぞれに配置され、H2,1~H2,3及びH3,1~H3,3で示される要素行列12は要素行列11の内側、すなわち空間結合LDPC符号1の中央に配置される。
要素行列11の列重みは、要素行列12の列重みと略同一である。また、要素行列11の行数は、要素行列12の行数と同一である。しかしながら、要素行列11の列数は、要素行列12の列数よりも多い。空間結合LDPC符号1は、誤り訂正処理への寄与度が大きい両端近傍に位置する要素行列11の列数を中央に位置する要素行列12の列数よりも多くすることで、空間結合の効果を利用して誤り訂正処理の特性を向上させることができる。
(第2実施形態に係る空間結合LDPC符号について)
図4は、第2実施形態に係る空間結合LDPC符号を示す図である。
空間結合LDPC符号2は、第1実施形態に係る空間結合LDPC符号1を一般化したものである。空間結合LDPC符号2は、L列の要素行列を有する。すなわち、空間結合LDPC符号2は、H1,1~H1,Wで示されるW個の要素行列21と、H2,1~H2,Wで示されるW個の要素行列22と、H3,1~H3,Wで示されるW個の要素行列23とを有する。空間結合LDPC符号2は、H(L-2) ,1~H(L-2) ,Wで示されるW個の要素行列2(L-2)と、H(L-1) ,1~H(L-1) ,Wで示されるW個の要素行列2(L-1)と、HL,1~HL,Wで示されるW個の要素行列2Lとを更に有する。要素行列21~2Lの列重みは略同一であり、要素行列21~2Lの行数は同一である。
空間結合LDPC符号2は、右端から第1距離離隔した列に配置される要素行列の列数が、左端から第1距離離隔した列に配置される要素行列の列数と同一になるように形成されている。例えば、要素行列21の列数と要素行列2Lの列数は同一であり、要素行列22の列数と要素行列2(L-1)の列数は同一であり、要素行列23の列数と要素行列2(L-2)の列数は同一である。左右両端からの距離が同一である列に配置される要素行列の列数を同一とすることで、空間結合LDPC符号2を使用してビット列の誤り訂正処理を実行するときに、ビット列のLSB側及びMSB側の両端からの処理速度を均等化させることができる。
また、要素行列21の列数は要素行列22の列数よりも多く、要素行列22の列数は要素行列23の列数よりも多い。以下、同様に、空間結合LDPC符号2は、端部から中央に近づくほど要素行列の列数が減少するように形成されている。
また、空間結合LDPC符号2に含まれる要素行列の列数が、数が最も少ない要素行列の列数の整数倍になるように形成される。例えば、要素行列が4列に亘って配置されるとき、要素行列の列数の比率を2:1:1:2及び3:1:1:3等としてもよい。要素行列の列数が、列数が最も少ない要素行列の列数の整数倍になるように形成されることで、空間結合LDPC符号2の生成が容易になる。
(第3実施形態に係る空間結合LDPC符号について)
図5は、第3実施形態に係る空間結合LDPC符号を示す図である。
空間結合LDPC符号3は、空間結合LDPC符号2と同様に、L列の要素行列を有する。しかしながら、空間結合LDPC符号3が有する要素行列は、列数が同一であり且つ行数が相違することが空間結合LDPC符号2が有する要素行列と相違する。
具体的には、空間結合LDPC符号3は、H1,1~H1,Wで示されるW個の要素行列311~31Wと、H2,1~H2,Wで示されるW個の要素行列321~32Wと、H3,1~H3,Wで示されるW個の要素行列331~33Wとを有する。空間結合LDPC符号3は、H(L-2) ,1~H(L-2) ,Wで示されるW個の要素行列3(L-2)1~3(L-2)Wと、H(L-1) ,1~H(L-1) ,Wで示されるW個の要素行列3(L-1)1~3(L-1)Wと、HL,1~HL,Wで示されるW個の要素行列3L1~3LWとを更に有する。要素行列311~31W等の空間結合LDPC符号3が有する要素行列の列重みは略同一である。要素行列311~31W等の空間結合LDPC符号3が有する要素行列の列数は同一である。
空間結合LDPC符号3は、上端から第2距離離隔した列に配置される要素行列の行数が、下端から第2距離離隔した列に配置される要素行列の行数と同一になるように形成されている。例えば、要素行列312の行数は要素行列311の行数よりも多く、要素行列322の行数は要素行列321の行数よりも多く、要素行列332の行数は要素行列331の行数よりも多い。一方、要素行列3(L-2)2の行数は要素行列3(L-2)1の行数よりも少なく、要素行列3(L-1)2の行数は要素行列3(L-1)1の行数よりも少なく、要素行列3L2の行数は要素行列3L1の行数よりも少ない。上下両端からの距離が同一である行に配置される要素行列の列数を同一とすることで、空間結合LDPC符号3を使用してビット列の誤り訂正処理を実行するときに、ビット列のLSB側及びMSB側の両端からの処理速度を均等化させることができる。
また、空間結合LDPC符号3では、同一の行に配置される要素行列の行数は、同一である。例えば、要素行列312及び要素行列321の行数は同一であり、要素行列322及び要素行列331の行数は同一である。また、要素行列3(L-2)2及び要素行列3(L-1)1の行数は同一であり、要素行列3(L-1)2及び要素行列3L1の行数は同一である。
また、空間結合LDPC符号3は、端部から中央に近づくほど要素行列の行数が増加するように形成されることで、対応する信号ビット列の制約条件がより強力に作用することになる。すなわち、空間結合LDPC符号3は、中央に位置する要素行列の行数を端部に位置する要素行列の行数よりも多くすることで、訂正処理の特性を向上させることができる。
また、空間結合LDPC符号3に含まれる要素行列の行数が、行数が最も少ない要素行列の行数の整数倍になるように形成される。例えば、要素行列が4行に亘って配置されるとき、要素行列の行数の比率を1:2:2:1及び1:3:3:1等としてもよい。要素行列の行数が、行数が最も少ない要素行列の行数の整数倍になるように形成されることで、空間結合LDPC符号3の生成が容易になる。
(第4実施形態に係る空間結合LDPC符号について)
図6は、第4実施形態に係る空間結合LDPC符号を示す図である。
空間結合LDPC符号4は、空間結合LDPC符号2と同様に、L列の要素行列を有する。しかしながら、空間結合LDPC符号4が有する要素行列は、列数と共に行数が相違することが空間結合LDPC符号2が有する要素行列と相違する。
具体的には、空間結合LDPC符号4は、H1,1~H1,Wで示されるW個の要素行列411~41Wと、H2,1~H2,Wで示されるW個の要素行列421~42Wと、H3,1~H3,Wで示されるW個の要素行列431~43Wとを有する。空間結合LDPC符号4は、H(L-2) ,1~H(L-2) ,Wで示されるW個の要素行列4(L-2)1~4(L-2)Wと、H(L-1) ,1~H(L-1) ,Wで示されるW個の要素行列4(L-1)1~4(L-1)Wと、HL,1~HL,Wで示されるW個の要素行列4L1~4LWとを更に有する。要素行列411~41W等の空間結合LDPC符号3が有する要素行列の列重みは略同一である。
要素行列412の行数は要素行列411の行数よりも多く、要素行列422の行数は要素行列421の行数よりも多く、要素行列432の行数は要素行列431の行数よりも多い。一方、要素行列4(L-2)2の行数は要素行列4(L-2)1の行数よりも少なく、要素行列4(L-1)2の行数は要素行列4(L-1)1の行数よりも少なく、要素行列4L2の行数は要素行列4L1の行数よりも少ない。以下、同様に、空間結合LDPC符号4は、端部から中央に近づくほど要素行列の行数が増加するように形成されている。
また、空間結合LDPC符号4では、同一の行に配置される要素行列の行数は、同一である。例えば、要素行列412及び要素行列421の行数は同一であり、要素行列422及び要素行列431の行数は同一である。また、要素行列4(L-2)2及び要素行列4(L-1)1の行数は同一であり、要素行列4(L-1)2及び要素行列4L1の行数は同一である。
空間結合LDPC符号4は、端部から中央に近づくほど要素行列の列数が減少し且つ端部から中央に近づくほど要素行列の行数が増加するように形成されることで、訂正処理の特性を向上させることができる。
(実施形態に係る空間結合LDPC符号の生成方法について)
図7は、空間結合LDPC符号4の生成方法について説明するための図である。図7において、Kは基準となる要素行列の列数であり、Lは空間結合の長さであり、Nは基準となる要素行列の列数と行数との差であり、Wは空間結合の幅であり、s1~sL+W-1は列方向の形状変数であり、t1~tLは列方向の形状変数である。形状変数sl及びtiのそれぞれは、以下の関係を示す。
Figure 0007124276000001
形状変数sl及びtiのそれぞれが式(1)の関係を示すため、空間結合LDPC符号4の符号化率rSCは、以下の式(2)に示すように、形状変数sl及びtiの値にかかわらず、定数K、L、N及びWにより一意に決定される。
Figure 0007124276000002
また、繰り返し復号処理を(I)回実行したときの符号語全体におけるビットの消失確率p(I)は以下の式(3)で表される。
Figure 0007124276000003
ここで、εはビッドの消失確率p(I)の初期値であり、q(I) lwは以下の式(4)に示される。q(I) lwは、復号回数Iを0から順次インクリメントしながら式(4)に示されるp(I-1) lwと交互に演算される。
Figure 0007124276000004
式(3)及び(4)において、vlw(x)は、要素行列の各行に「1」がある比率の分布、すなわち列重みのノード分布を示す関数であり、以下の式(5)で示される。
Figure 0007124276000005
また、式(4)において、hlw(x)は、要素行列の各列に「1」がある比率の分布、すなわち列重みのノード分布を示す関数であり、以下の式(6)で示される。
Figure 0007124276000006
また、式(4)において、λlw(x)は、要素行列の各行に「1」がある比率をプロトグラフにおけるエッジの比率に変換したときの分布、すなわち列重みのエッジ分布を示す関数であり、以下の式(7)で示される。
Figure 0007124276000007
図8は、タナーグラフとも称されるプロトグラフの一例を示す図である。図8において、丸印はパリティ検査行列の行に対応し、四角印はパリティ検査行列の列に対応し、丸印と四角印とを結線する直線はエッジと称され、パリティ検査行列に含まれる「1」に対応する。
また、式(4)において、ρlw(x)は、要素行列の各列に「1」がある比率をプロトグラフにおけるエッジの比率に変換したときの分布、すなわち列重みのエッジ分布を示す関数であり、以下の式(8)で示される。
Figure 0007124276000008
式(5)で示す関数vlw(x)と式(7)で示す関数λlw(x)、式(6)で示す関数hlw(x)と式(8)で示す関数ρlw(x)のそれぞれは、以下の式(9)で示されるように相関する。すなわち、関数vlw(x)と関数λlw(x)とは相関し、関数hlw(x)と関数ρlw(x)とは相関する。
Figure 0007124276000009
式(5)~(8)のそれぞれの4つの関数は、以下の式(10)で示される制約条件を付されることにより相関し、独立な関数は、式(5)で示される関数vlw(x)のみになる。式(1)は、上方に記載される第1式、及び下方に記載される第2式を含む。
Figure 0007124276000010
形状変数sl及びtiは、復号回数Iが10~1000程度である最大値の制限Imaxに達するまでに、消失確率p(I)が光ファイバ通信では10-15程度である所望の閾値以下になるように、二分法及び遺伝的アルゴリズム等の最適化アルゴリズムにより決定される。例えば、符号化率rSC、空間結合の長さL及び空間結合の幅 Wを所望の値に固定し、消失確率の初期値εが最大になるを最大にする形状変数sl及びtiの値を、関数vlw(x)の値と共に最適化アルゴリズムを使用して探索することができる。
空間結合LDPC符号2は、式(1)~(10)において、tiを「1」とする以外は、空間結合LDPC符号4と同様に演算可能である。また、空間結合LDPC符号3は、式(1)~(10)において、slを「1」とする以外は、空間結合LDPC符号4と同様に演算可能である。
(実施形態に係る空間結合LDPCを使用する装置について)
図9(a)は通信システムを示す図であり、図9(b)は図9(a)に示す送信器の内部回路図であり、図9(c)は図9(a)に示す受信器の内部回路図であり、図9(d)は記憶システムを示す図である。
通信システム6は、送信器61と、伝送路62と、受信器63とを有する。送信器61及び受信器63は、実施形態に係る伝送装置の一例である。送信器61は、第入力信号に対応するビット列u1を生成行列Gを使用して符号化して符号化ビット列c1を生成し、符号化ビット列c1に所定の特性補償処理を実行して生成した送信信号TSを伝送路62を介して受信器63に送信する。受信器63は、受信信号RSに波形整形処理、及び搬送波位相復元処理を実行した後に、受信信号RSに対応するビット列c2に実施形態に係る空間結合LDPCであるパリティ検査行列Hを使用して誤り訂正処理を実行して、ビット列u2を復元する。生成行列Gとパリティ検査行列Hとは、「GHT=0」の関係を有する。
送信器61は、符号化回路611と、予等化回路612とを有する。符号化回路611は、入力信号に対応するビット列u1から生成行列Gを使用して符号化ビット列c1を生成し、生成した符号化ビット列c1を予等化回路612に出力する。予等化回路612は、符号化ビット列c1に波長分散補償、周波数オフセット補償等の種々に特性補償処理を実行して送信信号TSを生成し、生成した送信信号TSを伝送路62を介して受信器63に送信する。
受信器63は、等化回路631と、搬送波位相復元回路632と、復号回路633とを有する。等化回路631及び搬送波位相復元回路632は、符号化されたビット列を示す受信信号RDを受信する受信回路を形成する。等化回路631は、受信信号RDに対して波長分散補償、周波数オフセット補償、偏波モード分散補償、及び波形歪補償等の種々の波形整形処理を実行する。搬送波位相復元回路632は、受信信号とクロックとの間の位相差を検出して検出した位相差に基づいて符号化されたビット列c2を示す受信信号を復元する。復号回路633は、パリティ検査行列Hを使用して、復元された受信信号に対応するビット列c2に誤り訂正処理を実行して、訂正されたビット列u2を生成する。復号回路633は、訂正されたビット列を出力する。復号回路633によって生成されるビット列u2は、送信器61に入力されるビット列u1に対応する。
記憶システム7は、符号化回路71と、記憶媒体72と、復号回路73とを有する。符号化回路71及び復号回路73は、実施形態に係る伝送装置の他の例である。符号化回路71は、書き込みビット列を生成行列Gを使用して符号化して符号化ビット列c1を生成し、生成した符号化ビット列c1を記憶媒体72に書き込む。記憶媒体72は、例えば、半導体メモリであり、符号化回路71によって書き込まれた符号化ビット列c1を記憶する。復号回路73は、記憶媒体72に記憶された符号化ビット列c2を記憶媒体72から読み出し、実施形態に係る空間結合LDPCであるパリティ検査行列Hを使用して誤り訂正処理を実行して、読み出しビット列rを復元する。
(実施形態に係る空間結合LDPC符号の変形例について)
実施形態に係る空間結合LDPC符号は、空間結合LDPC符号に限定されず、非特許文献1に記載される空間結合RA(Spatially-Coupled Repeat-Accumulate、SC-RA)符号等の他の空間結合符号を含んでもよい。空間結合RA符号は、空間結合LDPC符号の誤り訂正能力における特徴を有し且つ符号化の処理も容易であり、空間結合による効果を応用する上で実用化に適する。
図10は、実施形態に係る空間結合RA符号を示す図である。
空間結合RA符号5は、空間結合部51と、アキュムレート(Accumulate)部とも称される蓄積部52とを有する。空間結合部51は、空間結合LDPC符号4と同一の構成を有するので、ここでは詳細な説明は省略する。
蓄積部52は、対角線上に配置された「1」と、対角線上に階段状に配置された「1」の下方に隣接して配置された「1」とを含む。また、蓄積部52は、対角線上に配置された「1」から離隔して階段状に配置された「1」を更に含む。蓄積部52では、対角線上に階段状に配置された「1」の下方に隣接して配置された「1」とを含むが、「1」は、対角線上に階段状に配置された「1」の上方に隣接して配置されてもよい。また、蓄積部52は、対角線上に配置された「1」から離隔して階段状に配置された「1」を更に含むが、対角線上に配置された「1」から離隔して階段状に配置された「1」は省略されてもよい。
(変形例に係る空間結合LDPC符号の生成方法について)
図11は、空間結合RA符号5の生成方法について説明するための図である。図11に示す定数K、L、N、W、並びに変数s1~sL+W-1及びt1~tLのそれぞれは、図7に示す定数K、L、N、W、並びに変数s1~sL+W-1及びt1~tLのそれぞれと同様なので、ここでは詳細な説明は省略する。
以下、図7を参照して説明した空間結合LDPC符号4の生成方法との相違点を説明する。符号化率rSCは、式(2)の代わりに以下の式(11)によって規定される。
Figure 0007124276000011
また、繰り返し復号処理を(I)回実行したときの符号語全体におけるビットの消失確率p(I)は、式(3)及び(4)の代わりに以下の式(12)及び(13)によって規定される。
Figure 0007124276000012
Figure 0007124276000013
式(13)において、P(I) l+w-1及びQ(I) l+w-1は、図12に示すプロトグラフにおいてPj及びQjで示されるように、蓄積部52に対応する式である。
また、式(5)~(8)のそれぞれの4つの関数を相関させるために、式(10)の第1式の代わりに以下の式(14)が使用される。
Figure 0007124276000014
空間結合RA符号5の形状変数sl及びtiは、式(1)、(5)~(9)、(10)の第2式、及び(11)~(14)を使用して、最適化アルゴリズムにより関数vlw(x)の値と共に探索される。
変形例に係る空間結合LDPCを使用する装置は、生成行列Gを使用せずに変形例に係る空間結合LDPCを使用してビット列を符号化する以外は、図9を参照して説明した装置と同様なのでここでは詳細な説明は省略する。
1~5 空間結合LDPC符号
6 通信システム
61 送信器
62 伝送路
63 受信器
611 符号化回路
612 予等化回路
631 等化回路
632 搬送波位相復元回路
633 復号回路
7 記憶システム
71 符号化回路
72 記憶媒体
73 復号回路

Claims (9)

  1. 符号化されたビット列を示す受信信号を受信する受信回路と、
    対角線方向に階段状に要素行列を配置することによって構成された空間結合低密度パリティ検査符号を使用して、前記ビット列を復号化すると共に、前記ビット列を訂正し、前記訂正されたビット列を出力する復号回路と、を有し、
    前記空間結合低密度パリティ検査符号のパリティ検査行列は、前記パリティ検査行列を構成する各疎行列を要素行列とみなしたとき、行数及び列数の少なくとも一方が他の要素行列の行数及び列数と相違する少なくとも1つの要素行列を含む、伝送装置。
  2. 前記パリティ検査行列の中央の列に配置される要素行列の列数は、前記パリティ検査行列の端部の列に配置される要素行列の列数よりも少ない、請求項1に記載の伝送装置。
  3. 前記パリティ検査行列に含まれる要素行列の列数は、数が最も少ない要素行列の列数の整数倍である、請求項2に記載の伝送装置。
  4. 前記パリティ検査行列の右端から第1距離離隔した列に配置される要素行列の列数は、前記パリティ検査行列の左端から前記第1距離離隔した列に配置される要素行列の列数と同一である、請求項2又は3に記載の伝送装置。
  5. 前記パリティ検査行列の中央の行に配置される要素行列の行数は、前記パリティ検査行列の端部の行に配置される要素行列の行数よりも多い、請求項1~4の何れか一項に記載の伝送装置。
  6. 前記パリティ検査行列に含まれる要素行列の行数は、行数が最も少ない要素行列の行数の整数倍である、請求項5に記載の伝送装置。
  7. 前記パリティ検査行列の上端から第2距離離隔した行に配置される要素行列の行数は、前記パリティ検査行列の下端から前記第2距離離隔した行に配置される要素行列の行数と同一である、請求項5又は6に記載の伝送装置。
  8. 前記パリティ検査行列は、対角線上に配置された「1」と、前記対角線上に配置された「1」の上方及び下方の何れか一方に隣接して配置された「1」とを含む蓄積部を更に含む、請求項1~7の何れか一項に記載の伝送装置。
  9. 符号化されたビット列を示す受信信号を受信し、
    対角線方向に階段状に要素行列を配置することによって構成された空間結合低密度パリティ検査符号を使用して、前記ビット列を復号化すると共に、前記ビット列を訂正し、
    前記訂正されたビット列を出力する、ことを含み、
    前記空間結合低密度パリティ検査符号は、前記パリティ検査行列を構成する各疎行列を要素行列とみなしたとき、行数及び列数の少なくとも一方が他の要素行列の行数及び列数と相違する少なくとも1つの要素行列を含む、誤り訂正方法。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109617555A (zh) * 2018-12-05 2019-04-12 重庆邮电大学 一种基于空间耦合的稀疏叠加码设计方案

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014122772A1 (ja) 2013-02-08 2014-08-14 三菱電機株式会社 誤り訂正符号の検査行列のデータ構造、並びに誤り訂正符号の符号化率可変装置および可変方法
US20150333767A1 (en) 2014-05-15 2015-11-19 Samsung Electronics Co., Ltd. Encoding apparatus and encoding method thereof
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Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070116904A (ko) 2005-03-31 2007-12-11 미쓰비시덴키 가부시키가이샤 에러 정정 부호화 장치
KR20120091001A (ko) * 2009-08-27 2012-08-17 인디언 스페이스 리서치 오거너제이션 Ldpc 컨벌루션 코드를 사용하여 gnss 신호 데이터를 통신하는 방법 및 그 시스템
US9047211B2 (en) * 2013-03-15 2015-06-02 SanDisk Technologies, Inc. Managing data reliability
JP5749784B2 (ja) 2013-11-21 2015-07-15 日本電信電話株式会社 誤り訂正符号方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014122772A1 (ja) 2013-02-08 2014-08-14 三菱電機株式会社 誤り訂正符号の検査行列のデータ構造、並びに誤り訂正符号の符号化率可変装置および可変方法
US20150333767A1 (en) 2014-05-15 2015-11-19 Samsung Electronics Co., Ltd. Encoding apparatus and encoding method thereof
JP2016213701A (ja) 2015-05-11 2016-12-15 富士通株式会社 誤り訂正方法、半導体装置、送受信モジュールおよび伝送装置

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