CN111312746B - 一种阻变存储器阵列结构及制作方法 - Google Patents

一种阻变存储器阵列结构及制作方法 Download PDF

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Abstract

本发明公开了一种阻变存储器阵列结构，包括：n根第一电极，第一电极为周期性排布的线条结构，每根第一电极的线条两侧分布有多对第二电极，第一电极和第二电极之间填充有阻变层，形成阻变存储器单元；第二电极和阻变层在垂直于第一电极线条的方向上组成多根周期性线状结构，线状结构与第一电极线条构成平面结构的十字交叉阵列，十字交叉阵列的每个交叉节点包含两个阻变存储器单元；任意一根线状结构上均排布有2n个阻变存储器单元，且任意两个相邻的阻变存储器单元共用一个第一电极或一个第二电极。本发明可将阻变存储器的阵列密度扩大一倍，并且可以进行三维堆叠，形成超高密度的立体阻变存储器阵列。

Description

一种阻变存储器阵列结构及制作方法
技术领域
本发明涉及存储器技术领域，特别是涉及一种高密度阻变存储器阵列结构及制作方法。
背景技术
阻变存储器(RRAM)是一种新型的非易失性存储器，其同时具有高速、低功耗、非易失性、高集成度以及与CMOS工艺兼容等优势，近年来已成为新型存储器领域的研究热点之一，甚至已经出现商业产品。
阻变存储器的阵列架构一直是RRAM技术研究的核心问题之一，也是推动RRAM实现产业化应用亟待突破的关键技术。
目前，主流的RRAM阵列通常是由1T1R单元组成，即基本单元结构是一个选择晶体管T和一个阻变器件R串联构成。然而，由于受到晶体管T的面积限制，导致1T1R阵列很难真正实现RRAM技术的高集成度优势。
为了实现高密度的阻变存储器，研究人员一直在探索各种可能的阵列架构技术，如1TnR，1D1R，以及交叉阵列(Crossbar)等。其中，Crossbar结构被认为是最有可能实现超高密度RRAM阵列的一项技术，其典型示意图如图1-图2所示(为体现效果，图1采用了透视图，图2为图1中沿A-A向的截面结构)。Crossbar阵列通常包含上下两层金属电极和介于两层电极之间的阻变层。其中，上下两层电极分别用于连接字线(Word-Line，WL)和位线(Bit-Line，BL)，两者呈互相垂直方向排列，构成十字交叉阵列结构。阻变材料填充于上下电极的每个交叉节点之间，形成阻变层，即在每个交叉节点构成一个阻变单元R，每个阻变单元的基本结构是“上电极—阻变层—下电极”的垂直三明治结构。
可以看出，Crossbar阵列的存储密度由阻变单元的特征尺寸直接决定，即字线和位线的线宽或间距等尺寸。通常认为由上述两层电极所构成的Crossbar阵列密度最高可达4F2，其中，F即是字线和位线的特征尺寸(线宽或间距等)。若将多层Crossbar阵列在垂直方向进行三维堆叠，即构成3D Crossbar结构，可望实现更高的存储密度。
尽管Crossbar阵列被认为是未来实现超高密度阻变存储器的潜在技术之一，但目前由于阻变材料的性能限制，Crossbar结构仍然只是原型概念，其很难真正实现应用。与此同时，研究人员仍在积极探索其他高密度RRAM阵列架构，尤其是可实现小于4F2存储密度的RRAM阵列技术。
发明内容
本发明的目的在于克服现有技术存在的上述缺陷，提供一种阻变存储器阵列结构及制作方法。
为实现上述目的，本发明的技术方案如下：
一种阻变存储器阵列结构，包括：
n根第一电极，所述第一电极为周期性排布的线条结构，每根所述第一电极的线条两侧分布有多对第二电极，所述第一电极和所述第二电极之间填充有阻变层，形成阻变存储器单元；
所述第二电极和所述阻变层在垂直于所述第一电极线条的方向上组成多根周期性线状结构，所述线状结构与所述第一电极线条构成平面结构的十字交叉阵列，所述十字交叉阵列的每个交叉节点包含两个阻变存储器单元；
任意一根所述线状结构上均排布有2n个阻变存储器单元，且任意两个相邻的阻变存储器单元共用一个第一电极或一个第二电极。
进一步地，还包括：设于所述阻变存储器阵列上下两侧的金属线条，以及用于连接所述阻变存储器单元和所述金属线条的一系列金属通孔；其中，上下两侧的所述金属线条互相平行，且平行于所述线状结构，所述金属通孔设于每个所述第二电极和所述金属线条之间，且任意一根所述线状结构上的相邻两个第二电极通过所述金属通孔分别连接上下两侧的所述金属线条。
进一步地，所述阻变存储器阵列的密度为2F2，其中，F代表所述第一电极线条或所述第二电极线条的特征尺寸。
进一步地，所述特征尺寸为线条宽度或线条间距。
进一步地，所述第一电极线条与上下两侧的所述金属线条构成立体结构的十字交叉阵列，每个交叉节点所包含的两个阻变存储器单元分别通过上下两侧的所述金属线条进行引出，形成两个独立的阻变存储器单元。
进一步地，所述第一电极线条和上下两侧的所述金属线条分别连接字线或位线，即所述第一电极线条连接位线时，上下两侧的所述金属线条连接字线，或者，所述第一电极线条连接字线时，上下两侧的所述金属线条连接位线。
进一步地，所述阻变存储器阵列在垂直方向上设置多层，形成三维阻变存储器阵列；其中，相邻两层的所述阻变存储器阵列共用一层所述金属线条。
一种阻变存储器阵列结构制作方法，包括以下步骤：
提供一衬底，在所述衬底上形成n根沿周期性排布的第一电极线条；
通过侧墙工艺，在所述第一电极线条两侧形成多对阻变层的侧墙结构；
在所述阻变层外侧形成连接所述阻变层的第二电极，使所述第二电极和所述阻变层在垂直于所述第一电极线条的方向上组成多根周期性线状结构，并与所述第一电极线条一起构成平面结构的十字交叉阵列；其中，所述十字交叉阵列的每个交叉节点包含两个阻变存储器单元，任意一根所述线状结构上均排布有2n个阻变存储器单元，且任意两个相邻的阻变存储器单元共用一个第一电极或一个第二电极。
进一步地，还包括：通过标准CMOS工艺的后道互连工艺，在所述阻变存储器阵列的上下两侧分别形成金属线条，以及形成用于连接所述阻变存储器单元和所述金属线条的一系列金属通孔；其中，上下两侧的所述金属线条互相平行，且平行于所述线状结构，所述金属通孔设于每个所述第二电极和所述金属线条之间，且任意一根所述线状结构上的相邻两个第二电极通过所述金属通孔分别连接上下两侧的所述金属线条。
本发明提出的高密度阻变存储器阵列，其基本单元是平面结构的阻变存储器单元，通过采用标准CMOS工艺的侧墙工艺技术，可在每个电极线条的两侧同时形成两个平面结构的阻变存储器单元，由此组成的阻变存储器阵列与传统垂直单元结构所组成的Crossbar阵列相比，在同样的工艺特征尺寸(电极线条的宽度或间距等)下，可将阻变存储器的阵列密度扩大一倍，即实现2F2存储密度的阻变存储器阵列(F为特征尺寸)。并且，本发明的阻变存储器阵列还可以进行三维堆叠，形成超高密度的立体阻变存储器阵列，是一种具有潜在应用价值的高密度阻变存储器技术。
附图说明
图1-图2是现有的一种Crossbar阵列结构示意图。
图3是本发明一较佳实施例的一种阻变存储器阵列结构示意图。
图4是图3中阻变存储器阵列结构的俯视图。
图5是沿图4中B-B向的截面结构示意图。
图6是本发明一较佳实施例的一种阻变存储器阵列引出结构示意图。
图7是沿图6中C-C向的截面结构示意图。
图8是本发明一较佳实施例的一种三维堆叠的阻变存储器阵列结构示意图。
具体实施方式
下面结合附图，对本发明的具体实施方式作进一步的详细说明。
需要说明的是，在下述的具体实施方式中，在详述本发明的实施方式时，为了清楚地表示本发明的结构以便于说明，特对附图中的结构不依照一般比例绘图，并进行了局部放大、变形及简化处理，因此，应避免以此作为对本发明的限定来加以理解。
在以下本发明的具体实施方式中，请参考图3和图4，图3是本发明一较佳实施例的一种阻变存储器阵列结构示意图，图4是图3中阻变存储器阵列结构的俯视图。如图3和图4所示，本发明的一种阻变存储器阵列结构，包含n(n为正整数)根第一电极，图中示例性显示4根第一电极(为体现效果，图3采用了透视图)。每根上的第一电极呈周期性排布，形成第一电极的线条结构。沿第一电极的长度方向，在每根第一电极的线条两侧分布有多对第二电极，图中示例性显示在每根第一电极的线条两侧依次分布有4对第二电极。并且，第二电极在各第一电极的线条两侧也按照周期性排布。
在第一电极和第二电极之间填充有阻变层，从而形成平面结构的阻变存储器单元(RRAM单元)。
请进一步参考图4。第二电极和阻变层在垂直于第一电极线条的方向上实际组成周期性线状结构。这些线状结构与第一电极线条构成平面结构的十字交叉阵列，即形成阻变存储器的平面阵列结构。其中，在每个交叉节点上都形成了两个阻变存储器单元。
请参考图5。可以看出，在由第二电极和阻变层所组成的任意一个线状结构上，均排布有2n个阻变存储器单元R，且任意两个相邻的阻变存储器单元共用一个电极(可为第一电极或第二电极)。
对比图2所示的现有阻变单元截面示意图可以发现，在同一个特征尺寸(如电极线条的宽度或间距等)下，现有的垂直结构只形成一个阻变单元，而本发明的水平结构则可形成两个独立的阻变单元。因此，本发明的阻变存储器阵列相比现有技术的Crossbar结构，可将阵列密度提升一倍，即实现2F2的存储密度，其中F是第一电极或第二电极的特征尺寸，例如线条宽度或线条间距。
请参考图6和图7(为体现效果，图6采用了透视图)。本发明的上述阵列结构中的第二电极，是采用周期性排布的结构。为此，本发明根据平面RRAM阵列的结构特点，提出了可进行字线和位线引出的阵列结构。可以看出，在本发明的阻变存储器阵列上下两侧，设置有上层金属线条和下层金属线条，并在上层金属线条与阻变存储器阵列之间、下层金属线条与阻变存储器阵列之间，设有用于连接阻变单元和金属线条的一系列金属通孔。
其中，上下两层金属线条互相平行，且平行于阻变存储器的由第二电极和阻变层所组成的线状结构。所有金属通孔均位于第二电极和上下两层金属线条之间，且任意一个线状结构上的相邻两个第二电极分别通过金属通孔连接上下两层金属线条，即任意相邻两个第二电极上所连接的金属通孔位于阻变存储器阵列的不同侧。
同时，上下两层金属线条和上述阻变存储器阵列的第一电极线条分别用于连接字线或位线。若第一电极线条连接位线时，则上下两层金属线条连接字线；反之，若第一电极线条连接字线时，上下两层金属线条则连接位线。
请参考图6和图7。可以看出，阻变存储器阵列的第一电极线条分别和上下两层金属线条构成十字交叉阵列，且在每个交叉节点上都包含两个阻变存储器单元。为了保证每个交叉节点上的两个阻变单元分别独立引出，两个阻变单元上的第二电极必须分别通过金属通孔连接至上层金属线条或下层金属线条(如图7所示)，从而形成两个独立的阻变存储器单元。
本发明的阻变存储器阵列，同样可以通过对例如图6和图7中的平面阻变存储器阵列进行三维堆叠，形成如图8所示的超高密度的立体阻变存储器阵列。其中，相邻两层阻变存储器阵列之间可共用一层金属线条。
下面介绍一下本发明的上述阻变存储器阵列的制作方法。
首先，可通过标准的薄膜淀积、光刻和刻蚀工艺，在一个衬底上形成周期性排布的多根第一电极线条。
然后，可采用侧墙工艺，在第一电极线条两侧形成形成多对阻变层的侧墙结构。
接着，可通过薄膜淀积、CMP工艺以及光刻、刻蚀等工艺，在每个阻变层的外侧，形成连接阻变层的第二电极，使第二电极和阻变层在垂直于第一电极线条的方向上组成多根周期性线状结构，从而与第一电极线条一起构成平面结构的十字交叉阵列，形成图3-图5的结构。
然后，可采用标准CMOS工艺的后道互连工艺，在所形成的上述阻变存储器阵列的上下两侧，分别形成金属线条，以及连接阻变存储器单元的金属通孔，形成图6-图7的结构。
采用同样工艺，还可进一步形成如图8所示的三维堆叠的立体阵列结构。
可以看出，本发明的阻变存储器阵列完全可以基于标准CMOS工艺和现有的RRAM工艺技术进行实现，体现了本发明的实用性。
此外，从上述实现方法还可看出，本发明的阻变存储器阵列同样可以实现类似于3D Crossbar的堆叠结构，其典型示意图如图8所示。阻变存储器阵列可在垂直方向上进行多层重复堆叠，且相邻两层阻变存储器阵列共用一层金属线条，从而形成超高密度的三维阻变存储器阵列，这充分凸显了本发明的潜在应用价值。
以上的仅为本发明的优选实施例，实施例并非用以限制本发明的保护范围，因此凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包含在本发明的保护范围内。

Claims (7)

1.一种阻变存储器阵列结构，其特征在于，包括：
n根第一电极，所述第一电极为周期性排布的线条结构，每根所述第一电极的线条两侧分布有多对第二电极，所述第一电极和所述第二电极之间填充有阻变层，形成阻变存储器单元；
所述第二电极和所述阻变层在垂直于所述第一电极线条的方向上组成多根周期性线状结构，所述线状结构与所述第一电极线条构成平面结构的十字交叉阵列，所述十字交叉阵列的每个交叉节点包含两个阻变存储器单元；
设于所述阻变存储器阵列上下两侧的金属线条，以及用于连接所述阻变存储器单元和所述金属线条的一系列金属通孔；其中，上下两侧的所述金属线条互相平行，且平行于所述线状结构，所述金属通孔设于每个所述第二电极和所述金属线条之间，且任意一根所述线状结构上的相邻两个第二电极通过所述金属通孔分别连接上下两侧的所述金属线条；
任意一根所述线状结构上均排布有2n个阻变存储器单元，且任意两个相邻的阻变存储器单元共用一个第一电极或一个第二电极。
2.根据权利要求1所述的阻变存储器阵列结构，其特征在于，所述阻变存储器阵列的密度为2F2，其中，F代表所述第一电极线条或所述第二电极线条的特征尺寸。
3.根据权利要求2所述的阻变存储器阵列结构，其特征在于，所述特征尺寸为线条宽度或线条间距。
4.根据权利要求1所述的阻变存储器阵列结构，其特征在于，所述第一电极线条与上下两侧的所述金属线条构成立体结构的十字交叉阵列，每个交叉节点所包含的两个阻变存储器单元分别通过上下两侧的所述金属线条进行引出，形成两个独立的阻变存储器单元。
5.根据权利要求1所述的阻变存储器阵列结构，其特征在于，所述第一电极线条和上下两侧的所述金属线条分别连接字线或位线，即所述第一电极线条连接位线时，上下两侧的所述金属线条连接字线，或者，所述第一电极线条连接字线时，上下两侧的所述金属线条连接位线。
6.根据权利要求1所述的阻变存储器阵列结构，其特征在于，所述阻变存储器阵列在垂直方向上设置多层，形成三维阻变存储器阵列；其中，相邻两层的所述阻变存储器阵列共用一层所述金属线条。
7.一种阻变存储器阵列结构制作方法，其特征在于，包括以下步骤：
提供一衬底，在所述衬底上形成n根沿周期性排布的第一电极线条；
通过侧墙工艺，在所述第一电极线条两侧形成多对阻变层的侧墙结构；
在所述阻变层外侧形成连接所述阻变层的第二电极，使所述第二电极和所述阻变层在垂直于所述第一电极线条的方向上组成多根周期性线状结构，并与所述第一电极线条一起构成平面结构的十字交叉阵列；其中，所述十字交叉阵列的每个交叉节点包含两个阻变存储器单元，任意一根所述线状结构上均排布有2n个阻变存储器单元，且任意两个相邻的阻变存储器单元共用一个第一电极或一个第二电极；
通过标准CMOS工艺的后道互连工艺，在所述阻变存储器阵列的上下两侧分别形成金属线条，以及形成用于连接所述阻变存储器单元和所述金属线条的一系列金属通孔；其中，上下两侧的所述金属线条互相平行，且平行于所述线状结构，所述金属通孔设于每个所述第二电极和所述金属线条之间，且任意一根所述线状结构上的相邻两个第二电极通过所述金属通孔分别连接上下两侧的所述金属线条。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112991971B (zh) * 2021-02-09 2022-06-03 宁波维真显示科技股份有限公司 一种可切换输出模式的3d-led格栅式显示屏

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101976676A (zh) * 2010-09-13 2011-02-16 北京大学 一种三维结构非易失存储器阵列及其制备方法
CN108123033A (zh) * 2016-11-29 2018-06-05 中芯国际集成电路制造(上海)有限公司 阻变随机存储器存储单元及其制作方法、电子装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8937292B2 (en) * 2011-08-15 2015-01-20 Unity Semiconductor Corporation Vertical cross point arrays for ultra high density memory applications
JP5450165B2 (ja) * 2010-02-26 2014-03-26 株式会社東芝 不揮発性半導体記憶装置、及び不揮発性半導体記憶装置の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101976676A (zh) * 2010-09-13 2011-02-16 北京大学 一种三维结构非易失存储器阵列及其制备方法
CN108123033A (zh) * 2016-11-29 2018-06-05 中芯国际集成电路制造(上海)有限公司 阻变随机存储器存储单元及其制作方法、电子装置

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