CN111293140A - 薄膜晶体管阵列基板和包括该基板的电子装置 - Google Patents

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Abstract

薄膜晶体管阵列基板和包括该基板的电子装置。一种电子装置可包括：面板；驱动电路，其被配置为驱动面板；第一晶体管和第二晶体管，其设置在面板中；以及第一绝缘膜，其设置在基板上，与第一电极的边缘交叠并具有用于接纳第二晶体管的部分的敞口区域，其中，第一晶体管包括：第一电极，其设置在基板上；第二电极，其设置在第一绝缘膜上并与第一电极的一部分交叠；以及第一有源层，其设置在第一电极、第一绝缘膜和第二电极上，第二晶体管包括：第三电极和第四电极，其设置在与第二电极相同的层上并与第二电极间隔开，第一绝缘膜的敞口区域设置在第三电极和第四电极之间；以及第二有源层，其设置在第三电极和第四电极上并横跨第一绝缘膜的敞口区域。

Description

薄膜晶体管阵列基板和包括该基板的电子装置
技术领域
示例实施方式涉及薄膜晶体管阵列基板和包括该薄膜晶体管阵列基板的电子装置。
背景技术
响应于信息社会的发展，对诸如显示装置和照明装置这样的一系列电子装置的各种需求日益增加。这种电子装置可以包括设置有数据线和选通线的面板、驱动数据线的数据驱动器以及驱动选通线的选通驱动器。
作为电子装置的关键部件的面板可以包括具有驱动面板的各种功能的大量晶体管。
因此，面板制造处理可能不可避免地变复杂和困难。然而，如果追求处理的方便，则晶体管的性能会下降，这是有问题的。
另外，晶体管应该具有高集成度，以在电子装置中实现诸如高分辨率这样的优异特性。然而，由于与处理、设计等关联的问题，晶体管的尺寸不能无限地减小。因此，期望提供电子装置能够具有高分辨率的晶体管结构。
发明内容
本公开的各个方面提供了一种薄膜晶体管阵列基板和包括该薄膜晶体管阵列基板的电子装置，在该薄膜晶体管阵列基板中，设置在面板中的多个晶体管当中的至少一个晶体管具有能够实现短沟道和集成的结构。
还提供了一种薄膜晶体管阵列基板和包括该薄膜晶体管阵列基板的电子装置，在该薄膜晶体管阵列基板中，设置在面板中的多个晶体管当中的至少一个晶体管具有操作余量由于高S因子而增加的结构。
还提供了一种薄膜晶体管阵列基板和包括该薄膜晶体管阵列基板的电子装置，其中，该薄膜晶体管阵列基板包括具有由于减小的器件面积而能够实现超高分辨率面板的结构的晶体管。
还提供了一种薄膜晶体管阵列基板和包括该薄膜晶体管阵列基板的电子装置，其中，该薄膜晶体管阵列基板包括具有防止有源层和绝缘膜断裂(例如，电气电路中的不连续)的结构的晶体管。
还提供了一种薄膜晶体管阵列基板和包括该薄膜晶体管阵列基板的电子装置，其中，该薄膜晶体管阵列基板包括容量增大的存储电容器。
根据本公开的一方面，一种电子装置可以包括面板和驱动所述面板的驱动电路。
在根据示例实施方式的包括面板的电子装置和驱动面板的驱动电路中，设置在面板中的第一晶体管和第二晶体管可以包括：第一晶体管的第一电极，该第一电极被设置在基板上；第一绝缘膜，该第一绝缘膜被设置在基板上，与第一电极的一端交叠，并且具有至少一个敞口区域；第一晶体管的第二电极，该第二电极被设置在第一绝缘膜上，以与第一电极的一部分交叠；第二晶体管的第三电极和第四电极，该第三电极和第四电极被设置在与第二电极相同的层上，以与第二电极间隔开，第一绝缘膜的敞口区域被设置在第三电极和第四电极之间；第一晶体管的第一有源层，该第一有源层被设置在第一电极、第一绝缘膜和第二电极上；第二晶体管的第二有源层，该第二有源层沿着第一绝缘膜的敞口区域设置在第三电极和第四电极上；第二绝缘膜，该第二绝缘膜被设置在第一有源层、第二有源层、第三电极和第四电极上；以及第一晶体管的第一栅极和第二晶体管的第二栅极，该第一栅极被设置在第二绝缘膜上并且与第一有源层交叠，并且该第二栅极被设置在第二绝缘膜上并且与第二有源层交叠。
在所述面板内，多条数据线可以与多条选通线交叉，并且所述第一晶体管的所述第一有源层可以与所述多条数据线当中的一条数据线和所述多条选通线中的一条选通线交叠。
所述电子装置还包括：第二板，该第二板被设置在与所述第三电极成为一体的第一板上；第三绝缘膜，该第三绝缘膜被设置在所述第二板上；以及第三板，该第三板被设置在所述第三绝缘膜上。
所述第一板和所述第三板可以经由设置在所述第二绝缘膜和所述第三绝缘膜中的第一孔电连接。
所述第二绝缘膜和所述第三绝缘膜的厚度变化可以小于所述第一绝缘膜的厚度变化。
所述第二绝缘膜和所述第三绝缘膜的密度水平可以高于所述第一绝缘膜的密度水平。
所述第一晶体管的所述第一电极和所述第二电极中的一个可以电连接到所述第二晶体管的所述第二栅极和存储电容器二者。
数据电压可以被施加到所述第二晶体管。
所述第一有源层可以包括第一沟道区域，所述第一沟道区域与所述第一绝缘膜接触。所述第二有源层可以包括第二沟道区域，所述第二沟道区域与所述第二栅极交叠。
所述面板还可以包括设置在所述基板上的第三晶体管，所述第三晶体管包括：第五电极，该第五电极被设置在所述基板上；所述第一绝缘膜使所述第五电极的一端和所述基板的顶表面的一部分暴露；第六电极，该第六电极被设置在所述第一绝缘膜上；所述第三晶体管的第三有源层，该第三有源层被设置在所述第六电极、所述第一绝缘膜和所述第五电极上，并且在与所述第一绝缘膜交叠的区域中包括第三沟道区域；所述第二绝缘膜，所述第二绝缘膜被设置在所述第三有源层上；以及第三栅极，该第三栅极被设置在所述第二绝缘膜上并且与所述第三有源层交叠。
多条基准电压线可以被设置在所述面板内，以与所述多条数据线平行，并且所述第三有源层可以与所述多条基准电压线当中的一条基准电压线和所述多条选通线当中的一条选通线交叠。
与所述第三有源层交叠的选通线可以对应于所述多条选通线当中的与所述第一有源层交叠的一条选通线。
与所述第三有源层交叠的选通线可以与所述多条选通线当中的与所述第一有源层交叠的一条选通线不同。
根据实施方式，在薄膜晶体管阵列基板和包括该薄膜晶体管阵列基板的电子装置中，设置在面板中的多个晶体管当中的至少一个晶体管具有能够实现短沟道和集成的结构。
根据实施方式，在薄膜晶体管阵列基板和包括该薄膜晶体管阵列基板的电子装置中，设置在面板中的多个晶体管当中的至少一个晶体管具有操作余量由于高S因子而增加的结构。
根据实施方式，薄膜晶体管阵列基板包括具有由于器件面积减小而能够实现超高分辨率面板的结构的晶体管，并且电子装置包括所述薄膜晶体管阵列基板。
根据实施方式，薄膜晶体管阵列基板包括具有防止有源层和绝缘膜断裂(例如，电气电路中没有不连续)的结构的晶体管，并且电子装置包括所述薄膜晶体管阵列基板。
根据示例实施方式，薄膜晶体管阵列基板包括容量增大的存储电容器，并且电子装置包括所述薄膜晶体管阵列基板。
附记：
附记1.一种电子装置，该电子装置包括：
面板；
驱动电路，该驱动电路被配置为驱动所述面板；
第一晶体管和第二晶体管，该第一晶体管和该第二晶体管被设置在所述面板中；以及
第一绝缘膜，该第一绝缘膜被设置在基板上，与所述第一晶体管的第一电极的边缘交叠并且具有用于接纳所述第二晶体管的部分的敞口区域，
其中，所述第一晶体管包括：
所述第一电极，所述第一电极被设置在所述基板上；
第二电极，该第二电极被设置在所述第一绝缘膜上并且与所述第一电极的一部分交叠；以及
第一有源层，该第一有源层被设置在所述第一电极、所述第一绝缘膜和所述第二电极上，并且
其中，所述第二晶体管包括：
第三电极和第四电极，该第三电极和该第四电极被设置在与所述第二电极相同的层上并且与所述第二电极间隔开，所述第一绝缘膜的所述敞口区域被设置在所述第三电极和所述第四电极之间；以及
第二有源层，该第二有源层被设置在所述第三电极和所述第四电极上并且横跨所述第一绝缘膜的所述敞口区域。
附记2.根据附记1所述的电子装置，该电子装置还包括：
第二绝缘膜，该第二绝缘膜被设置在所述第一有源层、所述第二有源层和所述第三电极上；以及
所述第一晶体管的第一栅极和所述第二晶体管的第二栅极，所述第一栅极被设置在所述第二绝缘膜上并且与所述第一有源层交叠，并且所述第二栅极被设置在所述第二绝缘膜上并且与所述第二有源层交叠。
附记3.根据附记1所述的电子装置，其中，所述第一有源层包括沿着所述第一绝缘膜的侧表面设置的第一沟道区域，并且
其中，所述第一沟道区域与所述基板不平行。
附记4.根据附记1所述的电子装置，其中，在所述面板内，多条数据线与多条选通线交叉，并且
其中，所述第一晶体管的所述第一有源层与所述多条数据线当中的一条数据线和所述多条选通线当中的一条选通线交叠。
附记5.根据附记2所述的电子装置，该电子装置还包括：
电容器的第一板，该第一板与所述第三电极成为一体；
所述电容器的第二板，该第二板被设置在所述第一板上；
第三绝缘膜，该第三绝缘膜被设置在所述第二板上；以及
所述电容器的第三板，该第三板被设置在所述第三绝缘膜上。
附记6.根据附记5所述的电子装置，其中，所述第一板和所述第三板经由延伸贯穿所述第二绝缘膜和所述第三绝缘膜的第一孔彼此电连接。
附记7.根据附记5所述的电子装置，其中，所述第二板与所述第二晶体管的所述第二栅极成为一体。
附记8.根据附记5所述的电子装置，其中，所述第二绝缘膜比所述第一绝缘膜密度高，并且
其中，所述第二绝缘膜具有比所述第一绝缘膜小的厚度变化，或者所述第二绝缘膜具有比所述第一绝缘膜均匀的厚度。
附记9.根据附记2所述的电子装置，其中，所述第一晶体管的所述第一电极和所述第二电极中的一个电连接到所述第二晶体管的所述第二栅极和存储电容器二者。
附记10.根据附记1所述的电子装置，其中，所述第二晶体管被配置为接收数据电压。
附记11.根据附记1所述的电子装置，其中，所述第一有源层包括第一沟道区域，并且
其中，所述第一沟道区域与所述第一绝缘膜接触。
附记12.根据附记2所述的电子装置，其中，所述第二有源层包括导电区域，所述导电区域与所述第二栅极不交叠，并且
其中，所述第二有源层的所述导电区域包括至少一个倾斜区域。
附记13.根据附记12所述的电子装置，其中，所述至少一个倾斜区域包括与所述第二晶体管的所述第三电极或所述第四电极的至少一侧对应的区域。
附记14.根据附记2所述的电子装置，其中，所述第二栅极被设置成比所述第二晶体管的所述第三电极和所述第四电极更靠近所述基板。
附记15.根据附记2所述的电子装置，其中，所述面板还包括设置在所述基板上的第三晶体管，该第三晶体管包括：
第五电极，该第五电极被设置在所述基板上，所述第一绝缘膜使所述第五电极的边缘和所述基板的顶表面的一部分暴露；
第六电极，该第六电极被设置在所述第一绝缘膜上；
第三有源层，该第三有源层被设置在所述第六电极、所述第一绝缘膜和所述第五电极上，所述第三晶体管的所述第三有源层包括与所述第一绝缘膜交叠的第三沟道区域；以及
第三栅极，该第三栅极被设置在所述第二绝缘膜上并且与所述第三有源层交叠。
附记16.根据附记15所述的电子装置，其中，所述第三晶体管的所述第五电极和所述第六电极中的一个电连接到所述第二晶体管的所述第三电极或所述第四电极。
附记17.根据附记15所述的电子装置，其中，在所述面板内与多条数据线平行地设置有多条基准电压线，并且
其中，所述第三有源层与所述多条基准电压线当中的一条基准电压线和多条选通线当中的一条选通线交叠。
附记18.根据附记17所述的电子装置，其中，所述第三晶体管的所述第五电极与和所述第三有源层交叠的所述一条基准电压线成为一体。
附记19.根据附记17所述的电子装置，其中，与所述第三有源层交叠的所述一条选通线还与所述第一有源层交叠。
附记20.根据附记17所述的电子装置，其中，所述第三有源层和所述第一有源层与所述多条选通线当中的不同的选通线交叠。
附记21.根据附记15所述的电子装置，其中，所述面板的显示区域中的多个子像素中的每一个包括所述第一晶体管、所述第二晶体管和所述第三晶体管。
附记22.根据附记21所述的电子装置，该电子装置还包括：
第三绝缘膜，该第三绝缘膜被设置在所述第二晶体管的所述第三电极和所述第四电极上；以及
像素电极，该像素电极被设置在所述第三绝缘膜上，所述像素电极经由形成在所述第二绝缘膜和所述第三绝缘膜中的第一孔电连接到所述第三电极或所述第四电极。
附记23.根据附记15所述的电子装置，其中，所述第一晶体管、所述第二晶体管和所述第三晶体管当中的至少一个晶体管被包括在设置在所述面板的显示区域外围的非显示区域中的选通驱动电路中。
附记24.一种薄膜晶体管阵列基板，该薄膜晶体管阵列基板包括：
基板；
第一晶体管的第一电极，该第一电极被设置在所述基板上；
第一绝缘膜，该第一绝缘膜被设置在所述基板上，与所述第一电极的边缘交叠并且具有用于接纳第二晶体管的部分的敞口区域；
所述第一晶体管的第二电极，该第二电极被设置在所述第一绝缘膜上并且与所述第一电极的一部分交叠；
所述第二晶体管的第三电极和第四电极，该第三电极和该第四电极被设置在与所述第二电极相同的层上并且与所述第二电极间隔开，所述第一绝缘膜的所述敞口区域被设置在所述第三电极和所述第四电极之间；
所述第一晶体管的第一有源层，该第一有源层被设置在所述第一电极、所述第一绝缘膜和所述第二电极上；以及
所述第二晶体管的第二有源层，该第二有源层被设置在所述第三电极和所述第四电极上并且横跨所述第一绝缘膜的所述敞口区域。
附记25.根据附记24所述的薄膜晶体管阵列基板，该薄膜晶体管阵列基板还包括：
第二绝缘膜，该第二绝缘膜被设置在所述第一有源层、所述第二有源层、所述第三电极和所述第四电极上；以及
所述第一晶体管的第一栅极和所述第二晶体管的第二栅极，该第一栅极被设置在所述第二绝缘膜上并且与所述第一有源层交叠，并且该第二栅极被设置在所述第二绝缘膜上并且与所述第二有源层交叠。
附图说明
根据以下结合附图时进行的详细描述，将更清楚地理解本公开的以上和其它目的、特征和优点，在附图中：
图1例示了根据实施方式的电子装置的示意性配置；
图2例示了根据实施方式的电子装置的系统；
图3例示了根据在面板是有机发光二极管(OLED)面板的情形下的实施方式的面板中的子像素的结构；
图4例示了根据实施方式的还包括第二晶体管的单个子像素的三个晶体管和一个电容器(3T1C)结构，该第二晶体管被电连接在驱动晶体管的第二节点和基准电压线之间；
图5示意性地例示了根据实施方式的设置在面板中的选通驱动电路；
图6例示了设置有根据实施方式的晶体管的电路区域；
图7是根据实施方式的沿着图6中的线A-B和线C-D截取的截面图；
图8例示了将设置在子像素中的根据实施方式的晶体管连接到像素电极的结构；
图9、图10、图11、图12、图13、图14、图15和图16例示了制造根据实施方式的晶体管的操作；以及
图17例示了根据另一实施方式的子像素的电路区域。
具体实施方式
参照附图和对实施方式的详细描述，将清楚本公开的优点和特征及其实现方法。本公开不应该被解释为限于本文中阐述的实施方式，而是可以按许多不同的形式实施。相反，提供这些实施方式，使得本公开将是彻底和完全的，并且将把本公开的范围充分传达给本领域的普通技术人员。本公开的范围应当由所附的权利要求来限定。
附图中描绘的用于例示实施方式的形状、尺寸、比率、角度、数目等仅仅是例示性的，并且本公开不限于附图中例示的实施方式。在本文献的通篇中，将使用相同的参考标号和符号来指定相同或相似的部件。在以下对本公开的描述中，在因对并入本公开中的已知功能和部件的详细描述会使本公开的主题不清楚的情况下，将省略该详细描述。应该理解，除非明确地相反描述，否则本文中使用的术语“包括”、“包含”、“具有”及其任何变形形式旨在涵盖非排他性包含物。除非明确地相反描述，否则对本文中使用的单数形式的部件的描述旨在包括对复数形式的部件的描述。
在分析部件中，应当理解，即便在没有明确描述误差范围的情形下，在本文中也包括误差范围。
还应该理解，虽然本文中可以使用诸如“第一”、“第二”、“A”、“B”、“(a)”和“(b)”这样的术语来描述各种元件，但是这些术语只是用于将一个元件与其它元件区分开。这些元件的物质、顺序、次序或数目不受这些术语的限制。应该理解，当一个元件被称为正“连接”、“联接”或“链接”到另一个元件时，它不仅可以“直接连接、联接或链接”到另一个元件，而且它可以经由“中间”元件“间接连接、联接或链接”到另一个元件。在相同上下文下，应该理解，当一个元件被称为形成在另一个元件“上”、“之上”、“下方”或“旁边”时，它不仅可以直接位于另一个元件的上或下方，而且它还可以经由中间元件间接位于另一个元件的上方或下方。
另外，本文中可以使用诸如“第一”和“第二”这样的术语来描述各种部件。然而，应该理解，这些部件不受这些术语的限制。这些术语仅仅是用来将一个元件或部件与其它元件或部件区分开。因此，在本公开的精神内，在本文中首先被称为的第一元件可以是第二元件。
本公开的实施方式的特征(或部件)可以彼此部分地或完全地联接或组合，并且可以彼此协同工作或者可以用各种技术方法进行操作。另外，相应实施方式可以独立地执行，或者可以与其它实施方式关联并且与其它实施方式协同地执行。
下文中，将参照附图详细地描述实施方式。
图1例示了根据实施方式的电子装置的示意性配置。
根据实施方式的电子装置可以包括显示装置、照明装置、发光装置等。为了简洁起见，以下描述将主要集中在显示装置上。然而，以基本上相同的方式，以下描述不仅可以应用于显示装置，而且可以应用于诸如照明装置或发光装置这样的各种其它电子装置，只要包括了晶体管即可。
根据实施方式的电子装置可以包括显示图像或射出光的面板PNL和驱动面板PNL的驱动电路。
在面板PNL中，可以设置多条数据线DL和多条选通线GL，并且由所述多条选通线与所述多条数据线的交叉限定的多个子像素SP可以按矩阵形式排列。
在面板PNL中，多条数据线DL和多条选通线GL可以被设置成彼此交叉。例如，多条选通线GL可以按行或列排列，而多条数据线DL可以按列或行排列。在下面的描述中，为了简洁起见，多条选通线GL将被视为是按行排列的，而多条数据线DL将被视为是按列排列的。
根据子像素结构等，除了多条数据线DL和多条选通线GL之外的各种信号线可以被设置在面板PNL中。还可以设置驱动电压线、基准电压线、公共电压线等。
面板PNL可以是诸如液晶显示(LCD)面板和有机发光二极管(OLED)面板这样的各种类型面板中的一种。
设置在面板PNL中的信号线的类型可以根据子像素结构、面板类型(例如，LCD面板或OLED面板)等而改变。另外，本文中使用的术语“信号线”在概念上可以包括被施加信号的电极。
面板PNL可以包括显示图像的显示区域A/A和不显示图像的非显示区域N/A，非显示区域N/A位于显示区域A/A的外围。本文中，非显示区域N/A也被称为边框区域。
显示图像的多个子像素SP被设置在显示区域A/A中。
焊盘组件可以被设置在非显示区域N/A中，数据驱动器DDR电连接到焊盘组件。连接焊盘组件与多条数据线DL的多条数据链接线可以被设置在非显示区域N/A中。本文中，多条数据链接线可以是多条数据线DL在非显示区域N/A中的延伸部，或者是电连接到多条数据线DL的单独图案。
另外，选通驱动相关线可以被设置在非显示区域N/A中，以经由与数据驱动器DDR电连接的焊盘组件将用于选通驱动的电压(或信号)传送到选通驱动器GDR。例如，选通驱动相关线可以包括传送时钟信号的时钟线、传送选通电压VGH和VGL的选通电压线、传送用于生成扫描信号的各种控制信号的选通驱动控制信号线等。与设置在显示区域A/A中的选通线GL不同，这些选通驱动相关线被设置在非显示区域N/A中。
驱动多条数据线DL的驱动电路可以包括驱动多条数据线DL的数据驱动器DDR、驱动多条选通线GL的选通驱动器GDR、控制数据驱动器DDR和选通驱动器GDR的控制器CTR等。
数据驱动器DDR可以通过向多条数据线DL输出数据电压来驱动多条数据线DL。
选通驱动器GDR可以通过向多条选通线GL输出扫描信号来驱动多条选通线GL。
控制器CTR可以通过供应用于数据驱动器DDR和选通驱动器GDR的驱动操作的各种控制信号DCS和GCS来控制数据驱动器DDR和选通驱动器GDR的驱动操作。另外，控制器CTR可以向数据驱动器DDR供应图像数据DATA。
控制器CTR在由相应帧实现的时间点开始扫描，将从外部源输入的图像数据转换成具有可供数据驱动器DDR读取的数据信号格式的图像数据DATA，输出转换后的图像数据DATA，并且根据扫描在适当的时间点控制数据驱动。
控制器CTR从外部源(例如，主机系统)接收包括垂直同步信号Vsync、水平同步信号Hsync、输入数据使能信号DE、时钟信号CLK等的定时信号，生成各种控制信号，并且将所述各种控制信号输出到数据驱动器DDR和选通驱动器GDR，以便控制数据驱动器DDR和选通驱动器GDR。
例如，控制器CTR输出包括选通起始脉冲GSP、选通移位时钟GSC、选通输出使能信号GOE等的各种选通控制信号GCS，以控制选通驱动器GDR。
另外，控制器CTR输出包括源起始脉冲SSP、源采样时钟SSC、源输出使能信号SOE等的各种数据控制信号DCS，以控制数据驱动器DDR。
控制器CTR可以是在典型显示装置中使用的定时控制器，或者可以是包括定时控制器并且执行其它控制功能的控制装置。
控制器CTR可以被提供作为与数据驱动器DDR分离的部件，或者可以被提供作为与数据驱动器DDR组合(或集成)的集成电路(IC)。
数据驱动器DDR从控制器CTR接收图像数据DATA，并且向多条数据线DL供应数据电压以驱动多条数据线DL。数据驱动器DDR也被称为源驱动器。
数据驱动器DDR可以经由各种接口向控制器CTR发送各种信号以及从控制器CTR接收各种信号。
选通驱动器GDR通过依次向多条选通线GL供应扫描信号来依次驱动多条选通线GL。本文中，选通驱动器GDR也被称为扫描驱动器。
选通驱动器GDR在控制器CTR的控制下依次向多条选通线GL供应具有导通电压或截止电压的扫描信号。
如果通过选通驱动器GDR将特定选通线断开，则数据驱动器DDR将从控制器CTR接收的图像数据DATA转换成模拟数据电压，并且将所述模拟数据电压供应到多条数据线DL。
数据驱动器DDR可以被设置在面板PNL的一侧(例如，在面板PNL的上方或下方)。在一些情形下，根据驱动系统、面板设计等，数据驱动器DDR可以被设置在面板PNL的两侧(例如，面板PNL的上方和下方)。
选通驱动器GDR可以被设置在面板PNL的一侧(例如，在面板PNL的右侧或左侧)。在一些情形下，根据驱动系统、面板设计等，选通驱动器GDR可以被设置在面板PNL的两侧(例如，面板PNL的右侧和左侧)。
数据驱动器DDR可以包括一个或更多个源驱动器IC(SDIC)。
源驱动器IC中的每一个可以包括移位寄存器、锁存电路、数模转换器(DAC)、输出缓冲器等。在一些情形下，数据驱动器DDR还可以包括一个或更多个模数转换器(ADC)。
源驱动器IC中的每一个可以按带式自动接合(TAB)或玻上芯片(COG)方法连接到面板PNL的接合焊盘，或者可以被直接安装在面板PNL上。在一些情形下，源驱动器IC中的每一个可以与面板PNL集成。另外，可以使用膜上芯片(COF)结构来实现源驱动器IC中的每一个。在这种情形下，源驱动器IC中的每一个可以被安装在电路膜上，以经由电路膜电连接到面板PNL中的数据线DL。
选通驱动器GDR可以包括多个选通驱动电路(GDC)。本文中，多个选通驱动电路可以分别对应于多条选通线GL。
选通驱动电路中的每一个可以包括移位寄存器、电平寄存器等。
选通驱动电路中的每一个可以按TAB或按COG方法连接到面板PNL的接合焊盘。另外，可以使用COF结构来实现选通驱动电路中的每一个。在这种情形下，选通驱动电路中的每一个可以被安装在电路膜上，以经由电路膜电连接到面板PNL中的选通线GL。另外，可以使用设置在面板PNL内的面板内栅极(GIP)结构来实现选通驱动电路中的每一个。即，选通驱动电路中的每一个可以被直接设置在面板PNL中。
图2例示了根据实施方式的电子装置的系统。
参照图2，在根据实施方式的电子装置中，数据驱动器DDR可以使用诸如TAB结构、COG结构和COF结构这样的多种结构当中的COF结构来实现，而选通驱动器GDR可以使用诸如TAB结构、COG结构、COF结构和GIP结构这样的各种结构当中的GIP结构来实现。
数据驱动器DDR可以包括一个或更多个源驱动器IC SDIC。在图2中，数据驱动器DDR被例示为包括多个源驱动器IC SDIC。
在数据驱动器DDR具有COF结构的情形下，数据驱动器DDR的源驱动器IC SDIC中的每一个可以被安装在源侧电路膜SF中的对应一个上。
源侧电路膜SF中的每一个的一部分可以电连接到存在于面板PNL的非显示区域N/A中的焊盘组件(例如，焊盘的组件)。
将源驱动器IC SDIC与面板PNL电连接的线可以被设置在源侧电路膜SF上。
电子装置可以包括安装有控制部件和各种电子装置的至少一个源印刷电路板SPCB和控制印刷电路板CPCB，以便将多个源驱动器IC SDIC用电路连接到其它装置。
安装有源驱动器IC SDIC的源侧电路膜SF中的每一个的其它部分可以连接到至少一个源印刷电路板SPCB。
也就是说，安装有源驱动器IC SDIC的源侧电路膜SF中的每一个的一部分可以电连接到面板PNL的非显示区域N/A，而源侧电路膜SF中的每一个的其它部分可以电连接到源印刷电路板SPCB。
控制数据驱动器DDR、选通驱动器GDR等的操作的控制器CTR可以被设置在控制印刷电路板CPCB中。
另外，电力管理IC(PMIC)等可以被设置在控制印刷电路板CPCB上。电力管理IC向面板PNL、数据驱动器DDR、选通驱动器GDR等供应各种形式的电压或电流，或者控制将供应到其的各种形式的电压或电流。
源印刷电路板SPCB和控制印刷电路板CPCB可以经由至少一个连接器CBL彼此用电路连接。连接器CBL可以是例如柔性印刷电路(FPC)、柔性扁平线缆(FFC)等。
至少一个源印刷电路板SPCB和控制印刷电路板CPCB可以被集成(或组合)到单个印刷电路板中。
在使用GIP结构来实现选通驱动器GDR的情形下，选通驱动器GDR的多个选通驱动电路GDC可以被直接设置在面板PNL的非显示区域N/A中。
多个选通驱动电路GDC中的每一个可以向设置在面板PNL的显示区域A/A中的多条选通线GL当中的对应选通线GL输出扫描信号SCAN。
可以经由设置在非显示区域N/A中的选通驱动相关线向设置在面板PNL上的多个选通驱动电路GDC供应用于生成扫描信号的各种信号(例如，时钟信号、高电平选通电压VGH、低电平选通电压VGL、启动信号VST、复位信号RST等)。
设置在非显示区域N/A中的选通驱动相关线可以电连接到最靠近多个选通驱动电路GDC设置的一些源侧电路膜SF。
图3例示了根据在面板PNL是OLED面板的情形下的实施方式的面板PNL中的子像素SP的结构。
参照图3，OLED面板PNL中的子像素SP中的每一个可以包括有机发光二极管OLED、驱动有机发光二极管OLED的驱动晶体管DRT、电连接在驱动晶体管DRT的第一节点N1和对应数据线DL之间的开关晶体管O-SWT、与驱动晶体管DRT的第一节点N1和第二节点N2电连接的存储电容器Cst等。
有机发光二极管OLED可以包括阳极、有机发光层、阴极等。
参照图3中的电路，有机发光二极管OLED的阳极(也被称为像素电极)可以电连接到驱动晶体管DRT的第二节点N2。有机发光二极管OLED的阴极(也被称为公共电极)可以被施加基电压EVSS。
本文中，基电压EVSS可以是例如接地电压或者高于或低于接地电压的电压。另外，基电压EVSS可以根据驱动状态而变化。例如，可以不同地设置图像驱动期间的基电压EVSS和感测驱动期间的基电压EVSS。
驱动晶体管DRT通过向有机发光二极管OLED供应驱动电流来驱动有机发光二极管OLED。
驱动晶体管DRT可以包括第一节点N1、第二节点N2、第三节点N3等。
驱动晶体管DRT的第一节点N1可以是栅节点，并且可以电连接到开关晶体管O-SWT的源节点或漏节点。驱动晶体管DRT的第二节点N2可以是源节点或漏节点，并且可以电连接到有机发光二极管OLED的阳极(或阴极)。驱动晶体管DRT的第三节点N3可以是可以被施加驱动电压EVDD的漏节点或源节点。第三节点N3可以电连接到供应驱动电压EVDD的驱动电压线DVL。
存储电容器Cst可以被电连接在驱动晶体管DRT的第一节点N1和第二节点N2之间，以在单帧时间(或预定时间)期间保持与图像信号电压对应的数据电压Vdata或者与数据电压Vdata对应的电压。
开关晶体管O-SWT的漏节点或源节点可以电连接到对应数据线DL。开关晶体管O-SWT的源节点或漏节点可以电连接到驱动晶体管DRT的第一节点N1。开关晶体管O-SWT的栅节点可以电连接到被施加扫描信号SCAN的对应选通线GL。
扫描信号SCAN可以经由对应选通线施加到开关晶体管O-SWT的栅节点，使得开关晶体管O-SWT被开关控制。
开关晶体管O-SWT可以在扫描信号SCAN的作用下导通，以将从对应数据线DL供应的数据电压Vdata传送到驱动晶体管DRT的第一节点。
另外，存储电容器Cst可以是被特意设计成处于驱动晶体管DRT外部的外部电容器，而非存在于驱动晶体管DRT的第一节点N1和第二节点N2之间的寄生电容器(例如，Cgs或Cgd)，例如，内部电容器。
驱动晶体管DRT和开关晶体管O-SWT中的每一个可以是n型晶体管或p型晶体管。
图3中例示的子像素结构具有两个晶体管和一个电容器(2T1C)结构。然而，这仅是出于例示目的提出的，并且在一些情形下，还可以包括一个或更多个晶体管或者一个或更多个电容器。另外，多个子像素可以具有相同的结构，或者多个子像素当中的一些子像素可以具有与其余子像素的结构不同的结构。
图4例示了子像素SP的三个晶体管和一个电容器(3T1C)结构。3T1C结构还包括与驱动晶体管DRT的第二节点N2和基准电压线RVL电连接的第二晶体管T2。
参照图4，第二晶体管T2可以电连接在驱动晶体管DRT的第二节点N2和基准电压线RVL之间。可以将第二扫描信号SENSE施加到第二晶体管T2的栅节点，以对第二晶体管T2进行开关控制。
第二晶体管T2的漏节点或源节点可以电连接到基准电压线RVL，并且第二晶体管T2的源节点或漏节点可以电连接到驱动晶体管DRT的第二节点N2。
例如，第二晶体管T2可以在显示驱动期间的时段中导通，并且可以在感测驱动晶体管DRT的特性或有机发光二极管OLED的特性的感测驱动期间的时段中截止。
第二晶体管T2可以在对应的驱动时间(例如，显示驱动时间或者感测驱动期间的时段中的初始化时间)通过第二扫描信号SENSE而导通，以将供应到基准电压线RVL的基准电压Vref传送到驱动晶体管DRT的第二节点N2。
另外，第二晶体管T2可以在对应的驱动时间(例如，感测驱动期间的时段中的采样时间)通过第二扫描信号SENSE而导通，以将驱动晶体管DRT的第二节点N2的电压传送到基准电压线RVL。
换句话说，第二晶体管T2可以控制驱动晶体管DRT的第二节点N2的电压状态或者将驱动晶体管DRT的第二节点N2的电压传送到基准电压线RVL。
基准电压线RVL可以电连接到模数转换器(ADC)，ADC感测基准电压线RVL的电压并且将该电压转换成数字值并且输出包括该数字值的感测数据。
模数转换器可以被包括在数据驱动器DDR的源驱动器IC SDIC中。
可以使用由模数转换器输出的检测数据来感测驱动晶体管DRT的特性(例如，阈值电压或迁移率)或者有机发光二极管OLED的特性(例如，阈值电压)。
另外，存储电容器Cst可以是被特意设计成处于驱动晶体管DRT外部的外部电容器，而非存在于驱动晶体管DRT的第一节点N1和第二节点N2之间的寄生电容器(例如，Cgs或Cgd)，例如，内部电容器。
驱动晶体管DRT、第一晶体管T1和第二晶体管T2中的每一个可以是n型晶体管或p型晶体管。
另外，第一扫描信号SCAN和第二扫描信号SENSE可以是单独的选通信号。在这种情形下，第一扫描信号SCAN和第二扫描信号SENSE可以分别通过不同的选通线施加到第一晶体管T1的栅节点和第二晶体管T2的栅节点。
在一些情形下，第一扫描信号SCAN和第二扫描信号SENSE可以是相同的选通信号。在这种情形下，第一扫描信号SCAN和第二扫描信号SENSE可以通过同一选通线共同施加到第一晶体管T1的栅节点和第二晶体管T2的栅节点。
图3和图4中例示的子像素结构仅是出于例示目的提出的，并且在一些情形下，还可以包括一个或更多个晶体管或者一个或更多个电容器。
另外，多个子像素可以具有相同的结构，或者多个子像素当中的一些子像素可以具有与其余子像素不同的结构。
图5示意性地例示了根据实施方式的设置在面板PNL中的选通驱动电路GDC。
参照图5，选通驱动电路GDC中的每一个可以包括上拉晶体管Tup、下拉晶体管Tdown、控制开关电路CSC等。
控制开关电路CSC是控制与上拉晶体管Tup的栅节点对应的节点Q的电压和与下拉晶体管Tdown的栅节点对应的节点QB的电压的电路。控制开关电路CSC可以包括多个开关(晶体管)。
上拉晶体管Tup是通过选通信号输出节点Nout向选通线GL供应与第一电平电压(例如，高电平电压VGH)对应的选通信号Vgate的晶体管。下拉晶体管Tdown是通过选通信号输出节点Nout向选通线GL供应与第二电平电压(例如，低电平电压VGL)对应的选通信号Vgate的晶体管。上拉晶体管Tup和下拉晶体管Tdown可以在不同的时间点导通。
上拉晶体管Tup电连接在被施加时钟信号CLK的时钟信号施加节点Nclk和电连接到选通线GL的选通信号输出节点Nout之间。上拉晶体管Tup通过节点Q的电压而导通或截止。
上拉晶体管Tup的栅节点电连接到节点Q。上拉晶体管Tup的漏节点或源节点电连接到时钟信号施加节点Nclk。上拉晶体管Tup的源节点或漏节点电连接到输出选通信号Vgate的选通信号输出节点Nout。
上拉晶体管Tup通过节点Q的电压而导通，以将具有在时钟信号CLK的高电平范围中的高电压电平VGH的选通信号输出到选通信号输出节点Nout。
输出到选通信号输出节点Nout的高电平电压VGH的选通信号Vgate被供应到对应的选通线GL。
下拉晶体管Tdown电连接在选通信号输出节点Nout和基电压节点Nvss之间，并且通过节点QB的电压而导通或截止。
下拉晶体管Tdown的栅节点电连接到节点QB。下拉晶体管Tdown的漏节点或源节点电连接到基电压节点Nvss，以接收被施加到其的对应于正电压的基电压VSS。下拉晶体管Tdown的源节点或漏节点电连接到输出选通信号Vgate的选通信号输出节点Nout。
下拉晶体管Tdown通过节点QB的电压而导通，以将具有低电压电平VGL的选通信号Vgate输出到选通信号输出节点Nout。因此，具有低电平电压VGL的选通信号Vgate可以通过选通信号输出节点Nout供应到对应的选通线GL。本文中，具有低电平电压VGL的选通信号Vgate可以是例如基电压VSS。
另外，控制开关电路CSC可以包括两个或更多个晶体管，并且可以包括诸如节点Q、节点QB、置位节点(也被称为“起始节点”)S和复位节点R这样的主节点。在一些情形下，控制开关电路CSC还可以包括被输入诸如驱动电压VDD这样的各种电压的输入节点。
在控制开关电路CSC中，节点Q电连接到上拉晶体管Tup的栅节点，并且被重复地充电和放电。
在控制开关电路CSC中，节点QB电连接到下拉晶体管Tdown的栅节点，并且被重复地充电和放电。
在控制开关电路CSC中，置位节点S具有被施加到其的置位信号SET，置位信号SET指示对应的选通驱动电路GDC的选通驱动开始。
本文中，施加到置位节点S的置位信号SET可以是从选通驱动器GDR的外部输入的起始信号VST，或者可以是在由当前选通驱动电路GDC之前的前一级中的选通驱动电路GDC输出的选通信号Vgate被反馈到的信号(例如，进位信号)。
被施加到控制开关电路CSC的复位节点R的复位信号RST可以是所有级的选通驱动电路GDC被同时初始化的复位信号，或者可以是从另一级(例如，前一级或后一级)输入的进位信号。
控制开关电路CSC响应于置位信号SET而对节点Q进行充电，并且响应于复位信号RST而对节点Q进行放电。控制开关电路CSC可以包括反相电路，以在不同的时间点对节点Q和节点QB进行充电或放电。
如图3中例示的，驱动晶体管DRT和开关晶体管O-SWT可以被设置在被实现为OLED面板的面板PNL的显示区域A/A中的多个子像素SP当中的每个子像素SP中。然而，实施方式不限于此，并且如图4中例示的，三个或更多个晶体管可以被设置在OLED面板PNL的显示区域A/A中。
另外，如图2中例示的，选通驱动电路GDC可以使用GIP结构来实现，例如，选通驱动电路GDC可以被设置在面板PNL内。在这种情形下，如图5中例示的，选通驱动电路GDC的诸如上拉晶体管Tup、下拉晶体管Tdown和CSC内的其它晶体管这样的各种晶体管可以被设置在位于面板PNL的显示区域A/A外围的非显示区域N/A中。
另外，在设置在面板PNL的显示区域A/A和/或非显示区域N/A中的晶体管TR中，其器件性能(例如，迁移率或导通电流特性)可以通过沟道长度和S因子(SS，子阈值摆动)来确定。因此，下文中将描述旨在提高器件性能的晶体管TR当中的具有短沟道的晶体管TR的结构和旨在提高器件性能的晶体管TR当中的具有高S因子的晶体管TR的结构。
根据实施方式，该电子装置可以包括面板和驱动该面板的驱动电路。设置在面板中的第一晶体管和第二晶体管包括：第一晶体管的第一电极，该第一电极被设置在基板上；第一绝缘膜，该第一绝缘膜被设置在基板上，与第一电极的一端交叠，并且具有至少一个敞口区域；第一晶体管的第二电极，该第二电极被设置在第一绝缘膜上，以与第一电极的一部分交叠；第二晶体管的第三电极和第四电极，该第三电极和第四电极被设置在与第二电极相同的层上，以与第二电极间隔开，第一绝缘膜的敞口区域被设置在第三电极和第四电极之间；第一晶体管的第一有源层，该第一有源层被设置在第一电极、第一绝缘膜和第二电极上；第二晶体管的第二有源层，该第二有源层被沿着第一绝缘膜的敞口区域设置在第三电极和第四电极上；第二绝缘膜，该第二绝缘膜被设置在第一有源层、第二有源层、第三电极和第四电极上；以及第一晶体管的第一栅极和第二晶体管的第二栅极，该第一栅极被设置在第二绝缘膜上并且与第一有源层交叠，并且该第二栅极被设置在第二绝缘膜上并且与第二有源层交叠。
将参照附图更详细地描述如上简要描述的晶体管TR的结构。
图6例示了设置有根据实施方式的晶体管的电路区域。
图6中例示的电路区域CA可以被包括在设置在面板PNL中的多个子像素当中的至少一个子像素SP中。
参照图6，单个子像素SP中所包括的电路区域CA可以包括至少两个晶体管和一个存储电容器Cst。
然而，实施方式不限于此，并且单个子像素SP中的电路区域CA可以包括三个晶体管和一个存储电容器Cst。
具体地，电路区域CA可以包括三个晶体管T1、T2和T3以及一个存储电容器Cst。
第一晶体管T1可以包括第一电极E1、第一有源层ACT1、第二电极E2和第一栅极GATE1。
第二晶体管T2可以包括第三电极E3、第二有源层ACT2、第四电极E4和第二栅极GATE2。
第三晶体管T3可以包括第五电极E5、第三有源层ACT3、第六电极E6(例如，E6可以电连接到E3)和第三栅极GATE3。
另外，在单个方向上延伸的数据线DATA以及与数据线DATA平行的驱动电压线EVDD和基准电压线VREF可以被设置在单个子像素SP中。
另外，至少一条选通线(或扫描线)GL可以被设置成与数据线DATA、驱动电压线EVDD和基准电压线VREF交叉。
在本实施方式中，以下描述将主要集中在以下配置：在单个子像素SP中，两条选通线GL与数据线DATA、驱动电压线EVDD和基准电压线VREF交叉。
如图6中例示的，彼此间隔开的第一选通线GL1和第二选通线GL2可以被设置在单个子像素SP中。
另外，第一晶体管T1的第一电极E1可以存在于与基准电压线VREF相同的线上，同时与基准电压线VREF间隔开。
第一电极E1、第一有源层ACT1、数据线DATA和第一选通线GL1可以彼此交叠。这里，数据线DATA可以用作第一晶体管T1的第二电极E2。第一选通线GL1可以用作第一晶体管T1的第一栅极。
第一电极E1和第二电极E2中的一个可以是第一晶体管T1的源极，而第一电极E1和第二电极E2中的另一个可以是第一晶体管T1的栅极。
即，在第一晶体管T1中，由于数据线DATA用作源极或漏极，因此不必从数据线DATA分支源极或漏极。另外，由于第一选通线GL1用作第一晶体管T1的栅极，因此不必从第一选通线GL1分支第一栅极GATE1。
因此，能够减少将以其它方式被从数据线DATA分支的源极或漏极的配置占据的区域和将以其它方式被从第一选通线GL1分支的第一栅极的配置占据的区域，由此使电路区域CA的尺寸减小。
另外，从驱动电压线EVDD分支的第二晶体管T2的第四电极E4可以被设置在电路区域CA中。另外，第二晶体管T2的第三电极E3可以被设置在与第一电极E4相同的层上，同时与第四电极E4间隔开。
第二有源层ACT2可以被设置成与第三电极E3和第四电极E4交叠。第二有源层ACT2的一部分可以与第二栅极GATE2交叠。
这里，第三电极E3和第四电极E4中的一个可以是第二晶体管T2的源极，而第三电极E3和第四电极E4中的另一个可以是第二晶体管T2的漏极。
另外，第三电极E3可以与第一板P1一体地设置，而第二栅极GATE2可以与第二板P2一体地设置。
第一板P1与第二板P2可以彼此交叠。第三板P3可以被设置成与第一板P1和第二板P2交叠。绝缘膜可以被设置在第一板P1和第二板P2之间，并且绝缘膜可以被设置在第二板P2和第三板P3之间。
由于这种结构，第一板P1、第二板P2和第三板P3可以产生双存储电容器Cst。
第一板P1和第一电极可以通过第一孔H1电连接。
第一板P1可以与第三晶体管T3的第六电极E6一体地设置。
第三晶体管T3的第六电极E6可以与第三有源层ACT3、基准电压线VREF和第二选通线GL2交叠。换句话说，第六电极E6、第三有源层ACT3、基准电压线VREF和第二选通线GL2可以彼此交叠。
这里，基准电压线VREF可以用作第三晶体管T3的第五电极E5。第二选通线GL2可以用作第三晶体管T3的第三栅极GATE3。
第五电极E5和第六电极E6中的一个可以是第三晶体管T3的源极，而第五电极E5和第六电极E6中的另一个可以是第三晶体管T3的漏极。
即，在第三晶体管T3中，由于基准电压线VREF用作源极或漏极，因此不必从基准电压线VREF分支源极或漏极。另外，由于第二选通线GL2用作第三晶体管T3的栅极，因此不必从第二选通线GL2分支第三栅极GATE3。
因此，能够减少将以其它方式被从基准电压线VREF分支的源极或漏极的配置占据的区域和将以其它方式被从第二选通线GL2分支的第三栅极GATE3的配置占据的区域，由此使电路区域CA的尺寸减小。
根据实施方式，第一晶体管T1的第一电极E1可以电连接到第二晶体管T2的第二栅极GATE2和存储电容器Cst。然而，本公开不限于此，并且第一晶体管T1的第二电极E2可以电连接到第二栅极GATE2和存储电容器Cst。
数据电压可以被施加到第二晶体管T2。
另外，第三晶体管T3的第五电极E5可以电连接到第二晶体管T2的第三电极E3或第四电极E4。然而，本公开不限于此，并且第三晶体管T3的第六电极E6可以电连接到第二晶体管T2的第三电极E3或第四电极E4。下文中，将参照图7来描述具有上述结构的晶体管。
图7是沿着图6中的线A-B和线C-D截取的截面图。
参照图7，第一晶体管T1包括第一电极E1、第二电极E2、第一有源层ACT1和第一栅极GATE1。
存储电容器Cst包括第一板P1、第二板P2和第三板P3。
第二晶体管T2包括第三电极E3、第四电极E4、第二有源层ACT2和第二栅极GATE2。
尽管未在图7中示出，但是如图6中例示的，第三晶体管T3包括第五电极E5、第六电极E6、第三有源层ACT3和第三栅极GATE3。第三晶体管T3的横截面结构可以与图7中例示的第一晶体管T1的截面结构相同。
因此，为了简洁起见，将省略对第三晶体管T3的横截面结构的描述。
具体地，将如下地描述第一晶体管T1、第二晶体管T2和存储电容器Cst的结构。
第一电极E1被设置在基板SUB上。
第一绝缘膜INS1可以被设置在基板SUB上，以与第一电极E1的一端交叠。换句话说，第一绝缘膜INS1可以被设置成使第一电极E1的一部分暴露。
第一绝缘膜INS1可以被设置在面板PNL的整个显示区域A/A上，并且具有至少一个敞口区域。另外，在一些情形下，第一绝缘膜INS1可以延伸，以被设置在显示区域A/A外围的非显示区域N/A上。
第一晶体管T1的第二电极E2被设置在第一绝缘膜INS1上。第二电极E2的一部分可以与第一电极E1的一部分交叠。
另外，第二晶体管T2的第三电极E3和第四电极E4被设置在第一绝缘膜INS1上，以与第二电极E2间隔开，第一绝缘膜INS1的敞口区域G被设置在第二晶体管T2的第三电极E3和第四电极E4之间。
第一晶体管T1的第一有源层ACT1被设置在第一电极E1、第一绝缘膜INS1和第二电极E2上。
具体地，第一有源层ACT1可以包括设置在第一电极E1的顶表面的一部分上的区域、从设置在第一电极E1的顶表面的一部分上的区域延伸以设置在第一绝缘膜INS1的侧表面上的区域以及从设置在第一绝缘膜INS1的侧表面上的区域延伸以设置在第二电极E2的一部分上的区域。
第一有源层ACT1可以包括第一沟道区域CHA1。第一沟道区域CHA1可以是第一有源层ACT1的除了第一有源层ACT1的与第一电极E1和第二电极E2接触的区域之外的剩余区域。换句话说，第一沟道区域CHA1可以是第一有源层ACT1的与第一绝缘膜INS1的侧表面接触的区域。
因此，第一沟道区域CHA1的最大长度可以是第一有源层ACT1与第一绝缘膜INS1接触的区域的长度(例如，第一沟道区域CHA1的长度可以等于或者大致等于或者基于第一绝缘膜INS1的外侧表面的高度)。
由于第一沟道区域CHA1的长度包括第一有源层ACT1的在与第一绝缘膜INS1的侧表面交叠的区域中的长度，因此第一绝缘膜INS1的高度变化还会造成第一沟道区域CHA1的长度变化。即，第一沟道区域CHA1的长度可以与第一绝缘膜INS1的高度成正比。
例如，当绝缘图案INP的高度降低时，沟道区域CHA的在与绝缘图案INP的一个侧表面接触的区域中的长度可以减小，由此使沟道区域CHA的整个长度减小。
第二晶体管T2的第二有源层ACT2可以沿着第一绝缘膜INS1的敞口区域或凹部G设置在第二晶体管T2的第三电极E3和第四电极E4上(例如，敞口区域G可以与第一绝缘膜INS1中的用于接纳第二晶体管T2的沟槽或孔对应)。
具体地，第二有源层ACT2包括与第三电极E3交叠的区域、从与第三电极E3交叠的区域延伸以设置在第一绝缘膜INS1的凹部G中的区域以及从设置在第一绝缘膜INS1的凹部G中的区域延伸以与第四电极E4交叠的区域。
另外，第二晶体管T2的第三电极E3可以与存储电容器Cst的第一板P1一体地设置。也就是说，存储电容器Cst的第一板P1可以被设置在与第一晶体管T1的第二电极E2和第二晶体管T2的第三电极和第四电极相同的层上。
第二绝缘膜INS2可以被设置在第一有源层ACT1、第二有源层ACT2和第一板P1上。这里，第二绝缘膜INS2可以是栅极绝缘膜。
另外，第一栅极GATE1、第二栅极GATE2和第二板P2可以被设置在第二绝缘膜INS2上。第二栅极GATE2被设置成比第二晶体管T2的第三电极E3和第四电极E4更靠近基板SUB。
具体地，第一晶体管T1的第一栅极GATE1可以被设置在第二绝缘膜INS2上，以与第一有源层ACT1交叠。
第二晶体管T2的第二栅极GATE2可以被设置在第二绝缘膜INS2上，以与第二有源层ACT2交叠。
第二有源层ACT2可以包括第二沟道区域CHA2。第二沟道区域CHA2可以是与第二栅极GATE2交叠的区域。因此，第二沟道区域CHA2的长度可以是第二有源层ACT2与第二栅极GATE2交叠的区域的长度。第二有源层ACT2包括导电区域，该导电区域与第二栅极GATE2不交叠。第二有源层ACT2的导电区域包括至少一个倾斜区域。倾斜区域包括与第二晶体管T2的第三电极E3和第四电极E4的一侧对应的区域。
另外，与第一板P1交叠的第二板P2可以被设置在第二绝缘膜INS2上。第二板P2可以被设置在与第一栅极GATE1和第二栅极GATE2相同的层上，并且由与第一栅极GATE1和第二栅极GATE2相同的材料制成。
第三绝缘膜INS3可以被设置在设置有第一栅极GATE1、第二栅极GATE2和第二板P2的基板SUB上。
第三板P3可以被设置在第三绝缘膜INS3上。第三板P3可以经由设置在第二绝缘膜INS2和第三绝缘膜INS3中的第二孔H2电连接到第一板P1。
如上所述，第一晶体管T1和第二晶体管T2可以具有不同的结构。
具体地，在第一晶体管T1中，分别用作源极和漏极或者漏极和源极的第一电极E1和第二电极E2被设置在不同的层上。另外，第一有源层ACT1的第一沟道区域CHA1可以被设置在与基板SUB不平行的方向上(例如，第一沟道区域CHA1可以与第一绝缘膜INS1的侧表面平行或大致平行地设置)。表述“与基板SUB不平行的方向”可以全面地包括第一沟道区域CHA1与基板SUB之间的角度大于0°且小于180°(例如，第一沟道区域CHA1可以与基板竖直或垂直地布置，或者与基板成斜线)的任何情形。
相比之下，在第二晶体管T2中，分别用作源极和漏极或者漏极和源极的第三电极E3和第四电极E4被设置在同一层上。另外，第二有源层ACT2的第二沟道区域CHA2可以被设置成与基板SUB平行。
另外，为了制造高分辨率面板，应该减小存在于显示区域A/A中的子像素SP的尺寸。
作为减小子像素SP的尺寸的方法，提供了减小设置在子像素中的晶体管中的每一个的沟道区域的长度。然而，由于曝光设备的能力有限，可能难以充分地减小沟道区域的长度。
另外，即使在使用曝光设备来形成具有短沟道的有源层的情形下，在面板PNL中制造的晶体管TR的沟道区域也具有不均匀的长度。沟道区域的长度可以根据晶体管TR而变化。
相比之下，根据实施方式，第一晶体管T1的第一沟道区域CHA1的长度可以与第一绝缘膜INS1的高度成正比(例如，能够更准确地控制第一晶体管T1中的具有垂直型结构的第一沟道区域CHA1的尺寸确定)。
换句话说，在根据本公开的晶体管TR中，能够通过仅仅调整绝缘图案INP的高度来调整沟道区域CHA的长度，而不是通过曝光处理等来确定有源层ACT的沟道区域CHA的长度。
尽管根据实施方式的第一绝缘膜INS1的高度可以在100nm至500nm的范围内，但是本公开不限于此。
另外，根据实施方式，可以通过不仅将第一晶体管T1的第一沟道区域CHA1而且将第三晶体管T3的第三沟道区域设置成与基板SUB不平行来实现具有短沟道区域的第三有源层ACT3。
如上所述，能够减小第一晶体管T1的面积，由此有助于制造高分辨率面板。
另外，根据本公开的第二晶体管T2可以是驱动晶体管。
期望的是，驱动晶体管具有高S因子。可以使用子阈值图(例如，S因子图)来表示S因子。
S因子图是表示栅极电压的变化与驱动电流的变化之比的图。驱动晶体管的S因子图的相对高的倾斜度可导致可用数据电压的范围窄，这对于低灰度呈现(low-gradationexpression)是不利的。在这种情形下，晶体管从截止状态转变成导通状态的转换速率可能低。
这里，S因子图的倾斜度可以是1/S因子。
换句话说，S因子指示响应于栅极电压的变化，沟道电位的变化有多快。与低S因子的情形相比，高S因子意指信道电位的相对慢的变化。
S因子与驱动晶体管的沟道区域的宽长比成反比。根据本公开，第二晶体管T2能够制造成使得其第二沟道区域CHA2的长度与第二栅极GATE2的长度对应。因此，能够防止第二沟道区域CHA2的长度过度减小，使得S因子没有因第二沟道区域CHA2的过度减小长度而减小。
即，由于根据实施方式的第二晶体管T2的第二沟道区域CHA2的长度适于驱动晶体管，因此能够获得高S因子，并且能够获得增大可用数据电压的范围的效果。
另外，如图7中例示的，根据本公开的第一晶体管T1被配置为使得第一有源层ACT1直接接触第一电极E1和第二电极E2。第二晶体管T2还被配置为使得第二有源层ACT2直接接触第三电极E3和第四电极E4。
另外，典型的晶体管TR被配置为使得绝缘膜被设置在有源层、源极和漏极之间，并且使源极和漏极经由形成在绝缘膜中的接触孔与有源层接触。在这种情形下，源极和漏极的面积可能不可避免地增加与形成在栅极绝缘膜中的接触孔的入口宽度对应的面积。
相反，根据本公开，由于其中第一有源层ACT1直接接触第一电极E1和第二电极E2并且第二有源层ACT2直接接触第三电极E3和第四电极E4的结构，能够获得减小器件面积的效果。
即，根据实施方式的晶体管TR可以在获得优异电特性的同时具有较小的面积。
尽管前面的描述集中在其中第一晶体管T1、第二晶体管T2和第三晶体管T3被设置在面板PNL的显示区域A/A中的子像素SP中的配置，但是本公开不限于此。
例如，第一晶体管T1、第二晶体管T2和第三晶体管T3当中的至少一个晶体管可以存在于位于显示区域A/A外围的非显示区域N/A中。
下文中，将参照图8来描述该结构。
图8例示了将设置在子像素中的根据实施方式的晶体管连接到像素电极的结构。
参照图8，在设置在显示区域A/A中的子像素SP中的具有垂直结构的晶体管当中，可以存在其电极电连接到像素电极PXL的晶体管。
参照图8，根据本公开，第二晶体管T2的第三电极E3可以连接到像素电极PXL。
像素电极PXL可以经由形成在第二绝缘膜INS2和第三绝缘膜INS3中的第二孔H2电连接到第二晶体管T2的第三电极T3。
可以如下所述地制造如上所述的晶体管。
图9、图10、图11、图12、图13、图14、图15和图16例示了制造根据实施方式的晶体管的操作。
为了简洁起见，以下描述将主要集中在第一晶体管T1和第二晶体管T2的制造。可以通过与用于第一晶体管T1的处理和操作相同的处理和操作来制造第三晶体管T3。
首先，参照图9，可以在制造第二板P1、第三绝缘膜INS3和第三板P3的同时，按第一电极E1、第一绝缘膜INS1、第二电极、第三电极和第四电极(E2、E3和E4)、第一有源层和第二有源层(ACT1和ACT2)、第二绝缘膜INS2、第一栅极和第二栅极(GATE1和GATE2)的顺序执行制造。另外，可以在与第一有源层ACT1和第二有源层ACT2相同的处理中形成第三有源层ACT3，并且可以在与第一栅极GATE1和第二栅极GATE2相同的处理中形成第三栅极GATE3(例如，如以上讨论的，由于第三晶体管T3可以通过与用于第一晶体管T1的处理和操作相同的处理和相同的操作来制造，因此为了简洁起见，将不再与T1和T2一样详细地描述其对应步骤)。
具体地，参照图10，在基板SUB上制造第一晶体管T1的第一电极E1和基准电压线VREF。基准电压线VREF可以是第三晶体管T3的第五电极E5。
此后，如图11中例示的，在制造有第一电极E1和基准电压线VREF的基板SUB上制造第一绝缘膜INS1。可以通过典型的沉积方法制造第一绝缘膜INS1。例如，可以通过等离子体增强化学气相沉积(PECVD)、溅射等制造第一绝缘膜INS1。
第一绝缘膜INS1使第一电极E1的一部分暴露，并且具有至少一个敞开区域或凹部G。
在设置有第一绝缘膜INS1的基板SUB上制造数据线DATA、驱动电压线EVDD和第一板P1。
这里，数据线DATA可以是第一晶体管T1的第二电极E2，而第一板P1可以是第二晶体管T2的第三电极E3和第三晶体管T3的第六电极E6。另外，从驱动电压线EVDD分支的区域可以是第二晶体管T2的第四电极E4。
此后，如图12中例示的，制造第一有源层ACT1、第二有源层ACT2和第三有源层ACT3。第一有源层ACT1可以与第一晶体管T1的第一电极E1和第二电极E2交叠，第二有源层ACT2可以与第二晶体管T2的第三电极E3和第四电极E4交叠，并且第三有源层ACT3可以与第三晶体管T3的第五电极E5和第六电极E6交叠。
例如，可以通过薄膜沉积处理可控制的诸如金属有机化学气相沉积(MOCVD)或原子层沉积(ALD)这样的薄膜沉积方法来制造第一有源层ACT1、第二有源层ACT2和第三有源层ACT3。
MOCVD方法是化学气相沉积(CVD)的子类，被用于通过被注入反应气体的热基板的表面上的沉积反应来制造薄膜。反应气体包含有机金属配合物。MOCVD方法是通过经由加热分解热基板上的有机金属气体来生长半导体薄膜的技术。MOCVD方法是在比诸如等离子体增强化学气相沉积(PECVD)和低压化学气相沉积(LPCVD)这样的其它CVD方法低的温度下执行的。可以以原子级控制薄膜处理，使得能够制造均匀的薄膜。
ALD方法是CVD的子类，被用于通过分别供应反应物并且将由反应气体的化学反应产生的颗粒沉积在基板的表面上来制造薄膜。在将一种反应物化学吸附到基板上之后，将第二种气体或第三种气体供应到基板，使后续化学吸附到基板上，使得在基板上沉积薄膜。
与物理气相沉积(PVD)方法或其它CVD方法相比，使用MOCVD或ALD方法能够提高薄膜的生产率或生长速率。另外，由于高薄膜涂层性能，能够精确地调整薄膜的厚度。即，使用MOCVD或ALD方法能够制造具有优异的阶梯覆盖特性的薄膜。
另外，与诸如溅射这样的其它沉积方法相比，MOCVD或ALD方法能够制造具有更高的厚度和组成均匀性以及更高的密度水平的薄膜。
通过MOCVD或ALD方法制造的第一有源层ACT1、第二有源层ACT2和第三有源层ACT3可以是非常薄的膜，而即使在阶梯状区域中也没有断裂(例如，电气电路中没有不连续)。
此后，如图13中例示的，第二绝缘膜INS2被制造成与第一有源层ACT1、第二有源层ACT2和第三有源层ACT3交叠。这里，第二绝缘膜INS2也可以被制造在第一板P1上。
可以通过MOCVD或ALD方法制造第二绝缘膜INS2。因此，与第一绝缘膜INS1相比，第二绝缘膜INS2可以具有更小的厚度变化和更高的密度水平。
第二绝缘膜INS2可以由高介电常数材料制成，以增加存储电容器Cst的容量。例如，第二绝缘膜INS2可以包含选自但不限于HfO2、ZrO2、Ta2O5、TiO2和Y2O3当中的至少一种材料。
另外，第二绝缘膜INS2可以被制造成具有薄厚度，以增加存储电容器Cst的容量。例如，第二绝缘膜INS2的厚度可以比第一绝缘膜INS1的厚度薄。
此后，如图14中例示的，制造第一选通线GL1、第二板P2和第二选通线GL2。
第一选通线GL1可以是第一晶体管T1的第一栅极GATE1，第二极板P2可以是第二晶体管T2的第二栅极GATE2，第二选通线GL2可以是第三晶体管T3的第三栅极GATE3。
此后，如图15中例示的，在制造有第一选通线GL1、第二板P2和第二选通线GL2的基板上制造第三绝缘膜INS3。
同样可以通过MOCVD或ALD方法来制造第三绝缘膜INS3。因此，与第一绝缘膜INS1相比，第三绝缘膜INS3可以具有更小的厚度变化和更高的密度水平(例如，与其厚度具有较大变化的第一绝缘膜INS1的厚度相比，第三绝缘膜INS3的厚度能够更均匀地保持)。
另外，第三绝缘膜INS3可以由高介电常数材料制成，以增加存储电容器Cst的容量。例如，第三绝缘膜INS3可以包含选自但不限于HfO2、ZrO2、Ta2O5、TiO2和Y2O3当中的至少一种材料。
另外，第三绝缘膜INS3可以被制造成具有薄的厚度，以增加存储电容器Cst的容量。例如，第三绝缘膜INS3的厚度可以比第一绝缘膜INS1的厚度薄。
另外，如图15中例示的，第二孔H2可以被形成在第三绝缘膜INS3中，以使第一板P1的一部分暴露。
此后，参照图16，可以在第三绝缘膜INS3上制造第三板P3。
第三板P3可以经由形成在第三绝缘膜INS3中的第二孔H2电连接到第一板P1。
尽管前面参照图6至图16的描述集中在其中两条选通线GL1和GL2被设置在单个子像素SP中并且三个晶体管T1、T2和T3被设置在该子像素SP中的配置，但是本公开不限于此。例如，可以在单个子像素SP上设置单条选通线GL1，而在该子像素SP中设置三个晶体管T1、T2和T3。
下文中，将参照图17描述该配置。
图17例示了根据另一实施方式的子像素的电路区域。
参照图17，单个子像素SP中所包括的电路区域CA可以包括三个晶体管T1、T2和T3以及单个存储电容器Cst。
在单个子像素SP中，在单个方向上延伸的数据线DATA以及与数据线DATA平行的驱动电压线EVDD和基准电压线VREF可以被设置在单个子像素SP中。
另外，单条选通线(或扫描线)GL1可以被设置成与数据线DATA、驱动电压线EVDD和基准电压线VREF交叉。
比较图17与图16，第三晶体管T3的位置可以是不同的(例如，第三晶体管T3可以被设置在电路区域CA的右上角，而非设置在右下角)。
具体地，第一晶体管T1和第三晶体管T3可以被配置为共享选通线GL1。这里，选通线GL1可以用作第一晶体管T1的第一栅极GATE1和第三晶体管T3的第三栅极GATE3。
根据实施方式，第三晶体管T3包括第五电极E5、第三有源层ACT3、第六电极E6和第三栅极GATE3。
基准电压线VREF可以用作第五电极E5。另外，第三有源层ACT3可以被设置成与基准电压线VREF的一部分交叠。
另外，第六电极E6可以被设置成与基准电压线VREF和第三有源层ACT3交叠。
这里，第六电极E6可以被设置在与数据线DATA和驱动电压线EVDD相同的层上。
另外，选通线GL可以被设置成与基准电压线VREF、第三有源层ACT3和第六电极E6交叠。
根据本实施方式，如上所述，由于第一晶体管T1和第三晶体管T3共享单条选通线GL1，因此在单个子像素SP中可以仅存在单条选通线GL1。
在这种情形下，单个子像素SP的由单条选通线占据的面积能够被减小成小于单个子像素SP的由两条选通线占据的面积，使得能够获得进一步减小电路区域CA的尺寸的效果。
根据实施方式，在所述薄膜晶体管阵列基板和包括该薄膜晶体管阵列基板的电子装置中，设置在面板中的多个晶体管当中的至少一个晶体管具有能够实现短沟道和集成的结构。
根据实施方式，在所述薄膜晶体管阵列基板和包括该薄膜晶体管阵列基板的电子装置中，设置在面板中的多个晶体管当中的至少一个晶体管具有操作余量由于高S因子而增加的结构。
根据实施方式，所述薄膜晶体管阵列基板包括具有由于器件面积减小而能够实现超高分辨率面板的结构的晶体管，并且所述电子装置包括所述薄膜晶体管阵列基板。
根据实施方式，所述薄膜晶体管阵列基板包括具有防止有源层和绝缘膜断裂(例如，电气电路中的不连续)的结构的晶体管，并且所述电子装置包括所述薄膜晶体管阵列基板。
根据实施方式，所述薄膜晶体管阵列基板包括容量增大的存储电容器，并且所述电子装置包括所述薄膜晶体管阵列基板。
已经提供了前面的描述和附图，以便通过示例的方式说明本公开的一些原理。本公开所涉及的领域中的普通技术人员可以在不脱离本公开的原理的情况下通过组合、分割、取代或改变元件进行各种修改和变化。本文中公开的以上实施方式应当被解释为例示了本公开的原理和范围，而不限于此。应该理解，本公开的范围应当由所附的权利要求限定并且其所有等同物落入本公开的范围内。
相关申请的交叉引用
本申请要求于2018年12月10日提交的韩国专利申请No.10-2018-0158517的优先权，该韩国专利申请出于所有目的以引用方式并入本文中，如同在本文中完全阐明一样。

Claims (10)

1.一种电子装置，该电子装置包括：
面板；
驱动电路，该驱动电路被配置为驱动所述面板；
第一晶体管和第二晶体管，该第一晶体管和该第二晶体管被设置在所述面板中；以及
第一绝缘膜，该第一绝缘膜被设置在基板上，与所述第一晶体管的第一电极的边缘交叠并且具有用于接纳所述第二晶体管的部分的敞口区域，
其中，所述第一晶体管包括：
所述第一电极，所述第一电极被设置在所述基板上；
第二电极，该第二电极被设置在所述第一绝缘膜上并且与所述第一电极的一部分交叠；以及
第一有源层，该第一有源层被设置在所述第一电极、所述第一绝缘膜和所述第二电极上，并且
其中，所述第二晶体管包括：
第三电极和第四电极，该第三电极和该第四电极被设置在与所述第二电极相同的层上并且与所述第二电极间隔开，所述第一绝缘膜的所述敞口区域被设置在所述第三电极和所述第四电极之间；以及
第二有源层，该第二有源层被设置在所述第三电极和所述第四电极上并且横跨所述第一绝缘膜的所述敞口区域。
2.根据权利要求1所述的电子装置，该电子装置还包括：
第二绝缘膜，该第二绝缘膜被设置在所述第一有源层、所述第二有源层和所述第三电极上；以及
所述第一晶体管的第一栅极和所述第二晶体管的第二栅极，所述第一栅极被设置在所述第二绝缘膜上并且与所述第一有源层交叠，并且所述第二栅极被设置在所述第二绝缘膜上并且与所述第二有源层交叠。
3.根据权利要求1所述的电子装置，其中，所述第一有源层包括沿着所述第一绝缘膜的侧表面设置的第一沟道区域，并且
其中，所述第一沟道区域与所述基板不平行。
4.根据权利要求1所述的电子装置，其中，在所述面板内，多条数据线与多条选通线交叉，并且
其中，所述第一晶体管的所述第一有源层与所述多条数据线当中的一条数据线和所述多条选通线当中的一条选通线交叠。
5.根据权利要求2所述的电子装置，该电子装置还包括：
电容器的第一板，该第一板与所述第三电极成为一体；
所述电容器的第二板，该第二板被设置在所述第一板上；
第三绝缘膜，该第三绝缘膜被设置在所述第二板上；以及
所述电容器的第三板，该第三板被设置在所述第三绝缘膜上。
6.根据权利要求5所述的电子装置，其中，所述第一板和所述第三板经由延伸贯穿所述第二绝缘膜和所述第三绝缘膜的第一孔彼此电连接。
7.根据权利要求5所述的电子装置，其中，所述第二板与所述第二晶体管的所述第二栅极成为一体。
8.根据权利要求5所述的电子装置，其中，所述第二绝缘膜比所述第一绝缘膜密度高，并且
其中，所述第二绝缘膜具有比所述第一绝缘膜小的厚度变化，或者所述第二绝缘膜具有比所述第一绝缘膜均匀的厚度。
9.根据权利要求2所述的电子装置，其中，所述第一晶体管的所述第一电极和所述第二电极中的一个电连接到所述第二晶体管的所述第二栅极和存储电容器二者。
10.一种薄膜晶体管阵列基板，该薄膜晶体管阵列基板包括：
基板；
第一晶体管的第一电极，该第一电极被设置在所述基板上；
第一绝缘膜，该第一绝缘膜被设置在所述基板上，与所述第一电极的边缘交叠并且具有用于接纳第二晶体管的部分的敞口区域；
所述第一晶体管的第二电极，该第二电极被设置在所述第一绝缘膜上并且与所述第一电极的一部分交叠；
所述第二晶体管的第三电极和第四电极，该第三电极和该第四电极被设置在与所述第二电极相同的层上并且与所述第二电极间隔开，所述第一绝缘膜的所述敞口区域被设置在所述第三电极和所述第四电极之间；
所述第一晶体管的第一有源层，该第一有源层被设置在所述第一电极、所述第一绝缘膜和所述第二电极上；以及
所述第二晶体管的第二有源层，该第二有源层被设置在所述第三电极和所述第四电极上并且横跨所述第一绝缘膜的所述敞口区域。
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