CN112992921A - 薄膜晶体管阵列基板和包括该基板的电子装置 - Google Patents

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Abstract

薄膜晶体管阵列基板和包括该基板的电子装置。提供了一种薄膜晶体管TFT阵列基板和包括该基板的电子装置。所述TFT阵列包括：第一TFT的第一有源层，所述第一有源层是包括钼的氧化物半导体层；第二TFT的第二有源层，所述第二有源层是氧化物半导体层并且布置在缓冲层上与第一有源层间隔开；第一栅绝缘膜，其与第一有源层和第二有源层交叠；第一TFT的第一栅极，所述第一栅极与第一栅绝缘膜和第一有源层的一部分交叠；以及第二TFT的第二栅极，所述第二栅极与第一栅绝缘膜交叠，与第一栅极间隔开，并且与第二有源层的一部分交叠。因此，第一TFT具有高的亚阈值参数，第二TFT具有高迁移率。

Description

薄膜晶体管阵列基板和包括该基板的电子装置
技术领域
本公开的实施方式涉及薄膜晶体管(TFT)阵列基板和包括该薄膜晶体管(TFT)阵列基板的电子装置。
背景技术
随着信息社会的发展，对诸如显示装置和照明装置的各种电子装置的需求以各种形式增加。这种电子装置可以包括其中设置有数据线和选通线的面板、用于驱动数据线的数据驱动器和用于驱动选通线的选通驱动器。
在作为电子装置核心的面板中，可以设置具有各种功能的多个晶体管来驱动面板。
由于这个原因，面板制造过程复杂且难以管理。因此，追求处理的便利性可能导致晶体管的装置性能下降。
特别是，很难设计出一种晶体管，该晶体管具有满足多个不同功能的晶体管的要求的结构。
发明内容
本公开的实施方式旨在提供一种薄膜晶体管(TFT)阵列基板以及包括该基板的电子装置，在所述薄膜晶体管(TFT)阵列基板中，设置在基板上的多个TFT中的至少一个包括有源层中的钼(Mo)，因此具有高的亚阈值(S)参数。
此外，本公开的实施方式旨在提供一种薄膜晶体管阵列基板和包括该基板的电子装置，在薄膜晶体管阵列基板中，设置在基板上的多个薄膜晶体管中的至少一个具有足够的迁移率，从而有利于信号传输。
在本公开的一个方面，提供了一种电子装置，该电子装置包括：面板，该面板包括至少一个第一TFT和至少一个第二TFT；以及驱动电路，该驱动电路用于驱动面板。该面板包括：缓冲层，该缓冲层设置在面板的基板上；第一TFT的第一有源层，该第一有源层是包含钼的氧化物半导体层并设置在缓冲层上；第二TFT的第二有源层，该第二有源层是氧化物半导体层并设置在缓冲层上与第一TFT的第一有源层间隔开；第一栅绝缘膜，该第一栅绝缘膜与第一有源层和第二有源层交叠；第一TFT的第一栅极，该第一栅极与第一栅绝缘膜和第一有源层的一部分交叠；以及第二TFT的第二栅极，该第二栅极与第一栅绝缘膜交叠，与第一栅极间隔开，并且与第二有源层的一部分交叠。
在本公开的另一方面，提供了一种TFT阵列基板，该TFT阵列基板包括：缓冲层，该缓冲层设置在基板上；第一TFT的第一有源层，该第一有源层是设置在缓冲层上的包括钼的氧化物半导体层；第二TFT的第二有源层，该第二有源层是氧化物半导体层，并设置在缓冲层上与第一TFT的第一有源层间隔开；第一栅绝缘膜，该第一栅绝缘膜与第一有源层和第二有源层交叠；第一TFT的第一栅极，该第一栅极与第一栅绝缘膜和第一有源层的一部分交叠；以及第二TFT的第二栅极，该第二栅极与第一栅绝缘膜交叠，与第一栅极间隔开，并且与第二有源层的一部分交叠。
根据本公开的实施方式，可以提供一种TFT阵列基板和包括TFT阵列基板的电子装置，在所述TFT阵列基板中，布置在基板上的多个TFT中的至少一个在有源层中包括钼(Mo)，因此具有高的亚阈值(S)参数。
此外，根据本公开的实施方式，可以提供一种TFT阵列基板和包括该TFT阵列基板的电子装置，在所述TFT阵列基板中，设置在基板上的多个TFT中的至少一个具有足够的迁移率，因而有利于信号传输。
附图说明
通过以下结合附图的详细描述，本公开的上述和其他目的、特征和优点将变得更加明显，在附图中：
图1是示意性示出根据本公开的实施方式的电子装置的配置的图；
图2是根据本公开的实施方式的电子装置的系统实现的示例图；
图3是示出当根据本公开的实施方式的面板是有机发光二极管(OLED)面板时子像素的结构的图；
图4是示出三晶体管单电容器(3T1C)结构的示例的图，在3T1C结构中，一个子像素还包括电连接在驱动晶体管的第二节点和参考电压线之间的第二晶体管；
图5是示意性示出根据本公开的实施方式的设置在面板中的选通驱动电路的图；
图6是示出根据本公开的实施方式的设置在电子装置中的至少两个薄膜晶体管(TFT)的结构的截面图；
图7是示出根据本公开的实施方式的设置在电子装置中的TFT的另一结构的截面图；
图8A是在通过金属-有机化学气相沉积(MOCVD)或原子层沉积(ALD)用钼(Mo)掺杂第一有源层之后，通过分析根据本公开的实施方式的电子装置中的第一TFT的第一有源层而获得的X射线光电子能谱(XPS)图；
图8B是当有源层掺杂有具有钼(Mo)-钼(Mo)键(金属间键)的钼(Mo)时，通过测量有源层中陷阱密度的变化而获得的曲线图；
图9示出了在根据本公开的实施方式的第一TFT的第一有源层通过MOCVD或ALD而掺杂有钼之后，通过测量第一TFT的漏极电流的变化相对于栅极电压的变化而获得的曲线图，以及迁移率和亚阈值(S)参数的表格；
图10示出了通过测量具有图6的第一TFT的结构的TFT的漏极电流的变化相对于栅极电压的变化而获得的曲线图，其中第一有源层通过溅射掺杂有钼，以及迁移率和S参数的表格；
图11是示出第一TFT的第一有源层中的钼含量和S参数之间的关系的曲线图；
图12是示出根据本公开的实施方式的设置在电子装置中的其它TFT的结构的截面图；
图13和图14是示意性示出形成图12所示TFT的操作的截面图；
图15是示出根据本公开的实施方式的设置在电子装置中的TFT的另一结构的截面图；
图16是示出根据本公开的实施方式的设置在电子装置中的又一其它TFT的结构的截面图；
图17是示出比较例、实施方式1和实施方式2的TFT的传输曲线、迁移率和S参数的表。
具体实施方式
在本公开的示例或实施方式的以下描述中，将参照附图，在附图中通过例示可以实现的特定示例或实施方式的方式示出了附图，并且在附图中相同的附图标记和符号可以用于表示相同或相似的组件，即使它们在彼此不同的附图中示出。此外，在本公开的示例或实施方式的以下描述中，当确定并入本文中的公知功能或部件的详细描述可能使本公开的一些实施方式中的主题变得相当不清楚时，将省略对该详细描述。本文使用的诸如“包括”、“具有”、“包含”、“构成”、“组成”和“由……形成”之类的术语通常旨在允许添加其他组件，除非这些术语与术语“仅”一起使用。如本文所用，单数形式旨在包括复数形式，除非上下文另有明确指示。
诸如“第一”、“第二”、“A”、“B”、“(A)”或“(B)”之类的术语可在本文中用来描述本公开的元件。这些术语中的每一个都不用于定义要素的本质、顺序、序列或数量等，而是仅用于将相应的元件与其他元件区分开。
当提到第一元件“连接或联接到”、“接触或交叠”第二元件等时，应当理解，第二元件不仅可以“直接连接或联接到”或“直接接触或交叠”第二元件，而且第三元件也可以“插入”第一和第二元件之间，或者第一和第二元件可以通过第四元件彼此“连接或联接到”、“接触或交叠”等。这里，第二元件可以包括在彼此“连接或联接”、“接触或交叠”等的两个或多个元件中的至少一个中。
当使用时间关系术语(例如“之后”、“然后”、“接下来”、“之前”等)来描述元件或构造的过程或操作，或操作、处理、制造方法中的流程或步骤时，除非一起使用术语“直接”或“立即”，否则这些术语可用于描述非连续或非顺序的过程或操作。
另外，当提及任何尺寸、相对大小等时，即使未指定相关说明，也应考虑元件或特征的数值或相应的信息(例如水平、范围等)包括由各种因素(例如，处理因素、内部或外部影响、噪声等)可能引起的公差或误差范围。此外，术语“可以”完全包含术语“能”的所有含义
在下文中，将参考附图详细描述本公开的实施方式。
图1是示意性示出根据本公开的实施方式的电子装置的配置的图。
根据本公开的实施方式的电子装置可以包括显示装置、照明装置、发光装置等。为了描述方便，下面将主要描述显示装置。然而，本公开可以以相同的方式应用于各种其他电子装置，例如照明装置和发光装置，只要该电子装置包括晶体管即可。
根据本公开的实施方式的电子装置可以包括用于显示图像或输出光的面板PNL和用于驱动面板PNL的驱动电路。
在面板PNL中，可以设置多条数据线DL和多条选通线GL，并且由多条数据线DL和多条选通线GL限定的多个子像素SP可以以矩阵形式排列。
在面板PNL中，多条数据线DL和多条选通线GL可以被布置成彼此交叉。例如，多条选通线GL可以排列成行或列，多条数据线DL可以排列成列或行。为了便于描述，下面假设多条选通线GL以行布置，多条数据线DL以列布置。
在面板PNL中，除了多条数据线DL和多条选通线GL之外，可以根据子像素结构等设置其他种类的信号线。可以另外设置驱动电压线、参考电压线、公共电压线等。
面板PNL可以是各种类型的面板之一，例如液晶显示器(LCD)面板和有机发光二极管(OLED)面板。
设置在面板PNL中的信号线的类型可以根据子像素结构、面板类型(例如，LCD面板或OLED面板)等而变化。在本说明书中，信号线可以包括被施加信号的电极。
面板PNL可以包括显示视频(图像)的有效显示区域A/A和作为有效显示区域A/A的外部区域并且不显示视频的非有效显示区域(N/A)。非有效显示区域N/A也可以称为“边框区域”。
在有效显示区域A/A中，设置用于视频显示的多个子像素SP。
在非有效显示区域N/A中，可以设置与数据驱动器DDR电连接的焊盘部分，并且还可以设置用于连接焊盘部分和多条数据线DL的多条数据链接线。多条数据链接线可以是延伸到非有效显示区域N/A的多条数据线DL的部分，或者是电连接到多条数据线DL的附加图案。
在非有效显示区域N/A中，可以设置选通驱动相关线，以通过与数据驱动器DDR电连接的焊盘部分将选通驱动所需的电压(信号)传输到选通驱动器GDR。例如，选通驱动相关线可以包括用于传输时钟信号的时钟线、用于传输栅极电压VGH和VGL的栅极电压线、用于传输生成扫描信号所需的各种控制信号的选通驱动控制信号线等。不同于设置在有效显示区域中的选通线GL，这些选通驱动相关线设置在非有效显示区域N/A中。
驱动电路可以包括用于驱动多条数据线DL的数据驱动器DDR、用于驱动多条选通线GL的选通驱动器GDR、用于控制数据驱动器DDR和选通驱动器GDR的控制器CTR等。
数据驱动器DDR可以通过向多条数据线DL输出数据电压来驱动多条数据线DL。
选通驱动器GDR可以通过向多条选通线GL输出扫描信号来驱动多条选通线GL。
控制器CTR可以通过提供驱动数据驱动器DDR和选通驱动器GDR的操作所需的各种控制信号DCS和GCS来控制驱动数据驱动器DDR和选通驱动器GDR的操作。此外，控制器CTR可以向数据驱动器DDR提供图像数据DATA。
控制器CTR根据每一帧的定时开始扫描，将从外部输入的输入图像数据转换成数据驱动器DDR中使用的数据信号格式，以输出转换后的图像数据DATA，并在扫描的适当时间控制数据驱动。
为了控制数据驱动器DDR和选通驱动器GDR，控制器CTR从外部(例如，主机系统)接收定时信号，例如垂直同步信号Vsync、水平同步信号Hsync、输入数据使能(DE)信号和时钟信号CLK，并产生各种控制信号并将各种控制信号输出到数据驱动器DDR和选通驱动器GDR。
例如，为了控制选通驱动器GDR，控制器CTR输出各种选通控制信号GCS，包括选通开始脉冲(GSP)、选通移位时钟(GSC)、选通输出使能(GOE)信号等。
此外，为了控制数据驱动器DDR，控制器CTR输出各种数据控制信号，包括源起始脉冲(SSP)、源采样时钟(SSC)、源输出使能(SOE)信号等。
控制器CTR可以是在一般显示技术中使用的定时控制器，或者是除了定时控制器之外可以执行其他控制功能的控制装置。
控制器CTR可以实现为与数据驱动器DDR分离的元件，或者可以与数据驱动器DDR集成以实现为集成电路。
数据驱动器DDR从控制器CTR接收图像数据DATA，并向多条数据线DL提供数据电压，从而驱动多条数据线DL。数据驱动器DDR也被称为“源驱动器”。
数据驱动器DDR可以向控制器CTR发送各种信号，并通过各种接口从控制器CTR接收各种信号。
选通驱动器GDR通过依次地向多条选通线GL提供扫描信号来依次地驱动多条选通线GL。选通驱动器GDR也被称为“扫描驱动器”。
选通驱动器GDR在控制器CTR的控制下依次地向多条选通线GL提供具有导通电压或截止电压的扫描信号。
当特定的选通线被选通驱动器GDR激活时，数据驱动器DDR将从控制器CTR接收的图像数据DATA转换成模拟数据电压，并将模拟数据电压提供给多条数据线DL。
在某些情况下，根据驱动方法、面板设计方法等，数据驱动器DDR可以仅设置在面板PNL的一侧(例如，上侧或下侧)，或者设置在面板PNL的两侧(例如，上侧和下侧)。
在某些情况下，根据驱动方法、面板设计方法等，选通驱动器GDR可以仅设置在面板PNL的一侧(例如，左侧或右侧)，或者设置在面板PNL的两侧(例如，左侧和右侧)。
数据驱动器DDR可以包括一个或多个源极驱动器集成电路SDIC。
每个源极驱动器集成电路SDIC可以包括移位寄存器、锁存电路、数模转换器、输出缓冲器等。在某些情况下，数据驱动器DDR还可以包括一个或多个模数转换器(ADC)。
每个源极驱动器集成电路SDIC可以以带载自动封装(TAB)类型或玻上芯片(COG)类型连接到面板PNL的结合焊盘，或者直接设置在面板PNL上。在一些情况下，每个源极驱动器集成电路SDIC可以与面板PNL集成。此外，每个源极驱动器集成电路SDIC可以以膜上芯片(COF)类型实现。在这种情况下，每个源极驱动器集成电路SDIC可以安装在电路膜上，并且通过电路膜电连接到面板PNL中的数据线DL。
选通驱动器GDR可以包括多个选通驱动电路GDC。多个选通驱动电路GDC可以分别对应于多条选通线GL。
选通驱动电路GDC中的每一个可以包括移位寄存器、电平移位器等。
选通驱动电路GDC中的每一个可以以TAB类型或COG类型连接到面板PNL的结合焊盘。此外，选通驱动电路GDC中的每一个可以以COF类型实现。在这种情况下，每一个选通驱动电路GDC可以安装在电路膜上，并且通过电路膜电连接到面板PNL中的选通线GL。此外，选通驱动电路GDC中的每一个可以以面板中栅极(GIP)类型实现，并且嵌入在面板PNL中。换句话说，选通驱动电路GDC中的每一个可以直接形成在面板PNL中。
图2是根据本公开的实施方式的电子装置的系统实现的示例图。
参照图2，在根据本公开实施方式的电子装置中，数据驱动器DDR可以以各种类型(TAB、COG、COF等)中的COF类型实现，并且选通驱动器GDR可以以各种类型(TAB、COG、COF、GIP等)中的GIP类型实现。
数据驱动器DDR可以被实现为一个或多个源极驱动器集成电路SDIC。图2示出了数据驱动器DDR被实现为多个源极驱动器集成电路SDIC的示例。
当数据驱动器DDR以COF类型实现时，用于实现数据驱动器DDR的每个源极驱动器集成电路SDIC可以安装在源极侧电路膜SF上。
源极侧电路膜SF的一侧可以电连接到非有效显示区域中存在的焊盘部分(一组焊盘)。
在源极侧电路膜SF上，可以设置线以将源极驱动器集成电路SDIC电连接到面板PNL。
电子装置可以包括用于在多个源极驱动器集成电路SDIC和其它装置之间进行电路连接的至少一个源极印刷电路板SPCB，并且可以包括用于安装控制部件和各种电子装置的控制印刷电路板CPCB。
安装有源极驱动器集成电路SDIC的源极侧电路膜SF的另一侧可以连接到至少一个源极印刷电路板SPCB。
换句话说，安装有源极驱动器集成电路SDIC的源极侧电路膜SF的一侧可以电连接到面板PNL的非有效显示区域N/A，而其另一侧可以电连接到源极印刷电路板SPCB。
在控制印刷电路板CPCB上，可以设置用于控制数据驱动器DDR、选通驱动器GDR等的操作的控制器CTR。
另外，可以在控制印刷电路板CPCB上另外设置电源管理集成电路(PMIC)等，以向面板PNL、数据驱动器DDR、选通驱动器GDR等提供各种电压或电流，或者控制要提供至其的各种电压或电流。
源极印刷电路板SPCB和控制印刷电路板CPCB可以通过电路中的至少一个连接构件CBL连接。例如，连接构件CBL可以是柔性印刷电路(FPC)、柔性扁平电缆(FFC)等。
至少一个源极印刷电路板SPCB和控制印刷电路板CPCB可以集成到一个印刷电路板中。
当选通驱动器GDR以GIP类型实现时，包括在选通驱动器GDR中的多个选通驱动电路GDC可以直接形成在面板PNL的非有效显示区域N/A中。
多个选通驱动电路GDC中的每一个可以向设置在面板PNL的有效显示区域A/A中的相应选通线GL输出相应的扫描信号SCAN。
设置在面板PNL上的多个选通驱动电路GDC可以通过设置在非有效显示区域N/A中的与选通驱动相关线而被提供生成扫描信号所需的各种信号(时钟信号、高电平栅极电压VGH、低电平栅极电压VGL、开始信号VST、复位信号RST等)。
设置在非有效显示区域N/A中的选通驱动相关线可以电连接到最靠近多个选通驱动电路GDC设置的源极侧电路膜SF。
图3示出了当根据本公开的实施方式的面板PNL是OLED面板时的子像素SP的结构。
参照图3，在作为OLED面板的面板PNL中，每个子像素SP还可以包括用于将数据电压Vdata传输到与驱动晶体管T3的栅极节点相对应的第一节点N1的第一晶体管T1以及用于将对应于图像信号电压的数据电压Vdata或对应于数据电压Vdata的电压保持一帧时间的存储电容器Cst。
有机发光二极管OLED可以包括第一电极(阳极或阴极)301、包括至少一个发光层的有机层302、第二电极(阴极或阳极)303等。
例如，可以将基极电压EVSS施加到有机发光二极管OLED的第二电极303。
驱动晶体管T3通过向有机发光二极管OLED提供驱动电流来驱动有机发光二极管OLED。
驱动晶体管T3可以包括第一节点N1、第二节点N2和第三节点N3。
驱动晶体管T3的第一节点N1可以是对应于栅极节点并电连接到第一晶体管T1的源极节点或漏极节点的节点。
驱动晶体管T3的第二节点N2可以电连接到有机发光二极管OLED的第一电极301，并且可以是源极节点或漏极节点。
驱动电压EVDD可以被施加到驱动晶体管T3的第三节点N3。第三节点N3可以电连接到提供驱动电压EVDD的驱动电压线DVL，并且可以是漏极节点或源极节点。
驱动晶体管T3和第一晶体管T1可以实现为n型晶体管或p型晶体管。
第一晶体管T1可以电连接在数据线DL和驱动晶体管T3的第一节点N1之间，并且可以通过经由选通线在栅极节点处接收扫描信号SCAN来控制。
第一晶体管T1可以通过扫描信号SCAN导通，并将从数据线DL提供的数据电压Vdata传输到驱动晶体管T3的第一节点N1。
存储电容器Cst可以电连接在驱动晶体管T3的第一节点N1和第二节点N2之间。
存储电容器Cst可以是有意设计在驱动晶体管T3外部的外部电容器，而不是寄生电容器(例如Cgs或Cgd)，寄生电容器是存在于驱动晶体管T3的第一节点N1和第二节点N2之间的内部电容器。
图3所示的每个子像素结构是两晶体管单电容器(2T1C)结构，其仅是示例性描述。在某些情况下，每个子像素结构可以进一步包括一个或多个晶体管，或者进一步包括一个或多个电容器。另选地，多个子像素中的每个可以具有相同的结构，或者多个子像素中的一些可以具有不同的结构。
图4是示出三晶体管单电容器(3T1C)结构的示例的图，在3T1C结构中，一个子像素SP还包括电连接在驱动晶体管T3的第二节点N2和参考电压线RVL之间的第二晶体管T2。
参照图4，第二晶体管T2可以电连接在驱动晶体管T3的第二节点N2和参考电压线RVL之间，并且在栅极节点处接收第二扫描信号SCAN2，从而可以控制第二晶体管T2导通或截止。
第二晶体管T2的漏极节点或源极节点可以电连接到参考电压线RVL，并且第二晶体管T2的源极节点或漏极节点可以电连接到驱动晶体管T3的第二节点N2。
例如，第二晶体管T2可以在显示操作时段期间导通，并且在用于感测驱动晶体管T3的特征值或有机发光二极管OLED的特征值的感测操作时段期间导通。
第二晶体管T2可以根据相应的驱动定时(例如，感测操作时段中的显示驱动定时或初始化定时)由第二扫描信号SCAN2导通，并且将提供给参考电压线RVL的参考电压Vref传送到驱动晶体管T3的第二节点N2。
此外，第二晶体管T2可以根据相应的驱动定时(例如，感测操作时段中的采样定时)由第二扫描信号SCAN2导通，并将驱动晶体管T3的第二节点N2的电压传送至参考电压线RVL。
换句话说，第二晶体管T2可以控制驱动晶体管T3的第二节点N2的电压或将驱动晶体管T3的第二节点N2的电压传送到参考电压线RVL。
参考电压线RVL可以电连接到ADC，该ADC感测参考电压线RVL的电压并将参考电压线RVL的电压转换为数字值并且输出包括该数字值的感测数据。
ADC可以被包括在源极驱动器集成电路SDIC中，通过该SDIC电路实现数据驱动器DDR。
从ADC输出的感测数据可以用于感测驱动晶体管T3的特性值(例如，阈值、迁移率等)或有机发光二极管OLED的特性值(例如，阈值等)。
另外，电容器Cst可以是有意设计在驱动晶体管T3外部的外部电容器，而不是寄生电容器(例如Cgs或Cgd)，寄生电容器是存在于驱动晶体管T3的第一节点N1和第二节点N2之间的内部电容器。
驱动晶体管T3、第一晶体管T1和第二晶体管T2中的每一个可以是n型晶体管或p型晶体管。
另外，第一扫描信号SCAN1和第二扫描信号SCAN2可以是单独的选通信号。在这种情况下，第一扫描信号SCAN1和第二扫描信号SCAN2可以通过不同的选通线分被别施加到第一晶体管T1的栅极节点和第二晶体管T2的栅极节点。
在一些情况下，第一扫描信号SCAN1和第二扫描信号SCAN2可以是相同的选通信号。在这种情况下，第一扫描信号SCAN1和第二扫描信号SCAN2可以通过相同的选通线被共同施加到第一晶体管T1的栅极节点和第二晶体管T2的栅极节点。
图3和图4所示的子像素结构仅是用于描述的示例。子像素结构可以进一步包括一个或更多个晶体管，或者在一些情况下，进一步包括一个或更多个电容器。
另选地，多个子像素中的每一个可以具有相同的结构，或者多个子像素中的一些可以具有不同的结构。
图5是示意性示出根据本公开的实施方式的设置在面板PNL中的选通驱动电路GDC的图。
参照图5，每个选通驱动电路GDC可以包括上拉晶体管Tup、下拉晶体管Tdown、控制开关电路CSC等。
控制开关电路CSC是控制对应于上拉晶体管Tup的栅极节点的节点Q的电压和对应于下拉晶体管Tdown的栅极节点的节点QB的电压的电路，并且可以包括几个开关(晶体管)。
上拉晶体管Tup通过选通信号输出节点Nout将对应于第一电平电压(例如，高电平电压VGH)的选通信号Vgate提供给选通线GL。下拉晶体管Tdown通过选通信号输出节点Nout将对应于第二电平电压(例如，低电平电压VGL)的选通信号Vgate提供给选通线GL。上拉晶体管Tup和下拉晶体管Tdown可以在不同的定时导通。
上拉晶体管Tup电连接在时钟信号施加节点Nclk和选通信号输出节点Nout之间，时钟信号CLK施加到时钟信号施加节点Nclk，选通信号输出节点Nout电连接到选通线GL，并且上拉晶体管Tup通过节点Q的电压而导通或截止。
上拉晶体管Tup的栅极节点电连接到节点Q。上拉晶体管Tup的漏极节点或源极节点电连接到时钟信号施加节点Nclk。上拉晶体管Tup的源极节点或漏极节点电连接到选通信号输出节点Nout，选通信号Vgate从该输出节点Nout输出。
上拉晶体管Tup通过节点Q的电压而导通，并将选通信号Vgate输出到选通信号输出节点Nout，选通信号Vgate在时钟信号CLK的高电平时段中具有高电平电压VGH。
输出到选通信号输出节点Nout的高电平电压VGH的选通信号Vgate被提供给相应的选通线GL。
下拉晶体管Tdown电连接在选通信号输出节点Nout和基极电压节点Nvss之间，并通过节点QB的电压导通或截止。
下拉晶体管Tdown的栅极节点电连接到节点QB。下拉晶体管Tdown的漏极节点或源极节点电连接到基极电压节点Nvss，并且作为恒定电压的基极电压VSS被施加到下拉晶体管Tdown的漏极节点或源极节点。下拉晶体管Tdown的源极节点或漏极节点电连接到选通信号输出节点Nout，选通信号Vgate从该节点Nout输出。
下拉晶体管Tdown由节点QB的电压导通，并将低电平电压VGL的选通信号Vgate输出到选通信号输出节点Nout。因此，低电平电压VGL的选通信号Vgate可以通过选通信号输出节点Nout提供给相应的选通线GL。作为示例，低电平电压VGL的选通信号Vgate可以是基极电压VSS。
另外，控制开关电路CSC可以包括两个或更多个晶体管等，并且在控制开关电路CSC中存在主节点，诸如节点Q、节点QB、设置节点S(也称为“开始节点”)和复位节点R。在一些情况下，在控制开关电路CSC中可以另外存在被输入诸如驱动电压VDD的各种电压的输入节点。
在控制开关电路CSC中，节点Q电连接到上拉晶体管Tup的栅极节点，并且被重复充电和放电。
在控制开关电路CSC中，节点QB电连接到下拉晶体管Tdown的栅极节点，并且被重复充电和放电。
在控制开关电路CSC中，用于指示相应的选通驱动电路GDC开始选通驱动的设置信号SET被施加到设置节点S。
施加到设置节点S的设置信号SET可以是从选通驱动器GDR外部输入的开始信号VST或从当前选通驱动电路GDC的先前级中的选通驱动电路GDC输出的选通信号Vgate的反馈信号(进位信号)。
施加到控制开关电路CSC中的复位节点R的复位信号RST可以是用于同时初始化所有级中的选通驱动电路GDC的复位信号，或者是从另一级(先前级或后续级)输入的进位信号。
控制开关电路CSC响应于设置信号SET对节点Q充电，并且响应于复位信号RST对节点Q放电。控制开关电路CSC可以包括逆变器电路，以在不同的定时处对节点Q和节点QB进行充电或放电。
如图3所示，在作为OLED面板的面板PNL的有效显示区域A/A中的多个子像素SP中的每一个中，可以布置驱动晶体管T3和开关晶体管T1。然而，本实施方式不限于此，并且如图4所示，可以在作为OLED面板的面板PNL的有效显示区域A/A中的多个子像素SP的每一个中设置三个或更多个晶体管。
此外，当如图2所示以GIP类型实现选通驱动电路GDC时，即，当选通驱动电路GDC嵌入面板PNL中时，包括在图5所示的选通驱动电路GDC中的各种晶体管(Tup、Tdown和控制开关电路CSC中的晶体管)可以设置在作为面板PNL的有效显示区域A/A的外部区域的非有效显示区域N/A中。
图6是示出根据本公开的实施方式的设置在电子装置中的至少两个薄膜晶体管(TFT)的结构的截面图。图7是示出根据本公开的实施方式的设置在电子装置中的TFT的另一结构的截面图。
首先，参照图6，根据本公开的实施方式的电子装置可以包括至少两个TFT：Tr1和Tr2。例如，根据本公开的实施方式的电子装置可以包括设置在基板610上的第一TFT Tr1和第二TFT Tr2。
第一TFT Tr1可以包括第一有源层641、第三有源层643、第一栅极671、第一电极681和第二电极682。
第二TFT Tr2可以包括第二有源层642、第二栅极672、第三电极683和第四电极684。
具体地，至少一个遮光层620可以设置在基板610上。
遮光层620可以包括金属(例如，铝(Al)、金(Au)、银(Ag)、铜(Cu)、钨(W)、钼(Mo)、铬(Cr)、钽(Ta)和钛(Ti))或其合金中的任何一种，但是本公开不限于此。
尽管在图6中将遮光层620示出为单层，但是遮光层620可以具有多层结构。
缓冲层630可以设置在遮光层620上。缓冲层630可以包括无机绝缘材料，例如硅氧化物、硅氮化物或硅氮氧化物，但是本公开不限于此。
在图6中，缓冲层630具有单层结构，但是本公开的缓冲层630可以具有多层结构。
当缓冲层630具有多层结构时，可以另选地设置包括硅氧化物(SiOx)、硅氮化物(SiNx)、硅氮氧化物(SiON)等中的至少两种无机材料的层，但是本公开不限于此。
在下面的描述中，为了便于描述，假设缓冲层630具有单层结构。
第一TFT Tr1的第一有源层641和第二TFT Tr2的第二有源层642可以设置在缓冲层630上。第一有源层641和第二有源层642可以在同一层上彼此分开地设置。
第三有源层643可以设置在第一TFT Tr1的第一有源层641上。
第一有源层641至第三有源层643可以是各种类型的半导体层。
第一有源层641和第三有源层643可以由氧化物半导体形成。第一有源层641的材料是金属氧化物半导体，该金属氧化物半导体可以是诸如钼(Mo)、锌(Zn)、铟(In)、镓(Ga)、锡(Sn)或钛(Ti)的金属的氧化物，或者诸如钼(Mo)、锌(Zn)、铟(In)、镓(Ga)、锡(Sn)或钛(Ti)的金属及其氧化物的组合。
第二有源层642可以由氧化物半导体形成。第二有源层642的材料是金属氧化物半导体，该金属氧化物半导体可以是诸如锌(Zn)、铟(In)、镓(Ga)、锡(Sn)或钛(Ti)的金属的氧化物，或者诸如锌(Zn)、铟(In)、镓(Ga)、锡(Sn)或钛(Ti)的金属及其氧化物的组合。
例如，第一有源层641至第三有源层643可以包括锌氧化物(ZnO)、锌锡氧化物(ZTO)、锌铟氧化物(ZIO)、铟氧化物(InO)、钛氧化物((TiO)、铟镓锌氧化物(IGZO)和铟锌锡氧化物(IZTO)中的至少一种，但本公开不限于此。第一有源层641和第三有源层643可以包括前述氧化物半导体中的钼氧化物。
第一栅绝缘膜660可以设置在第一TFT Tr1的第三有源层643和第二TFT Tr2的第二有源层642上。
第一栅绝缘膜660可以包括诸如硅氧化物(SiOx)、硅氮化物(SiNx)或硅氮氧化物(SiON)的无机绝缘材料，但是本公开不限于此。
如图6所示，第一栅绝缘膜660可以与第一TFT Tr1的第一有源层641和第三有源层643中的每一个的一部分交叠。此外，第一栅绝缘膜660可以与第二TFT Tr2的第二有源层642的一部分交叠。
换句话说，可以设置第一栅绝缘膜660以使第一TFT Tr1的第一有源层641和第三有源层643中的每一个的一部分暴露并且使第二TFT Tr2的第二有源层642的一部分暴露。此外，第一栅绝缘膜660可以被设置为使缓冲层630的上表面的设置在有效显示区域A/A中的第一有源层641至第三有源层643下方的一部分暴露。
通过干蚀刻工艺对形成在基板610上的第一栅绝缘膜660的材料进行构图，使得第一栅绝缘膜660可以最终形成在第二有源层642和第三有源层643中的每一个的上表面的一部分上。
在干蚀刻第一栅绝缘膜660的材料的过程中，可以使第二有源层642和第三有源层643的与通过构图去除的第一栅绝缘膜660的材料的区域相对应的区域导电。
换句话说，第二有源层642和第三有源层643的被第一栅绝缘膜660暴露(穿过)的区域可以是导电区域。
第二TFT Tr2的第二有源层642可以包括设置在导电区域之间的第二沟道区域642a，并且第一TFT Tr1的第三有源层643可以包括设置在导电区域之间的第三沟道区域643a。第二沟道区域642a和第三沟道区域643a可以具有比第二有源层642和第三有源层643的导电区域更高的电阻。
此外，第一TFT Tr1的第一有源层641可以在与第三有源层643的第三沟道区域643a交叠的区域中具有第一沟道区域641a。然而，当第一TFT Tr1导通时，电荷可以移动通过第三有源层643的第三沟道区域643a。
当第二TFT Tr2导通时，电荷可以移动通过第二有源层642的第二沟道区域642a。
第一TFT Tr1的第一有源层641和第三有源层643以及第二TFT Tr2的第二有源层642可以具有
Figure BDA0002803171590000161
至
Figure BDA0002803171590000162
的厚度。彼此交叠地设置的第一有源层641和第三有源层643的厚度之和可以是
Figure BDA0002803171590000163
至
Figure BDA0002803171590000164
但是本公开不限于此。
当每个晶体管的有源层的厚度小于
Figure BDA0002803171590000165
时，可能难以在所有区域形成具有均匀厚度的有源层。此外，当每个晶体管的有源层具有大于400的厚度时，包括钼(Mo)的有源层中的钼(Mo)含量增加，使得亚阈值(S)参数可能受到影响。
在设置在第一TFT Tr1的第三有源层643上的第一栅绝缘膜660上，可以设置第一TFT Tr1的第一栅极671。
在设置在第二TFT Tr2的第二有源层642上的第一栅绝缘膜660上，可以设置第二TFT Tr2的第二栅极672。
第一栅极671和第二栅极672可以包括诸如铝(Al)、金(Au)、银(Ag)、铜(Cu)、钨(W)，钼(Mo)，铬(Cr)，钽(Ta)和钛(Ti)的金属中的任何一种，或它们的合金，但是本公开不限于此。
尽管在图6中第一栅极671和第二栅极672被示为单层，但是本公开不限于此。第一栅极671和第二栅极672中的至少一个可以具有多层结构。
绝缘膜670可以设置在设置有第一栅极671和第二栅极672的基板610上。
绝缘膜670可以包括诸如硅氧化物(SiOx)、硅氮化物(SiNx)或硅氮氧化物(SiON)的无机绝缘材料，但是本公开不限于此。
第一电极681至第四电极684可以在绝缘膜670上彼此分开地设置。
具体地，第一TFT Tr1的第一电极681和与第一电极681间隔开的第二电极682可以设置在绝缘膜670上。另外，第一TFT Tr1的第一电极681和第二电极682中的一个可以是第一TFT Tr1的源极，而另一个可以是漏极。
第一TFT Tr1的第一电极681和第二电极682中的每一个可以通过设置在绝缘膜670中的接触孔连接到第一TFT Tr1的第三有源层643的导电区域。
例如，第三有源层643可以包括作为导电区域的第一区域643b和作为导电区域并且与第一区域643b间隔开的第二区域643c。第三沟道区域643a可以设置在第一区域643b和第二区域643c之间。第一电极681可以电连接到第一区域643b，第二电极682可以电连接到第二区域643c。
此外，第二TFT Tr2的第三电极683和第四电极684可以彼此分开地设置在绝缘膜670上。第二TFT Tr2的第三电极683和第四电极684中的每一个可以与第一TFT Tr1的第一电极681和第二电极682间隔开。第二TFT Tr2的第三电极683和第四电极684之中的一个可以是第二TFT Tr2的源极，而另一个可以是漏极。
第二TFT Tr2的第一电极683和第二电极684中的每一个可以通过设置在绝缘膜670中的接触孔连接到第二TFT Tr2的第二有源层642的导电区域。
此外，图6示出第一栅绝缘膜660设置在第一TFT Tr1的第三有源层643的上表面的一部分和第二TFT Tr2的第二有源层642的上表面的一部分上的结构，但是根据本公开的实施方式的设置在电子装置中的第一栅绝缘膜660的位置不限于此。
例如，如图7所示，第一栅绝缘膜760可以设置在设置有第一TFT Tr1的第三有源层643和第二TFT Tr2的第二有源层642的基板610上。换句话说，第一栅绝缘膜760可以被设置为覆盖第一TFT Tr1的第三有源层643和第二TFT Tr2的第二有源层642。
在这种情况下，第一TFT Tr1的第一电极681和第二电极682中的每一个可以通过设置在绝缘膜670和第一栅绝缘膜760中的接触孔连接到第三有源层643。此外，第二TFTTr2的第三电极683和第四电极684中的每一个可以通过设置在绝缘膜670和第一栅绝缘膜760中的接触孔连接到第二有源层642。
第一TFT Tr1可以设置在电子装置的有效显示区域A/A中，并且可以向第一TFTTr1施加数据电压。例如，第一TFT Tr1可以对应于图3或图4的驱动晶体管T3。
第二TFT Tr2可以设置在电子装置的有效显示区域A/A或非有效显示区域N/A中。
当第二TFT Tr2设置在电子装置的有效显示区域A/A中时，第二TFT Tr2可以是被施加扫描信号的晶体管。例如，第二TFT Tr2可以是图3或图4所示的第一晶体管T1或第二晶体管T2。
当第二TFT Tr2设置在电子装置的非有效显示区域N/A中时，第二TFT Tr2可以是设置在选通驱动电路GDC中的晶体管。例如，第二TFT Tr2可以是图5的上拉晶体管Tup或下拉晶体管Tdown。
第一TFT Tr1的第一有源层641可以包括钼(Mo)。
第一TFT Tr1的第一有源层641中的钼(Mo)含量可以高于第一TFT Tr1的第三有源层643和第二TFT Tr2的第二有源层642中的钼(Mo)含量。
然而，本公开不限于此，并且第一TFT Tr1的第三有源层643可以具有与第一有源层641相同的钼(Mo)含量。
在以下描述中，为了描述方便，将主要描述第一TFT Tr1的第一有源层641具有比第三有源层643更高的钼含量的构造。
此外，作为驱动晶体管的第一TFT Tr1需要高的S参数。具体而言，驱动晶体管确定设置在电子装置的有效显示区域A/A中的有机发光装置的光强度，并且大的S参数可以便于利用施加到驱动晶体管的电压和低灰度级的表示进行控制。
S参数可以从S参数图中获得。S参数图显示了驱动晶体管的驱动电流的变化与栅极电压的变化的比率。当驱动晶体管的S参数图具有高梯度时，可用的数据电压的范围小，因此低灰度级的表示难。
S参数图的梯度可以是1/S参数。
换句话说，S参数表示当栅极电压改变时沟道电位改变有多快，大的S参数表示相对于小的S参数，沟道电位缓慢改变，也就是说，当晶体管导通时电荷缓慢累积。
当第一TFT Tr1导通时，通过捕获一部分电荷可以降低电荷累积速度。在本公开的实施方式中，包含在第一TFT Tr1的第一有源层641中的不稳定钼(Mo)-钼(Mo)键可作为带隙中的缺陷来俘获电荷。
另一方面，不是驱动晶体管的第二TFT Tr2需要高操作速度，因此低S参数是必要的。换句话说，当第二TFT Tr2导通时，需要高电荷积累速度，为此，在第二有源层642中存在少量俘获电荷的缺陷。
因此，在根据本公开的实施方式的电子装置中，第一TFT Tr1的第一有源层641可以通过诸如金属有机化学气相沉积(MOCVD)或原子层沉积的工艺而被掺杂钼(Mo)，以增加第一TFT Tr1的S参数。
MOCVD是一种化学气相沉积(CVD)，其中包括有机金属配合物(organometalliccomplex)的原料气体被排放到高温基板上，以在表面上引起分解反应，从而形成薄膜。MOCVD是一种在加热的基板上生长薄膜或通过热分解加热的基板上的有机金属气体用材料掺杂加热的基板的技术。在MOCVD的情况下，操作是在比其它CVD方法(例如等离子体增强化学气相沉积(PECVD)和低压化学气相沉积(LPCVD))更低的温度下进行的，并且以原子顺序进行控制是可能的。
ALD是一种单独提供用于反应的原料并且将通过反应气体之间的化学反应形成的颗粒沉积在基板表面上以形成薄膜或用颗粒掺杂基板的方法。在用于反应的一种原料被化学吸附在基板或设置在基板上的另一种元件(这里，第一有源层)上之后，第二气体或第三气体被引入，并再次被化学吸附在基板或设置在基板上的另一种元件上，从而沉积薄膜或掺杂材料。
当使用这种MOCVD或ALD时，与一般的物理气相沉积(PVD，例如溅射)技术和另一种一般的CVD技术相比，被控制用于沉积或掺杂的原材料的量可能较少。
此外，当沉积或掺杂金属材料时，金属可以被沉积或掺杂而不被氧化。如上所述，当金属材料通过MOCVD或ALD进行掺杂时，可以以金属间状态进行掺杂，同时也可以掺杂少量的金属氧化物。
例如，当根据本公开的实施方式的第一TFT Tr1的第一有源层641是铟-镓-锌氧化物(IGZO)的三组分氧化物薄膜时，铟(In)材料、镓(Ga)材料和锌(Zn)材料可以用于MOCVD工艺。
例如，铟(In)材料可以是(3-二甲基氨基丙基)二甲基铟(DADI；(CH3)2In(CH2)3N(CH3)2)，镓(Ga)材料可以是三甲基镓(TMGa)，锌(Zn)材料可以是二乙基锌(DEZ；(C2H5)2Zn)。
前述铟(In)、镓(Ga)和锌(Zn)材料中的每一种都可以被蒸发并以气体的形式注入到腔室中，并且可以根据其在第一有源层641中的组成比例通过流速控制构件以不同的量注入。此外，腔室中的空气气体、基板的温度、腔室中的压力等可以根据其在第一有源层641中的组成比例而变化。
为了形成第一有源层641，可以通过第一供应模块将汽化的(3-二甲基氨基丙基)二甲基铟(DADI；(CH3)2In(CH2)3N(CH3)2)注入到腔室中，汽化的三甲基镓(TMGa)可以通过第二供应模块注入到腔室中，汽化的DEZ((C2H5)2Zn)可以通过第三供应模块注入到腔室中。此外，本公开不限于此，并且可以通过相同的供应模块将至少两种材料供应到腔室。
每种材料可以被注入到腔室中，并被喷射到基底上。此外，汽化的六羰基钼(Mo(CO)6)可以被喷射在基板上，以掺杂少量的钼(Mo)。
(3-二甲基氨基丙基)二甲基铟(DADI；(CH3)2In(CH2)3N(CH3)2)、三甲基镓(TMGa)和DEZ((C2H5)2Zn)的喷涂量可以高于六羰基钼(Mo(CO)6)。
通过这样的工艺，第一TFT Tr1的第一有源层641可以通过钼(Mo)-钼(Mo)键合掺杂少量钼(Mo)，而不会被氧化。在该工艺中，不仅第一TFT Tr1的第一有源层641可以掺杂钼(Mo)，而且主体(bulk)也可以掺杂钼(Mo)。
钼(Mo)-钼(Mo)键不稳定，并且当含有过量氧的第一有源层641掺杂有钼(Mo)时，钼(Mo)-钼(Mo)键在带隙中形成缺陷。
另一方面，当第一有源层641掺杂有处于氧化态的钼的氧化钼(2MoO3(六价钼)或3MoO2(四价钼))时，钼(Mo)处于稳定状态，因此不作为带隙中的缺陷。因此，电荷不会被捕获在掺杂的钼(Mo)中，所以S参数不会增加。
可以通过X射线光电子能谱(XPS)分析第一有源层641中的钼(Mo)是以不稳定的金属结合状态还是以稳定的氧化钼状态存在。
下面将参考图8A对此进行描述。
图8A是在通过MOCVD或ALD用钼(Mo)掺杂第一有源层之后，通过分析根据本公开的实施方式的电子装置中的第一TFT的第一有源层而获得的XPS图。
钼(Mo)-钼(Mo)的结合能约为227eV。
如图8A所示，当结合能为约227eV时，峰值高。因此，可以看出，第一有源层641中的钼(Mo)以钼(Mo)-钼(Mo)键合状态被掺杂。
图8B是当有源层掺杂有具有钼(Mo)-钼(Mo)键(金属间键)的钼(Mo)时，通过测量有源层中陷阱密度的变化而获得的曲线图。
在图8B的曲线图中，x轴表示带隙中的能级，y轴表示陷阱密度。
参照图8B，在总带隙能级中，与不掺杂钼(Mo)相比，当掺杂具有金属间键的钼(Mo)时，陷阱密度更高。
因此，具有金属间键的钼(Mo)用作俘获电荷的缺陷。
随后，当第一TFT Tr1的第一有源层641被掺杂有钼(Mo)-钼(Mo)键合状态的大量钼(Mo)并且被掺杂有氧化钼结合状态的大量钼(Mo)时，将参考图9和图10检查S参数。
图9示出了在根据本公开的实施方式的第一TFT的第一有源层通过MOCVD或ALD而掺杂有钼之后，通过测量第一TFT的漏极电流的变化相对于栅极电压的变化而获得的曲线图，以及迁移率和S参数的表格。图10示出了通过测量具有图6的第一TFT的结构的TFT的漏极电流的变化相对于其栅极电压的变化而获得的曲线图，其中第一有源层通过溅射掺杂有钼，以及迁移率和S参数的表格。
当第一TFT Tr1的第一有源层641通过MOCVD或ALD掺杂钼(Mo)时，第一有源层641可以掺杂大量具有金属间键的钼(Mo)。
此外，当通过溅射用钼(Mo)掺杂第一有源层641时，可以掺杂大量的氧化钼(Mo)。
另外，为了测量根据本公开的实施方式的包括通过MOCVD或ALD掺杂钼的第一有源层的第一TFT和包括通过溅射掺杂钼的第一有源层的TFT的特性，在施加从-20V到+20V的栅极电压的同时测量漏极电流。如图9所示，根据本公开的实施方式，向包括通过MOCVD或ALD掺杂有钼的第一有源层的第一TFT和包括通过溅射掺杂有钼的第一有源层的TFT中的每一个施加0.1V的驱动电压Vdd和10V的驱动电压。
如图9所示，通过MOCVD或ALD掺杂钼(Mo)的第一TFT Tr1比通过溅射掺杂钼(Mo)的TFT具有更高的S参数。
换句话说，含有过量氧的第一有源层641掺杂了具有不稳定键(钼(Mo)-钼(Mo)键)的钼(Mo)，钼(Mo)用作带隙中的缺陷。为此，当第一TFT Tr1导通时，钼(Mo)俘获电荷，从而可以降低电荷累积速度。因此，S参数可以增大。
然而，与掺杂具有不稳定键(钼(Mo)-钼(Mo))的钼(Mo)的情况相比，处于稳定状态的氧化钼不能在带隙中俘获电荷，因此电荷积累速度会较高。因此，可以减小S参数。然而，在这种情况下，带隙中有少量缺陷，因此电荷可以快速移动。因此，与掺杂具有不稳定键(钼(Mo)-钼(Mo)键)的钼(Mo)的情况相比，电荷迁移率会较高。
根据本公开的实施方式，第一TFT Tr1可以是需要高S参数的驱动晶体管。因此，包括在第一TFT Tr1中的至少一个有源层可以通过MOCVD或ALD掺杂有钼(Mo)。
如上所述，当有源层掺杂有具有金属间键的钼时，电荷迁移率受到钼(Mo)的影响。换句话说，当有源层中具有金属间键的钼(Mo)的含量显著增加时，TFT的操作速度可能急剧降低。
因此，作为驱动晶体管的第一TFT Tr1的第一有源层641可以包括特定含量的钼(Mo)。
下面将参考图11对此进行描述。
图11是示出第一TFT的第一有源层中的钼(Mo)含量和S参数之间的关系的曲线图。
此外，驱动晶体管的合适的S参数可以是0.3至0.7V/dec。
当驱动晶体管的S参数小于0.3V/dec.时，在作为包括驱动晶体管的面板的电子装置中，低灰度级的表示可能是困难的。此外，当驱动晶体管的S参数超过0.7V/dec.时，驱动晶体管的操作速度可能急剧降低。
参照图11，当作为驱动晶体管的第一TFT Tr1的S参数为0.3V/dec.到0.7V/dec.时，第一有源层641中的钼(Mo)含量可以为1.3原子百分比(at.％)至4.2at.％。在这种情况下，第一有源层641可以包括铟镓锌氧化物(IGZO)，并且具体地，铟镓锌氧化物(IGZO)可以以1.3at.％至4.2at.％的含量掺杂有钼(Mo)。第一有源层641可以以1∶1∶1的比例包括铟、镓和锌，但是本公开不限于此。
此外，当图6的第一TFT Tr1中的第一有源层641和第三有源层643中的每一个都掺杂有钼(Mo)时，整个第一有源层641和第三有源层643可以以1.3at.％至4.2at.％的含量掺杂有钼(Mo)。
在这种情况下，与仅掺杂第一TFT Tr1的第一有源层641的情况相比，每单位面积的钼(Mo)含量可以较小。
换句话说，仅掺杂到第一TFT Tr1的第一有源层641中的钼(Mo)的含量可以对应于单独掺杂到第一TFT Tr1的第一有源层641和第三有源层643中的钼(Mo)的含量之和。
换句话说，一个晶体管可以以1.3at.％至4.2at.％的含量掺杂有钼(Mo)，而不管有源层的层数如何，并且以这种方式，作为驱动晶体管的第一TFT Tr1可以具有合适的S参数。
另外，参照图6和图7，遮光层620可以设置在作为驱动晶体管的第一TFT Tr1的下方。
遮光层620可以防止光入射到第一TFT Tr1的第一有源层641和第三有源层643上。
当多个第二TFT Tr2设置在根据本公开的实施方式的电子装置中时，遮光层620可以不设置在至少一个第二TFT Tr2下方。
遮光层620可以与第二TFT Tr2的第二栅极672和第二有源层642一起形成寄生电容。由于寄生电容可能降低晶体管的操作速度，所以根据本公开的实施方式，可以不在需要高操作速度的第二TFT Tr2下方设置遮光层620。
另一方面，作为驱动晶体管的第一TFT Tr1连续输出恒定电流，因此，重要的是防止第一有源层641和第三有源层643暴露于光，以使电流特性不改变。因此，如图6和图7所示，根据本公开的实施方式，可以在第一TFT Tr1下方设置至少一个遮光层620。
另外，参照图6和图7，不是驱动晶体管的第二TFT Tr2的第二有源层642可以不掺杂钼(Mo)。因此，如上所述，第一TFT Tr1的第一有源层641可以具有比第二TFT Tr2的第二有源层642更高的钼(Mo)含量。
这样，根据本公开的实施方式，有源层可以掺杂有钼(Mo)以增加第一TFT Tr1的S参数。
调整钼(Mo)的含量可能比其他金属的含量容易。当有源层掺杂有另一种金属(例如，铜(Cu))时，可能难以以1.3at.％至4.2at.％的含量掺杂有源层。另外，即使当有源层中以调整的含量掺杂另一种金属时，由于S参数和迁移率的急剧变化，也可能难以适当地调整晶体管的迁移率和S参数。
随后，下面将参照图12至图15描述根据本公开的实施方式的设置在电子装置中的其它晶体管的结构。
图12是示出根据本公开的实施方式的设置在电子装置中的其它TFT的结构的截面图。图13和图14是示意性示出形成图12所示TFT的操作的截面图。图15是示出根据本公开的实施方式的设置在电子装置中的TFT的另一结构的截面图。
在下面的描述中，可以省略与上述实施方式相同的细节(构造、效果等)。
首先，参照图12，根据本公开的实施方式的电子装置可以包括至少两个TFT Tr1和Tr2，例如，设置在基板610上的第一TFT Tr1和第二TFT Tr2。
第一TFT Tr1可以包括第一有源层1241、第一栅极1271、第一电极1281和第二电极1282。
第二TFT Tr2可以包括第二有源层1242、第二栅极1272、第三电极1283和第四电极1284。
具体地，遮光层620和缓冲层630可以依次地设置在基板610上。
遮光层620可以被设置为与第一TFT Tr1的第一有源层1241交叠。
第一TFT Tr1的第一有源层1241可以设置在缓冲层630上。第一有源层1241可以以1.3at.％至4.2at.％的含量包括钼(Mo)。
第一栅绝缘膜1260可以设置在设置有第一TFT Tr1的第一有源层1241的基板610上。
第一栅绝缘膜1260可以设置在第一有源层1241上，并且设置在第二TFT Tr2的第二有源层1242下方。
设置在第一有源层1241上的第一栅绝缘膜1260可以被设置成使第一有源层1241的上表面的一部分暴露。此外，设置在第二有源层1242下方的第一栅绝缘膜1260可以与所有第二有源层1242交叠。
第二栅绝缘膜1265可以设置在第一栅绝缘膜1260上，第一栅绝缘膜1260设置在第一TFT Tr1的第一有源层1241上。第二栅绝缘膜1265可以被设置成使第一有源层1241的上表面的一部分暴露。
第一有源层1241的与第一栅绝缘膜1260和第二栅绝缘膜1265交叠的区域可以是第一沟道区域1241a。第一有源层1241的通过(经由)第一栅绝缘膜1260和第二栅绝缘膜1265暴露的区域可以是导电区域。
换句话说，第一有源层1241可以包括作为导电区域的第三区域1241b和作为导电区域并且与第三区域1241b间隔开的第四区域241c。第一沟道区域1241a可以设置在第三区域1241b和第四区域1241c之间。第一电极1281可以电连接到第一区域1241b，第二电极1282可以电连接到第二区域1241c。
第二栅绝缘膜1265可以设置在第二TFT Tr2的第二有源层1242上。
设置在第一有源层1242上的第二栅绝缘膜1265可以被设置为使第二有源层1242的上表面的一部分暴露。
第二有源层1242与第二栅绝缘膜1265交叠的区域可以是第二沟道区域1242a。此外，第二有源层1242的通过(经由)第二栅绝缘膜1265暴露的区域可以是导电区域。
换句话说，第二有源层1242可以包括作为导电区域的第五区域1242b和作为导电区域并且与第五区域1242b间隔开的第六区域1242c。第二沟道区域1242a可以设置在第五区域1242b和第六区域1242c之间。第三电极1283可以电连接到第五区域1242b，第四电极1284可以电连接到第六区域1242c。
第一有源层1241和第二有源层1242以及第一栅绝缘膜1260和第二栅绝缘膜1265可以通过以下工艺获得。
参照图13，可以在缓冲层630上形成第一有源层图案1341a。第一有源层图案1341a可以通过掩模工艺构图。第一有源层图案1341a可以掺杂有钼。
随后，可以在形成有第一有源层图案1341a的基板610上形成第一栅绝缘膜材料1260a。
在第一栅绝缘膜材料1260a上，可以形成与第一有源层图案1341a间隔开的第二有源层图案1342a。第二有源层图案1342a可以通过掩模工艺构图。
第二栅绝缘膜材料1265a可以形成在设置有第二有源层图案1342a的基板610上。
栅极材料1270a可以形成在第二栅绝缘膜材料1265a上。
随后，如图13和图14所示，可以通过掩膜工艺对栅极材料1270a进行构图，使得第一栅极1271和第二栅极1272可以形成为彼此间隔开。
然后，使用第二有源层图案1342a以及第一栅极1271和第二栅极1272作为掩模对第一栅绝缘膜材料1260a和第二栅绝缘膜材料1265a进行构图，从而可以形成第一栅绝缘膜1260和第二栅绝缘膜1265。
第一栅绝缘膜材料1260a和第二栅绝缘膜材料1265a可以通过干蚀刻工艺构图。
在干蚀刻第一栅绝缘膜材料1260a和第二栅绝缘膜材料1265a的过程中，可以使第一有源层图案1341a的一部分和第二有源层图案1342a的一部分导电，使得第一有源层图案1341a第二有源层图案1342a可以分别成为第一有源层1241和第二有源层1242。具体地，除了被第一栅极1271覆盖的部分之外，可以使第一有源层图案1341a导电。此外，除了被第二栅极1272覆盖的部分之外，可以使第二有源层图案1342a导电。
此外，图12至图14示出对第一栅绝缘膜1260和第二栅绝缘膜1265进行构图的结构，但是本公开不限于此。
例如，如图15所示，可以设置第一栅绝缘膜1560以覆盖有效显示区域A/A中的第一TFT Tr1的第一有源层1241。另外，第二栅绝缘膜1565可以设置在第一栅绝缘膜1560上，以覆盖有效显示区域A/A中的第二TFT Tr2的第二有源层1242。
如图12所示，第一TFT Tr1的第一栅极1271可以设置在第二栅绝缘膜1265上，该第二栅绝缘膜1265设置在第一TFT Tr1的第一有源层1241上。
第一栅极1271和第一有源层1241的一部分可以彼此交叠。此外，第一栅绝缘膜1260和第二栅绝缘膜1265可以设置在第一栅极1271和第一有源层1241之间。
第二TFT Tr2的第二栅极1272可以设置第二栅绝缘膜1265上，该第二栅绝缘膜1265设置在第二TFT Tr2的第二有源层1242上。
第二栅极1272和第二有源层1242的一部分可以彼此交叠。
设置在第二栅极1272和第二有源层1242之间的第二栅绝缘膜1265的厚度可以小于设置在第一栅极1271和第一有源层1241之间的第一栅绝缘膜1260和第二栅绝缘膜1265的厚度之和。
另一方面，第一TFT Tr1的第一有源层1241的上表面和第一栅极1271的下表面之间的最短距离可以大于第二TFT Tr2的第二有源层1242的上表面和第二栅极1272的下表面之间的最短距离。
根据本公开的实施方式，第一TFT Tr1可以是驱动晶体管，第二TFT Tr2可以是不是驱动晶体管并且设置在电子装置中的另一个晶体管。
如上所述，驱动晶体管需要高的S参数。
因此，第一TFT Tr1的第一有源层1241中的钼(Mo)含量可以高于第二TFT Tr2的第二有源层1242中的钼(Mo)含量。
此外，晶体管的S参数与栅绝缘膜的电容值有关。具体而言，栅绝缘膜的电容值与S参数成反比。
栅绝缘膜的电容值是指由栅极和有源层的沟道区域形成的每单位面积的电容值。栅绝缘膜的电容值、栅绝缘膜的厚度和栅绝缘膜的介电常数之间的关系可以由下面的式1表示。
[式1]
Figure BDA0002803171590000261
在式1中，CINS可以是栅绝缘膜的电容值，TINS可以是栅绝缘膜的厚度，εINS可以是栅绝缘膜的介电常数。
根据式1，置于有源层的沟道区域和栅极之间的栅绝缘膜的电容值与栅绝缘膜的厚度成反比。此外，栅绝缘膜的大厚度会导致大的S参数。
换句话说，当栅绝缘膜具有大厚度时，与栅绝缘膜具有小厚度的情况相比，栅极电压缓慢地到达沟道区域。因此，S参数可能会增加。
如上所述，可以通过调整与栅极交叠的区域中的栅绝缘膜的厚度来调整S参数。
换句话说，在作为驱动晶体管的第一TFT Tr1的结构中，设置在第一有源层1241与第一栅极1271之间的第一栅绝缘膜1260和第二栅绝缘膜1265的厚度之和大于设置在第二TFT Tr2的第二栅极1272和第二有源层1242之间的第二栅绝缘膜1265的厚度，使得第一TFTTr1的S参数可以大于第二TFT Tr2的S参数。
换句话说，在根据本公开的实施方式的第一TFT Tr1中，第一有源层1241包括适当的钼(Mo)含量，并且第一栅绝缘膜1260和第二栅绝缘膜1265设置在第一有源层1241的第一沟道区域1241a和第一栅极1271之间。因此，可以获得高的S参数，并且相应地，可以拓宽可用的数据电压范围。
绝缘膜1270可以设置在设置有第一栅极1271和第二栅极1272的基板610上。
第一电极1281至第四电极1284可以在绝缘膜1270上彼此分开地设置。
具体地，与第一TFT Tr1的第一电极1281间隔开的第一电极1281和第二电极1282可以设置在绝缘膜1270上。此外，第一TFT Tr1的第一电极1281和第二电极1282中的一个可以是第一TFT Tr1的源极，而另一个可以是漏极。
第一TFT Tr1的第一电极1281和第二电极1282中的每一个可以通过设置在绝缘膜1270中的接触孔连接到第一TFT Tr1中的第一有源层1241的导电区域。
此外，第二TFT Tr2的第三电极1283和第四电极1284可以彼此分开地设置在绝缘膜1270上。第二TFT Tr2的第三电极1283和第四电极1284中的每一个可以与第一TFT Tr1的第一电极1281和第二电极1282间隔开。第二TFT Tr2的第三电极1283和第四电极1284中的一个可以是第二TFT Tr2的源极，而另一个可以是漏极。
第二TFT Tr2的第三电极1283和第四电极1284中的每一个可以通过设置在绝缘膜670中的接触孔连接到第二TFT Tr2中的第二有源层1242的导电区域。
随后，下面将参照图16描述根据本公开的实施方式的设置在电子装置中的晶体管的又一结构。
图16是示出根据本公开的实施方式的设置在电子装置中的其它TFT的结构的截面图。
在下面的描述中，可以省略与上述实施方式相同的细节(构造、效果等)。
参照图16，根据本公开的实施方式的电子装置可以包括设置在基板610上的第一TFT Tr1和第二TFT Tr2。
第一TFT Tr1可以包括第一有源层1641、第三有源层1643、第一栅极1671、第一电极1681和第二电极1682。
第二TFT Tr2可以包括第二有源层1642、第二栅极1672、第三电极1683和第四电极1684。
具体地，遮光层620和缓冲层630可以依次地设置在基板610上。
遮光层620可以设置为与第一TFT Tr1的第一有源层1641和第三有源层1643交叠。
第一TFT Tr1的第一栅极1671和第二TFT Tr2的第二栅极1672可以在缓冲层630上彼此分开地设置。
第一栅绝缘膜1660可以设置在第一栅极1671和第二栅极1672上。
第一TFT Tr1的第一有源层1641和第二TFT Tr2的第二有源层1642可以设置在第一栅绝缘膜1660上。第一有源层1641可以与第一栅极1671交叠，第二有源层1642可以与第二栅极1672交叠。
第三有源层1643可以设置在第一TFT Tr1的第一有源层1641上。
第一TFT Tr1的第一有源层1641和第三有源层1643中的至少一个可以以1.3at.％至4.2at.％的含量包括钼(Mo)。
第二TFT Tr2的第二有源层1642的钼(Mo)含量可以比第一TFT Tr1的第一有源层1641和第三有源层1643之间的包括钼(Mo)的有源层的钼(Mo)含量低。
因此，第一TFT Tr1的S参数可以高于第二TFT Tr2的S参数。
第一电极1681和第二电极1682可以彼此分开地设置在第一TFT Tr1的第一栅绝缘膜1660和第三有源层1643上。第一电极1681和第二电极1682中的每一个也可以与第一有源层1641和第三有源层1643中的每一个的一个侧表面接触。
第一电极1683和第二电极1684可以彼此分开地设置在第二TFT Tr2的第二有源层1642和第一栅绝缘膜1660上。第三电极1683和第四电极1684中的每一个也可以与第二有源层1642的一个侧表面接触。
绝缘膜1670可以设置在设置有第一电极1681至第四电极1684的基板610上。
随后，下面将参照图17描述对应于比较例、实施方式1和实施方式2的TFT的特性。
图17是示出比较例、实施方式1和实施方式2的TFT的S参数、传输曲线和迁移率的表格。
比较例的TFT可以包括没有掺杂钼(Mo)、并且厚度为
Figure BDA0002803171590000292
的有源层(IGZO)，并且可以具有与图6的第二TFT相对应的结构。
实施方式1的TFT可以包括掺杂有钼(Mo)、并且具有
Figure BDA0002803171590000291
的厚度的有源层(IGZO)，并且可以具有与图6的第二TFT相对应的结构。
在实施方式2的TFT中，仅设置在图6的结构的下部中的有源层可以掺杂有钼(Mo)。
测量比较例、实施方式1和实施方式2的TFT中的每一个的漏极电流的变化相对于栅极电压的变化的条件可以与参照图9和图10描述的条件相同。具体地，为了测量比较例、实施方式1和实施方式2的TFT的特性，在施加从-20V到+20V的栅极电压的同时，测量漏极电流，并且向比较例、实施方式1和实施方式2的TFT中的每一个施加0.1V的驱动电压Vdd和10V的驱动电压。
参照图17，实施方式1和实施方式2的TFT的迁移率比比较例的TFT稍低，但是具有比比较例的TFT高的S参数。
换句话说，具有掺杂钼(Mo)的有源层的TFT可以具有增大的S参数，同时迁移率不会显著降低。因此，TFT适合于驱动晶体管。
此外，具有未掺杂钼(Mo)的有源层的比较例的TFT具有高电荷迁移率，因此适合于信号传输。
参照传输曲线，可以看出，与根据比较例的TFT的导通电压相比，根据实施方式的TFT的栅极电压为零的点(导通电压Von)在负(-)方向上偏移。
因此，可以看出，曲线图的梯度在栅极电压0附近减小。这里，梯度的减小可以表示S参数的增加。换句话说，由于有源层包括钼(Mo)，所以S参数增大。
如上所述，在根据本公开的实施方式的电子装置中，多个晶体管可以具有适合于单独功能的结构。
具体地，根据本公开的实施方式，可以提供一种TFT阵列基板以及包括该TFT阵列基板的电子装置，在该TFT阵列基板中，设置在基板上的多个TFT中的至少一个在有源层中包括钼(Mo)，从而具有高的S参数。
此外，根据本公开的实施方式，可以提供一种TFT阵列基板以及包括该TFT阵列基板的电子装置，在该TFT阵列基板中，设置在基板上的多个TFT中的至少一个具有足够的迁移率，从而有利于信号传送。
以上描述是为了使本领域技术人员能够实现和使用本公开的技术思想而呈现的，并且是在特定应用及其要求的背景下提供的。对所述实施方式的各种修改、添加和替换对于本领域技术人员来说将是显而易见的，并且在不脱离本公开的精神和范围的情况下，这里定义的一般原理可以应用于其他实施方式和应用。以上描述和附图仅出于说明的目的提供了本公开的技术思想的示例。也就是说，所公开的实施方式旨在例示本公开的技术思想的范围。因此，本公开的范围不限于所示的实施方式，而是应被赋予与权利要求一致的最宽范围。本公开的保护范围应当基于以下权利要求来解释，并且在其等同范围内的所有技术思想应当被解释为包括在本公开的范围内。
相关申请的交叉引用
本申请要求于2019年12月16日提交的韩国专利申请No.10-2019-0167813的优先权，出于所有目的通过引用将其并入本文，如同在此完全阐述一样。

Claims (21)

1.一种电子装置，该电子装置包括：
面板，所述面板包括至少一个第一薄膜晶体管和至少一个第二薄膜晶体管；和
驱动电路，所述驱动电路被配置为驱动所述面板，
其中，所述面板包括：
基板；
缓冲层，所述缓冲层设置在所述基板上；
所述第一薄膜晶体管的第一有源层，所述第一有源层是包括钼的氧化物半导体层并且设置在所述缓冲层上；
所述第二薄膜晶体管的第二有源层，所述第二有源层是氧化物半导体层并且与所述第一薄膜晶体管的所述第一有源层间隔开地设置在所述缓冲层上；
第一栅绝缘膜，所述第一栅绝缘膜与所述第一有源层和所述第二有源层交叠；
所述第一薄膜晶体管的第一栅极，所述第一栅极与所述第一栅绝缘膜和所述第一有源层的一部分交叠；和
所述第二薄膜晶体管的第二栅极，所述第二栅极与所述第一栅绝缘膜交叠，与所述第一栅极间隔开，并与所述第二有源层的一部分交叠。
2.根据权利要求1所述的电子装置，其中，所述第一薄膜晶体管包括设置在所述第一有源层上的第三有源层，
所述第一栅绝缘膜设置在所述第三有源层上，并且
所述第一栅极设置在所述第一栅绝缘膜上。
3.根据权利要求2所述的电子装置，其中，所述第三有源层中的钼含量等于或小于所述第一有源层中的钼含量。
4.根据权利要求2所述的电子装置，其中，绝缘膜设置在所述第一栅极上，
所述第一薄膜晶体管还包括在所述绝缘膜上彼此分开设置的第一电极和第二电极，
所述第一电极连接到所述第三有源层的被制成导电的第一区域，并且
所述第二电极连接到所述第三有源层的与所述第一区域间隔开并且被制成导电的第二区域。
5.根据权利要求2所述的电子装置，其中，所述第一栅绝缘膜设置在所述第二薄膜晶体管的第二有源层上，并且
所述第二栅极设置在所述第一栅绝缘膜上。
6.根据权利要求5所述的电子装置，其中，所述第一栅绝缘膜与所述第一薄膜晶体管的第一有源层和第三有源层中的每一个的一部分交叠，并且所述第一栅绝缘膜与所述第二薄膜晶体管的第二有源层的一部分交叠。
7.根据权利要求5所述的电子装置，其中，绝缘膜设置在所述第二栅极上，
所述第二薄膜晶体管还包括在所述绝缘膜上彼此分开地设置的第三电极和第四电极，
所述第三电极和所述第四电极中的每一个连接到所述第二有源层。
8.根据权利要求1所述的电子装置，其中，所述第一栅绝缘膜设置在所述第一薄膜晶体管的所述第一有源层上和所述第二薄膜晶体管的所述第二有源层下方，
第二栅绝缘膜设置在所述第一栅绝缘膜和所述第二有源层上，并且
所述第一栅极和所述第二栅极设置在所述第二栅绝缘膜上。
9.根据权利要求8所述的电子装置，其中，在所述第一栅极和所述第二栅极上设置有绝缘膜，
所述第一薄膜晶体管还包括在所述绝缘膜上彼此分开地设置的第一电极和第二电极，
所述第一电极连接到所述第一有源层的被制成导电的第三区域，并且
所述第二电极连接到所述第一有源层的第四区域，所述第四区域与所述第三区域间隔开并且被制成导电。
10.根据权利要求8所述的电子装置，其中，在所述第一栅极和所述第二栅极上设置有绝缘膜，
所述第二薄膜晶体管还包括在所述绝缘膜上彼此分开地设置的第三电极和第四电极，
所述第三电极连接到所述第二有源层的被制成导电的第五区域，并且
所述第四电极连接到所述第二有源层的第六区域，所述第六区域与所述第五区域间隔开并且导电。
11.根据权利要求8所述的电子装置，其中，所述第一栅绝缘膜与所述第一薄膜晶体管的第一有源层的一部分和所述第二薄膜晶体管的所述第二有源层的全部交叠，并且
所述第二栅绝缘膜与所述第一薄膜晶体管的所述第一有源层的一部分和所述第二薄膜晶体管的所述第二有源层的一部分交叠。
12.根据权利要求8所述的电子装置，其中，所述第一薄膜晶体管的所述第一有源层的上表面和所述第一栅极的下表面之间的最短距离大于所述第二薄膜晶体管的所述第二有源层的上表面和所述第二栅极的下表面之间的最短距离。
13.根据权利要求1所述的电子装置，其中，所述第一薄膜晶体管的所述第一栅极设置在所述缓冲层上，
所述第一栅绝缘膜设置在所述第一栅极上，
所述第一有源层设置在所述第一栅绝缘膜上，并且
所述第一薄膜晶体管包括设置在所述第一有源层上的第三有源层。
14.根据权利要求13所述的电子装置，其中，所述第三有源层中的钼含量小于或等于所述第一有源层中的钼含量。
15.根据权利要求13所述的电子装置，其中，所述第一薄膜晶体管包括第一电极和第二电极，所述第一电极和第二电极设置在所述第三有源层和所述第一栅绝缘膜上并且彼此间隔开。
16.根据权利要求13所述的电子装置，其中，所述第二薄膜晶体管的所述第二栅极设置在所述缓冲层上，
所述第一栅绝缘膜设置在所述第二栅极上，并且
所述第二有源层设置在所述第一栅绝缘膜上。
17.根据权利要求16所述的电子装置，其中，所述第二薄膜晶体管包括第三电极和第四电极，所述第三电极和所述第四电极设置在所述第二有源层和所述第一栅绝缘膜上并且彼此间隔开。
18.根据权利要求1所述的电子装置，其中，所述第一有源层的氧化物半导体层由选自由锌Zn、铟In、镓Ga、锡Sn、钛Ti和钼Mo的氧化物或者锌Zn、铟In、镓Ga、锡Sn、钛Ti和钼Mo及其氧化物的组合组成的组中的至少一种形成，并且
所述第二有源层的氧化物半导体层由选自由锌Zn、铟In、镓Ga、锡Sn和钛Ti的氧化物或者锌Zn、铟In、镓Ga、锡Sn和钛Ti及其氧化物的组合组成的组中的至少一种形成。
19.根据权利要求1所述的电子装置，其中，所述第一薄膜晶体管是设置在所述面板的有效显示区域中的驱动晶体管，并且
所述第二薄膜晶体管是设置在所述面板的所述有效显示区域中的开关晶体管或者设置在围绕所述面板的所述有效显示区域的非有效显示区域中的上拉晶体管或下拉晶体管。
20.根据权利要求1所述的电子装置，该电子装置还包括在所述第一有源层下方与所述第一有源层交叠的至少一个遮光层。
21.一种薄膜晶体管阵列基板，该薄膜晶体管阵列基板包括：
基板；
缓冲层，所述缓冲层设置在所述基板上；
第一薄膜晶体管的第一有源层，所述第一有源层是包括钼并且设置在所述缓冲层上的氧化物半导体层；
第二薄膜晶体管的第二有源层，所述第二有源层是氧化物半导体层并且与所述第一薄膜晶体管的所述第一有源层间隔开地设置在所述缓冲层上；
第一栅绝缘膜，所述第一栅绝缘膜与所述第一有源层和所述第二有源层交叠；
所述第一薄膜晶体管的第一栅极，所述第一栅极与所述第一栅绝缘膜和所述第一有源层的一部分交叠；以及
所述第二薄膜晶体管的第二栅极，所述第二栅极与所述第一栅绝缘膜交叠，与所述第一栅极间隔开，并与所述第二有源层的一部分交叠。
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