JP2020095267A - 薄膜トランジスタアレイ基板及びこれを含む電子装置 - Google Patents

薄膜トランジスタアレイ基板及びこれを含む電子装置 Download PDF

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Abstract

【課題】特性を低下させずにトランジスタの集積度を高めることができる薄膜トランジスタアレイ基板及び電子装置を提供する。【解決手段】薄膜トランジスタアレイ基板及びこれを含む電子装置は、基板上に配置された第１電極Ｅ１、基板上に配置され、第１電極の一端と重畳し、かつ少なくとも１つの開口部を備える第１絶縁膜、第１絶縁膜上に配置され、かつ第１電極の一部と重畳した第２電極Ｅ２、第１絶縁膜の開口部を挟んで配置された第３電極Ｅ３及び第４電極Ｅ４、第１電極、第１絶縁膜、及び第２電極上に配置された第３電極及び第４電極上に配置され、第１絶縁膜の開口部に沿って配置された第２アクティブ層、第１アクティブ層ＡＣＴ１、第２アクティブ層ＡＣＴ２、第３電極、及び第４電極上に配置された第２絶縁膜、及び第１アクティブ層と重畳した第１ゲート電極及び第２ゲート電極を含む。【選択図】図６

Description

本発明は、薄膜トランジスタアレイ基板及びこれを含む電子装置に関するものである。
情報化社会が発展するにつれて、表示装置、照明装置などの多様な電子装置に対する要求が多様な形態に増加している。このような電子装置は、データラインとゲートラインが配置されたパネルと、データラインを駆動するためのデータドライバと、ゲートラインを駆動するためのゲートドライバを含むことができる。
このような電子装置の核心構成であるパネルには、駆動のために数多くのトランジスタが多様な機能のために配置される。
これによって、パネル製作工程は複雑になり、難しくなる。これによって、工程の便宜性を追求すると、トランジスタの素子性能が低下する問題が発生することがある。
また、高い解像度などの電子装置の優れた特性を具現するためには、トランジスタの集積度を高めなければならない。しかしながら、工程及び設計などの問題のため、トランジスタのサイズを無制限に縮めることができないので、トランジスタの特性を落とさず、かつ高い解像度を有する電子装置を提供することができる構造を有するトランジスタを提供する必要がある。
本発明の目的は、パネルに配置された多数のトランジスタのうちの少なくとも１つが短チャンネル（Short Channel）及び集積化可能な構造を有するトランジスタを含む薄膜トランジスタアレイ基板及びこれを含む電子装置を提供することである。
本発明の他の目的は、パネルに配置された多数のトランジスタのうちの少なくとも１つが高いＳ−係数を通じて駆動マージンが増加した構造を有するトランジスタを含む薄膜トランジスタアレイ基板及びこれを含む電子装置を提供することにある。
本発明の更に他の目的は、素子面積の減少による超高解像度パネルを具現することができる構造を有するトランジスタを含む薄膜トランジスタアレイ基板及びこれを含む電子装置を提供することにある。
本発明の更に他の目的は、アクティブ層及び絶縁膜の断線のない構造を有するトランジスタを含む薄膜トランジスタアレイ基板及びこれを含む電子装置を提供することにある。
本発明の更に他の目的は、増加した容量を有するストレージキャパシタを含む薄膜トランジスタアレイ基板及びこれを含む電子装置を提供することにある。
本発明の実施形態は、パネルと、パネルを駆動するための駆動回路を含む電子装置を提供する。
このような電子装置で、本発明の実施形態は、パネル及びパネルを駆動するための駆動回路を含み、パネルに配置された第１トランジスタ及び第２トランジスタは、基板上に配置された第１トランジスタの第１電極、基板上に配置され、第１電極の一端と重畳し、かつ少なくとも１つの開口部を備える第１絶縁膜、第１絶縁膜上に配置され、かつ第１電極の一部と重畳した第１トランジスタの第２電極、第２電極と同一層に配置され、第２電極と離隔し、第１絶縁膜の開口部を挟んで配置された第２トランジスタの第３電極及び第４電極、第１電極、第１絶縁膜、及び第２電極上に配置された第１トランジスタの第１アクティブ層、第３電極及び第４電極上に配置され、第１絶縁膜の開口部に沿って配置された第２トランジスタの第２アクティブ層、第１アクティブ層、第２アクティブ層、第３電極、及び第４電極上に配置された第２絶縁膜、及び第２絶縁膜上に配置され、第１アクティブ層と重畳した第１トランジスタの第１ゲート電極、及び第２アクティブ層と重畳した第２トランジスタの第２ゲート電極を含むことができる。
パネルの内部では多数のデータラインと多数のゲートラインが交差し、第１トランジスタの第１アクティブ層は１つのデータライン及び１つのゲートラインと重畳できる。
第３電極と一体である第１プレート上に配置された第２プレート、第２プレート上に配置された第３絶縁膜、及び第３絶縁膜上に配置された第３プレートをさらに含むことができる。
第１プレートと第３プレートは、第２及び第３絶縁膜に備えられた第１ホールを介して電気的に連結できる。
第２及び第３絶縁膜は、第１絶縁膜に比べて小さな厚さ偏差を有することができる。
第２及び第３絶縁膜は、第１絶縁膜に比べて高い密度を有することができる。
第１トランジスタの第１電極及び第２電極のうちの１つは第２トランジスタの第２ゲート電極及びストレージキャパシタと電気的に連結できる。
第２トランジスタにデータ電圧が印加できる。
第１アクティブ層は第１チャンネル領域を含み、第１チャンネル領域は第１絶縁膜と接触した領域でありえ、第２アクティブ層は第２チャンネル領域を含み、第２チャンネル領域は第２ゲート電極と重畳した領域でありうる。
パネルは基板上に配置された第３トランジスタをさらに含み、第３トランジスタは、基板上に配置された第５電極、第５電極の一端と基板の上面の一部を露出する第１絶縁膜、第１絶縁膜上に配置された第６電極、第６電極、第１絶縁膜、及び第５電極上に配置され、第１絶縁膜と重畳した領域で第３チャンネル領域を備える第３トランジスタの第３アクティブ層、第３アクティブ層上に配置された第２絶縁膜、第２絶縁膜上に配置され、第３アクティブ層と重畳した第３ゲート電極を含むことができる。
パネルの内部では多数のデータラインと平行な多数の基準電圧配線が配置され、第３アクティブ層は１つの基準電圧配線及び１つのデータラインと重畳できる。
第３アクティブ層が重畳したゲートラインは、第１アクティブ層が重畳したゲートラインと対応できる。
第３アクティブ層が重畳したゲートラインは、第１アクティブ層が重畳したゲートラインと相異することができる。
本発明の実施形態によれば、パネルに配置された多数のトランジスタのうちの少なくとも１つが短チャンネル（Short Channel）及び集積化可能な構造を有するトランジスタを含む薄膜トランジスタアレイ基板及びこれを含む電子装置を提供することができる。
本発明の実施形態によれば、パネルに配置された多数のトランジスタのうちの少なくとも１つは、高いＳ−係数を通じて駆動マージンが増加した構造を有するトランジスタを含む薄膜トランジスタアレイ基板及びこれを含む電子装置を提供することができる。
本発明の実施形態によれば、素子面積の減少による超高解像度パネルを具現することができる構造を有するトランジスタを含む薄膜トランジスタアレイ基板及びこれを含む電子装置を提供することができる。
本発明の実施形態によれば、アクティブ層及び絶縁膜の断線のない構造を有するトランジスタを含む薄膜トランジスタアレイ基板及びこれを含む電子装置を提供することができる。
本発明の実施形態によれば、増加した容量を有するストレージキャパシタを含む薄膜トランジスタアレイ基板及びこれを含む電子装置を提供することができる。
本発明の実施形態に従う電子装置の概略的なシステム構成図である。 本発明の実施形態に従う電子装置のシステム具現例示図である。 本発明の実施形態に従うパネルＰＮＬがＯＬＥＤ（Organic Light Emitting Diode）パネルである場合、サブピクセルＳＰの構造を示した図である。 １つのサブピクセルＳＰが駆動トランジスタＴ２の第２ノードＮ２と基準電圧ラインＲＶＬとの間に電気的に連結された第２トランジスタＴ３をさらに含む３Ｔ（Transistor）１Ｃ（Capacitor）構造を例示的に示した図である。 本発明の実施形態に従うパネルＰＮＬに配置されたゲート駆動回路ＧＤＣを概略的に示した図である。 本発明の実施形態に従うトランジスタが配置された回路領域を図示した図である。 図６のＡ−Ｂ及びＣ−Ｄに沿って切断した断面図である。 本発明の実施形態に従うトランジスタがサブピクセル内に配置された場合、ピクセル電極と連結された構造を示した図である。 本発明の実施形態に従うトランジスタを形成する工程を示す図である。 本発明の実施形態に従うトランジスタを形成する工程を示す別の図である。 本発明の実施形態に従うトランジスタを形成する工程を示す更に別の図である。 本発明の実施形態に従うトランジスタを形成する工程を示す更に別の図である。 本発明の実施形態に従うトランジスタを形成する工程を示す更に別の図である。 本発明の実施形態に従うトランジスタを形成する工程を示す更に別の図である。 本発明の実施形態に従うトランジスタを形成する工程を示す更に別の図である。 本発明の実施形態に従うトランジスタを形成する工程を示す更に別の図である。 本発明の他の実施形態に従うサブピクセルの回路領域を示す図である。
本発明の利点及び特徴、そしてそれらを達成する方法は、添付する図面と共に詳細に後述されている実施形態を参照すれば明確になる。しかしながら、本発明は以下に開示される実施形態に限定されるのではなく、互いに異なる多様な形態に具現され、但し本実施形態は本発明の開示が完全になるようにし、本発明が属する技術分野で通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものであり、本発明は請求項の範疇により定義されるだけである。
また、本発明の実施形態を説明するための図面に開示された形状、サイズ、比率、角度、個数などは例示的なものであるので、本発明が図示された事項に限定されるのではない。明細書の全体に亘って同一参照符号は同一構成要素を称する。また、本発明を説明するに当たって、関連した公知技術に対する具体的な説明が本発明の要旨を曖昧にすることがあると判断される場合、その詳細な説明は省略する。本明細書上で言及された‘含む’、‘有する’、‘なされる’などが使われる場合、‘〜のみ’が使われない以上、他の部分が追加できる。構成要素を単数で表現した場合に特別に明示的な記載事項がない限り、複数を含む場合を含むことができる。
また、本発明の実施形態での構成要素を解釈するに当たって、別途の明示的な記載がなくても誤差範囲を含むものとして解釈されなければならない。
また、本発明の構成要素を説明するに当たって、第１、第２、Ａ、Ｂ、（ａ）、（ｂ）などの用語を使用することができる。このような用語はその構成要素を他の構成要素と区別するためのものであり、その用語により該当構成要素の本質、順番、順序、または個数などが限定されない。ある構成要素が他の構成要素に“連結”、“結合”、または“接続”されると記載された場合、その構成要素は該他の構成要素に直接的に連結または接続できるが、各構成要素の間に他の構成要素が“介在”されるか、各構成要素が他の構成要素を通じて“連結”、“結合”、または“接続”されることもできると理解されるべきである。位置関係に対する説明の場合、例えば‘〜上に’、‘〜上部に’、‘〜下部に’、‘〜横に’などで２部分の位置関係が説明される場合、‘直ぐ’または‘直接’は使われない以上、２部分の間に１つ以上の他の部分が位置することもできる。
また、本発明の実施形態での構成要素はこれら用語により制限されない。これら用語は単に１つの構成要素を他の構成要素と区別するために使用するだけである。したがって、以下に言及される第１構成要素は本発明の技術的思想内で第２構成要素でありうる。
また、本発明の実施形態での特徴（構成）が部分的に、または全体的に互いに結合または組合せまたは分離可能であり、技術的に多様な連動及び駆動が可能であり、各実施形態は互いに対して独立的に実施可能であることもあり、連関関係で共に実施可能であることもある。
以下、本発明の実施形態を添付した図面を参照して詳細に説明する。
図１は、本発明の実施形態に従う電子装置の概略的なシステム構成図である。
本発明の実施形態に従う電子装置は、表示装置、照明装置、発光装置などを含むことができる。以下では、説明の便宜のために、表示装置を中心として説明する。しかしながら、表示装置だけでなく、トランジスタを包含しさえすれば、照明装置、発光装置などの他の多様な電子装置にも同一に適用できる。
本発明の実施形態に従う電子装置は、映像を表示するか、または光を出力するパネルＰＮＬと、このようなパネルＰＮＬを駆動するための駆動回路を含むことができる。
パネルＰＮＬは、多数のデータラインＤＬ及び多数のゲートラインＧＬが配置され、多数のデータラインＤＬ及び多数のゲートラインＧＬにより定義される多数のサブピクセルＳＰがマトリックスタイプで配列できる。
パネルＰＮＬにおいて、多数のデータラインＤＬ及び多数のゲートラインＧＬを互いに交差して配置できる。例えば、多数のゲートラインＧＬは行（Row）または列（Column）で配列でき、多数のデータラインＤＬは列（Column）または行（Row）で配列できる。以下では、説明の便宜のために、多数のゲートラインＧＬは行（Row）で配置され、多数のデータラインＤＬは列（Column）で配置されることと仮定する。
パネルＰＮＬには、サブピクセル構造などによって、多数のデータラインＤＬ及び多数のゲートラインＧＬの以外に、他の種類の信号配線を配置できる。駆動電圧配線、基準電圧配線、または共通電圧配線などをさらに配置できる。
パネルＰＮＬは、ＬＣＤ（Liquid Crystal Display）パネル、ＯＬＥＤ（Organic Light Emitting Diode）パネルなど、多様なタイプのパネルでありうる。
パネルＰＮＬに配置される信号配線の種類は、サブピクセル構造、パネルタイプ（例：ＬＣＤパネル、ＯＬＥＤパネルなど）などによって変わることができる。そして、本明細書では信号配線は信号が印加される電極を含む概念でありうる。
パネルＰＮＬは、画像（映像）が表示されるアクティブ領域（Ａ／Ａ）と、その外郭領域であり、画像が表示されないノン−アクティブ領域（Ｎ／Ａ）を含むことができる。ここで、ノン−アクティブ領域（Ｎ／Ａ）はベゼル領域ともいう。
アクティブ領域（Ａ／Ａ）には画像表示のための多数のサブピクセルＳＰが配置される。
ノン−アクティブ領域（Ｎ／Ａ）にはデータドライバＤＤＲが電気的に連結されるためのパッド部が配置され、このようなパッド部と多数のデータラインＤＬとの間の連結のための多数のデータリンクラインが配置されることもできる。ここで、多数のデータリンクラインは、多数のデータラインＤＬがノン−アクティブ領域（Ｎ／Ａ）に延長された部分であるか、または多数のデータラインＤＬと電気的に連結された別途のパターンでありうる。
また、ノン−アクティブ領域（Ｎ／Ａ）には、データドライバＤＤＲが電気的に連結されるパッド部を通じてゲートドライバＧＤＲにゲート駆動に必要な電圧（信号）を伝達するためのゲート駆動関連配線が配置できる。例えば、ゲート駆動関連配線は、クロック信号を伝達してくれるためのクロック配線、ゲート電圧（ＶＧＨ、ＶＧＬ）を伝達するゲート電圧配線、スキャン信号生成に必要な各種の制御信号を伝達するゲート駆動制御信号配線などを含むことができる。このようなゲート駆動関連配線は、アクティブ領域（Ａ／Ａ）に配置されるゲートラインＧＬとは異なり、ノン−アクティブ領域（Ｎ／Ａ）に配置される。
駆動回路は、多数のデータラインＤＬを駆動するデータドライバＤＤＲと、多数のゲートラインＧＬを駆動するゲートドライバＧＤＲと、データドライバＤＤＲ及びゲートドライバＧＤＲを制御するコントローラＣＴＲなどを含むことができる。
データドライバＤＤＲは、多数のデータラインＤＬにデータ電圧を出力することによって多数のデータラインＤＬを駆動することができる。
ゲートドライバＧＤＲは、多数のゲートラインＧＬにスキャン信号を出力することによって多数のゲートラインＧＬを駆動することができる。
コントローラＣＴＲは、データドライバＤＤＲ及びゲートドライバＧＤＲの駆動動作に必要な各種の制御信号（ＤＣＳ、ＧＣＳ）を供給してデータドライバＤＤＲ及びゲートドライバＧＤＲの駆動動作を制御することができる。また、コントローラＣＴＲはデータドライバＤＤＲに映像データＤＡＴＡを供給することができる。
コントローラＣＴＲは、各フレームで具現するタイミングによってスキャンを始めて、外部から入力される入力映像データをデータドライバＤＤＲで使用するデータ信号形式に合うように変換して、変換された映像データＤＡＴＡを出力し、スキャンに合せて適当な時間にデータ駆動を統制する。
コントローラＣＴＲは、データドライバＤＤＲ及びゲートドライバＧＤＲを制御するために、垂直同期信号Ｖｓｙｎｃ、水平同期信号Ｈｓｙｎｃ、入力データイネーブル（ＤＥ：Data Enable）信号、クロック信号ＣＬＫなどのタイミング信号を外部（例：ホストシステム）から入力を受けて、各種の制御信号を生成してデータドライバＤＤＲ及びゲートドライバＧＤＲに出力する。
例えば、コントローラＣＴＲは、ゲートドライバＧＤＲを制御するために、ゲートスタートパルス（ＧＳＰ：Gate Start Pulse）、ゲートシフトクロック（ＧＳＣ：Gate Shift Clock）、ゲート出力イネーブル信号（ＧＯＥ：Gate Output Enable）などを含む各種のゲート制御信号（ＧＣＳ：Gate Control Signal）を出力する。
また、コントローラＣＴＲは、データドライバＤＤＲを制御するために、ソーススタートパルス（ＳＳＰ：Source Start Pulse）、ソースサンプリングクロック（ＳＳＣ：Source Sampling Clock）、ソース出力イネーブル信号（ＳＯＥ：Source Output Enable）などを含む各種のデータ制御信号（ＤＣＳ：Data Control Signal）を出力する。
コントローラＣＴＲは、通常のディスプレイ技術で用いられるタイミングコントローラ（Timing Controller）であるか、またはタイミングコントローラ（Timing Controller）を含んで他の制御機能もさらに遂行することができる制御装置でありうる。
コントローラＣＴＲは、データドライバＤＤＲと別途の部品で具現されることができ、またデータドライバＤＤＲと共に統合された集積回路でも具現できる。
データドライバＤＤＲは、コントローラＣＴＲから映像データＤＡＴＡの入力を受けて多数のデータラインＤＬにデータ電圧を供給することによって、多数のデータラインＤＬを駆動する。ここで、データドライバＤＤＲはソースドライバともいう。
データドライバＤＤＲは、多様なインターフェースを介してコントローラＣＴＲと各種の信号をやりとりすることができる。
ゲートドライバＧＤＲは、多数のゲートラインＧＬにスキャン信号を順次に供給することによって、多数のゲートラインＧＬを順次に駆動する。ここで、ゲートドライバＧＤＲはスキャンドライバともいう。
ゲートドライバＧＤＲは、コントローラＣＴＲの制御によって、オン（On）電圧またはオフ（Off）電圧のスキャン信号を多数のゲートラインＧＬに順次に供給する。
データドライバＤＤＲは、ゲートドライバＧＤＲによる特定のゲートラインの駆動に応じて、コントローラＣＴＲから受信した映像データＤＡＴＡをアナログ形態のデータ電圧に変換して多数のデータラインＤＬに供給する。
データドライバＤＤＲは、パネルＰＮＬの一側（例：上側または下側）のみに位置することができ、場合によっては、駆動方式、パネル設計方式などによってパネルＰＮＬの両側（例：上側と下側）に全て位置することもできる。
ゲートドライバＧＤＲは、パネルＰＮＬの一側（例：左側または右側）のみに位置することができ、場合によっては、駆動方式、パネル設計方式などによってパネルＰＮＬの両側（例：左側と右側）に全て位置することもできる。
データドライバＤＤＲは、１つ以上のソースドライバ集積回路（ＳＤＩＣ：Source Driver Integrated Circuit）を含んで具現できる。
各ソースドライバ集積回路ＳＤＩＣは、シフトレジスタ（Shift Register）、ラッチ回路（Latch Circuit）、デジタルアナログコンバータ（ＤＡＣ：Digital to Analog Converter）、出力バッファ（Output Buffer）などを含むことができる。データドライバＤＤＲは、場合によって、１つ以上のアナログデジタルコンバータ（ＡＤＣ：Analog to Digital Converter）をさらに含むことができる。
各ソースドライバ集積回路ＳＤＩＣは、ＴＡＢ（Tape Automated Bonding）タイプまたはＣＯＧ（Chip On Glass）タイプでパネルＰＮＬのボンディングパッド（Bonding Pad）に連結されるか、またはパネルＰＮＬ上に直接配置されることもできる。場合によって、各ソースドライバ集積回路ＳＤＩＣはパネルＰＮＬに集積化されて配置されることもできる。また、各ソースドライバ集積回路ＳＤＩＣは、ＣＯＦ（Chip On Film）タイプで具現できる。この場合、各ソースドライバ集積回路ＳＤＩＣは、回路フィルム上に実装されて、回路フィルムを通じてパネルＰＮＬでのデータラインＤＬと電気的に連結できる。
ゲートドライバＧＤＲは、多数のゲート駆動回路ＧＤＣを含むことができる。ここで、多数のゲート駆動回路ＧＤＣは多数のゲートラインＧＬと各々対応できる。
各ゲート駆動回路ＧＤＣは、シフトレジスタ（Shift Register）、レベルシフター（Level Shifter）などを含むことができる。
各ゲート駆動回路ＧＤＣは、ＴＡＢ（Tape Automated Bonding）タイプまたはＣＯＧ（Chip On Glass）タイプでパネルＰＮＬのボンディングパッド（Bonding Pad）に連結できる。また、各ゲート駆動回路ＧＤＣはＣＯＦ（Chip On Film）方式で具現できる。この場合、各ゲート駆動回路ＧＤＣは回路フィルム上に実装されて、回路フィルムを通じてパネルＰＮＬでのゲートラインＧＬと電気的に連結できる。また、各ゲート駆動回路ＧＤＣはＧＩＰ（Gate In Panel）タイプで具現されてパネルＰＮＬに内蔵できる。即ち、各ゲート駆動回路ＧＤＣはパネルＰＮＬに直接形成できる。
図２は、本発明の実施形態に従う電子装置のシステムを例示する図である。
図２を参照すると、本発明の実施形態に従う電子装置で、データドライバＤＤＲは多様なタイプ（ＴＡＢ、ＣＯＧ、ＣＯＦなど）のうち、ＣＯＦ（Chip On Film）タイプで具現され、ゲートドライバＧＤＲは多様なタイプ（ＴＡＢ、ＣＯＧ、ＣＯＦ、ＧＩＰなど）のうち、ＧＩＰ（Gate In Panel）タイプで具現できる。
データドライバＤＤＲは、１つ以上のソースドライバ集積回路ＳＤＩＣで具現できる。図２は、データドライバＤＤＲが多数のソースドライバ集積回路ＳＤＩＣで具現された場合を例示したものである。
データドライバＤＤＲがＣＯＦタイプで具現された場合、データドライバＤＤＲを具現した各ソースドライバ集積回路ＳＤＩＣは、ソース側回路フィルムＳＦ上に実装できる。
ソース側回路フィルムＳＦの一側はパネルＰＮＬのノン−アクティブ領域（Ｎ／Ａ）に存在するパッド部（パッドの集合体）と電気的に連結できる。
ソース側回路フィルムＳＦ上には、ソースドライバ集積回路ＳＤＩＣとパネルＰＮＬを電気的に連結してくれるための配線を配置できる。
電子装置は、多数のソースドライバ集積回路ＳＤＩＣと他の装置との間の回路的な連結のために、１つ以上のソース印刷回路基板ＳＰＣＢと、制御部品と各種の電気装置を実装するためのコントロール印刷回路基板ＣＰＣＢを含むことができる。
１つ以上のソース印刷回路基板ＳＰＣＢには、ソースドライバ集積回路ＳＤＩＣが実装されたソース側回路フィルムＳＦの他側を連結できる。
即ち、ソースドライバ集積回路ＳＤＩＣが実装されたソース側回路フィルムＳＦの一側をパネルＰＮＬのノン−アクティブ領域（Ｎ／Ａ）と電気的に連結し、他側をソース印刷回路基板ＳＰＣＢと電気的に連結できる。
コントロール印刷回路基板ＣＰＣＢには、データドライバＤＤＲ及びゲートドライバＧＤＲなどの動作を制御するコントローラＣＴＲを配置できる。
また、コントロール印刷回路基板ＣＰＣＢには、パネルＰＮＬ、データドライバＤＤＲ、及びゲートドライバＧＤＲなどに各種の電圧または電流を供給するか、または供給する各種の電圧または電流を制御するパワー管理集積回路（ＰＭＩＣ：Power Management IC）などがさらに配置されることもできる。
ソース印刷回路基板ＳＰＣＢとコントロール印刷回路基板ＣＰＣＢは、少なくとも１つの連結部材ＣＢＬを通じて回路的に連結できる。ここで、連結部材ＣＢＬは、一例に、可撓性印刷回路（ＦＰＣ：Flexible Printed Circuit）、可撓性フラットケーブル（ＦＦＣ：Flexible Flat Cable）などでありうる。
１つ以上のソース印刷回路基板ＳＰＣＢとコントロール印刷回路基板ＣＰＣＢは、１つの印刷回路基板に統合されて具現されることもできる。
ゲートドライバＧＤＲがＧＩＰ（Gate In Panel）タイプで具現された場合、ゲートドライバＧＤＲに含まれた多数のゲート駆動回路ＧＤＣを、パネルＰＮＬのノン−アクティブ領域（Ｎ／Ａ）上に直接形成できる。
多数のゲート駆動回路ＧＤＣの各々は、パネルＰＮＬでのアクティブ領域（Ａ／Ａ）に配置された該当ゲートラインＧＬに該当スキャン信号ＳＣＡＮを出力することができる。
パネルＰＮＬ上に配置された多数のゲート駆動回路ＧＤＣは、ノン−アクティブ領域（Ｎ／Ａ）に配置されたゲート駆動関連配線を通じて、スキャン信号生成に必要な各種の信号（クロック信号、ハイレベルゲート電圧ＶＧＨ、ローレベルゲート電圧ＶＧＬ、スタート信号ＶＳＴ、リセット信号ＲＳＴなど）の供給を受けることができる。
ノン−アクティブ領域（Ｎ／Ａ）に配置されたゲート駆動関連配線を、多数のゲート駆動回路ＧＤＣに最も隣接するように配置されたソース側回路フィルムＳＦと電気的に連結できる。
図３は、本発明の実施形態に従うパネルＰＮＬがＯＬＥＤ（Organic Light Emitting Diode）パネルである場合の、サブピクセルＳＰの構造を示した図である。
図３を参照すると、ＯＬＥＤパネルであるパネルＰＮＬでの各サブピクセルＳＰは、有機発光ダイオードＯＬＥＤと、有機発光ダイオードＯＬＥＤを駆動する駆動トランジスタＴ２と、駆動トランジスタＴ２の第１ノードＮ１と該当データラインＤＬとの間に電気的に連結されたスイッチングトランジスタＯ−ＳＷＴと、駆動トランジスタＴ２の第１ノードＮ１と第２ノードＮ２との間に電気的に連結されたストレージキャパシタＣｓｔなどを含んで具現できる。
有機発光ダイオードＯＬＥＤは、アノード電極、有機発光層、及びカソード電極などからなることができる。
図３の回路例示によれば、有機発光ダイオードＯＬＥＤのアノード電極（ピクセル電極ともいう）を、駆動トランジスタＴ２の第２ノードＮ２と電気的に連結できる。有機発光ダイオードＯＬＥＤのカソード電極（共通電極ともいう）には基底電圧ＥＶＳＳを印加できる。
ここで、基底電圧ＥＶＳＳは、一例に、グラウンド電圧であるか、またはグラウンド電圧より高いか低い電圧でありうる。また、基底電圧ＥＶＳＳは駆動状態によって可変とすることができる。例えば、映像駆動時の基底電圧ＥＶＳＳが、センシング駆動時の基底電圧ＥＶＳＳとは異なるように設定できる。
駆動トランジスタＴ２は、有機発光ダイオードＯＬＥＤに駆動電流を供給することによって、有機発光ダイオードＯＬＥＤを駆動する。
駆動トランジスタＴ２は、第１ノードＮ１、第２ノードＮ２、及び第３ノードＮ３などを含むことができる。
駆動トランジスタＴ２の第１ノードＮ１をゲートノードとすることができ、スイッチングトランジスタＯ−ＳＷＴのソースノードまたはドレインノードと電気的に連結できる。駆動トランジスタＴ２の第２ノードＮ２をソースノードまたはドレインノードとすることができ、有機発光ダイオードＯＬＥＤのアノード電極（または、カソード電極）と電気的に連結できる。駆動トランジスタＴ２の第３ノードＮ３をドレインノードまたはソースノードとすることができ、駆動電圧ＥＶＤＤが印加されることができ、駆動電圧ＥＶＤＤを供給する駆動電圧ライン（ＤＶＬ：Driving Voltage Line）と電気的に連結できる。
ストレージキャパシタＣｓｔは駆動トランジスタＴ２の第１ノードＮ１と第２ノードＮ２との間に電気的に連結されて、映像信号電圧に該当するデータ電圧Ｖｄａｔａまたはこれに対応する電圧を１フレーム時間（または、定まった時間）の間維持することができる。
スイッチングトランジスタＯ−ＳＷＴのドレインノードまたはソースノードは該当データラインＤＬに電気的に連結され、スイッチングトランジスタＯ−ＳＷＴのソースノードまたはドレインノードは駆動トランジスタＴ２の第１ノードＮ１に電気的に連結され、スイッチングトランジスタＯ−ＳＷＴのゲートノードは該当ゲートラインと電気的に連結されてスキャン信号ＳＣＡＮの印加を受けることができる。
スイッチングトランジスタＯ−ＳＷＴは、該当ゲートラインを介してスキャン信号ＳＣＡＮをゲートノードに印加を受けてオン−オフが制御される。
このようなスイッチングトランジスタＯ−ＳＷＴは、スキャン信号ＳＣＡＮによりターン−オンされて該当データラインＤＬから供給されたデータ電圧Ｖｄａｔａを駆動トランジスタＴ２の第１ノードＮ１に伝達することができる。
一方、ストレージキャパシタＣｓｔは、駆動トランジスタＴ２の第１ノードＮ１と第２ノードＮ２との間に存在する内部キャパシタ（Internal Capacitor）である寄生キャパシタ（例：Ｃｇｓ、Ｃｇｄ）でなく、駆動トランジスタＴ２の外部に意図的に設計した外部キャパシタ（External Capacitor）でありうる。
駆動トランジスタＴ２及びスイッチングトランジスタＯ−ＳＷＴの各々はｎ型トランジスタまたはｐ型トランジスタでありうる。
図３に例示された各サブピクセル構造は２Ｔ（Transistor）１Ｃ（Capacitor）構造であって、説明のための例示であり、１つ以上のトランジスタをさらに含むか、場合によっては、１つ以上のキャパシタをさらに含むこともできる。または、多数のサブピクセルの各々が同一な構造となっていることもでき、多数のサブピクセルのうちの一部は異なる構造となっていることもできる。
図４は、１つのサブピクセルＳＰが駆動トランジスタＴ２の第２ノードＮ２と基準電圧ラインＲＶＬとの間に電気的に連結された第２トランジスタＴ３をさらに含む３Ｔ（Transistor）１Ｃ（Capacitor）構造を例示的に示した図である。
図４を参照すると、第２トランジスタＴ３は駆動トランジスタＴ２の第２ノードＮ２と基準電圧ラインＲＶＬとの間に電気的に連結されて、ゲートノードに第２スキャン信号ＳＣＡＮ２の印加を受けてオン−オフが制御される。
第２トランジスタＴ３のドレインノードまたはソースノードは基準電圧ラインＲＶＬに電気的に連結され、第２トランジスタＴ３のソースノードまたはドレインノードは駆動トランジスタＴ２の第２ノードＮ２に電気的に連結される。
第２トランジスタＴ３は、一例として、ディスプレイ駆動時区間でターン−オンされ、駆動トランジスタＴ２の特性値または有機発光ダイオードＯＬＥＤの特性値をセンシングするためのセンシング駆動時区間でターン−オンされる。
第２トランジスタＴ３は、該当駆動タイミング（例：ディスプレイ駆動タイミングまたはセンシング駆動時区間内の初期化タイミング）に合せて、第２スキャン信号ＳＣＡＮ２によりターン−オンされて、基準電圧ラインＲＶＬに供給された基準電圧Ｖｒｅｆを駆動トランジスタＴ２の第２ノードＮ２に伝達することができる。
また、第２トランジスタＴ３は該当駆動タイミング（例：センシング駆動時区間内のサンプリングタイミング）に合せて、第２スキャン信号ＳＣＡＮ２によりターン−オンされて、駆動トランジスタＴ２の第２ノードＮ２の電圧を基準電圧ラインＲＶＬに伝達することができる。
言い換えると、第２トランジスタＴ３は、駆動トランジスタＴ２の第２ノードＮ２の電圧状態を制御するか、または駆動トランジスタＴ２の第２ノードＮ２の電圧を基準電圧ラインＲＶＬに伝達することができる。
ここで、基準電圧ラインＲＶＬは基準電圧ラインＲＶＬの電圧をセンシングしてデジタル値に変換して、デジタル値を含むセンシングデータを出力するアナログデジタルコンバータと電気的に連結できる。
アナログデジタルコンバータは、データ駆動回路ＤＤＲを具現したソースドライバ集積回路ＳＤＩＣの内部に含まれることもできる。
アナログデジタルコンバータから出力されたセンシングデータは、駆動トランジスタＴ２の特性値（例：しきい電圧、移動度など）、または有機発光ダイオードＯＬＥＤの特性値（例：しきい電圧など）をセンシングすることに利用できる。
一方、キャパシタＣｓｔは、駆動トランジスタＴ２の第１ノードＮ１と第２ノードＮ２との間に存在する内部キャパシタ（Internal Capacitor）である寄生キャパシタ（例：Ｃｇｓ、Ｃｇｄ）でなく、駆動トランジスタＴ２の外部に意図的に設計した外部キャパシタ（External Capacitor）でありうる。
駆動トランジスタＴ２、第１トランジスタＴ１、及び第２トランジスタＴ３の各々はｎ型トランジスタまたはｐ型トランジスタでありうる。
一方、第１スキャン信号ＳＣＡＮ１及び第２スキャン信号ＳＣＡＮ２は別個のゲート信号でありうる。この場合、第１スキャン信号ＳＣＡＮ１及び第２スキャン信号ＳＣＡＮ２は互いに異なるゲートラインを介して、第１トランジスタＴ１のゲートノード及び第２トランジスタＴ３のゲートノードに各々印加されることもできる。
場合によっては、第１スキャン信号ＳＣＡＮ１及び第２スキャン信号ＳＣＡＮ２は同一なゲート信号でありうる。この場合、第１スキャン信号ＳＣＡＮ１及び第２スキャン信号ＳＣＡＮ２は同一なゲートラインを介して第１トランジスタＴ１のゲートノード及び第２トランジスタＴ３のゲートノードに共通に印加されることもできる。
図３及び図４に例示された各サブピクセル構造は説明のための例示であり、１つ以上のトランジスタをさらに含むか、場合によっては、１つ以上のキャパシタをさらに含むこともできる。
または、多数のサブピクセルの各々が同一な構造となっていることもでき、多数のサブピクセルのうちの一部は異なる構造となっていることもできる。
図５は、本発明の実施形態に従うパネルＰＮＬに配置されたゲート駆動回路ＧＤＣを概略的に示した図である。
図５を参照すると、各ゲート駆動回路ＧＤＣはプル−アップトランジスタＴｕｐ、プル−ダウントランジスタＴｄｏｗｎ、及び制御スイッチ回路ＣＳＣなどを含むことができる。
制御スイッチ回路ＣＳＣは、プル−アップトランジスタＴｕｐのゲートノードに該当するＱノードの電圧と、プル−ダウントランジスタＴｄｏｗｎのゲートノードに該当するＱＢノードの電圧を制御する回路であって、多数個のスイッチ（トランジスタ）を含むことができる。
プル−アップトランジスタＴｕｐは、ゲート信号出力ノードＮｏｕｔを通じてゲートラインＧＬに第１レベル電圧（例：ハイレベル電圧ＶＧＨ）に該当するゲート信号Ｖｇａｔｅを供給するトランジスタである。プル−ダウントランジスタＴｄｏｗｎは、ゲート信号出力ノードＮｏｕｔを通じてゲートラインＧＬに第２レベル電圧（例：ローレベル電圧ＶＧＬ）に該当するゲート信号Ｖｇａｔｅを供給するトランジスタである。プル−アップトランジスタＴｕｐとプル−ダウントランジスタＴｄｏｗｎは互いに異なるタイミングでターン−オンできる。
プル−アップトランジスタＴｕｐは、クロック信号ＣＬＫが印加されるクロック信号印加ノードＮｃｌｋとゲートラインＧＬに電気的に連結されたゲート信号出力ノードＮｏｕｔとの間に電気的に連結され、Ｑノードの電圧によりターンオンまたはターンオフされる。
プル−アップトランジスタＴｕｐのゲートノードは、Ｑノードに電気的に連結される。プル−アップトランジスタＴｕｐのドレインノードまたはソースノードは、クロック信号印加ノードＮｃｌｋに電気的に連結される。プル−アップトランジスタＴｕｐのソースノードまたはドレインノードは、ゲート信号Ｖｇａｔｅが出力されるゲート信号出力ノードＮｏｕｔに電気的に連結される。
プル−アップトランジスタＴｕｐはＱノードの電圧によりターンオンされて、クロック信号ＣＬＫのハイレベル区間でのハイレベル電圧ＶＧＨを有するゲート信号Ｖｇａｔｅをゲート信号出力ノードＮｏｕｔに出力する。
ゲート信号出力ノードＮｏｕｔに出力されたハイレベル電圧ＶＧＨのゲート信号Ｖｇａｔｅは、該当ゲートラインＧＬに供給される。
プル−ダウントランジスタＴｄｏｗｎは、ゲート信号出力ノードＮｏｕｔと基底電圧ノードＮｖｓｓとの間に電気的に連結され、ＱＢノードの電圧によりターンオンまたはターンオフされる。
プル−ダウントランジスタＴｄｏｗｎのゲートノードは、ＱＢノードに電気的に連結される。プル−ダウントランジスタＴｄｏｗｎのドレインノードまたはソースノードは基底電圧ノードＮｖｓｓに電気的に連結され、定電圧に該当する基底電圧ＶＳＳの印加を受ける。プル−ダウントランジスタＴｄｏｗｎのソースノードまたはドレインノードは、ゲート信号Ｖｇａｔｅが出力されるゲート信号出力ノードＮｏｕｔに電気的に連結される。
プル−ダウントランジスタＴｄｏｗｎは、ＱＢノードの電圧によりターンオンされて、ローレベル電圧ＶＧＬのゲート信号Ｖｇａｔｅをゲート信号出力ノードＮｏｕｔに出力する。これによって、ローレベル電圧ＶＧＬのゲート信号Ｖｇａｔｅはゲート信号出力ノードＮｏｕｔを通じて該当ゲートラインＧＬに供給できる。ここで、ローレベル電圧ＶＧＬのゲート信号Ｖｇａｔｅは、一例に、基底電圧ＶＳＳでありうる。
一方、制御スイッチ回路ＣＳＣは、２つ以上のトランジスタなどで構成されることができ、Ｑノード、ＱＢノード、セットノード（Ｓ、スタートノードともいう）、リセットノードＲなどの主要ノードがある。場合によって、制御スイッチ回路ＣＳＣは駆動電圧ＶＤＤなどの各種の電圧が入力される入力ノードなどがさらにありうる。
制御スイッチ回路ＣＳＣで、Ｑノードはプル−アップトランジスタＴｕｐのゲートノードと電気的に連結され、充電と放電が反復される。
制御スイッチ回路ＣＳＣで、ＱＢノードはプル−ダウントランジスタＴｄｏｗｎのゲートノードと電気的に連結され、充電と放電が反復される。
制御スイッチ回路ＣＳＣで、セットノードＳは、該当ゲート駆動回路ＧＤＣのゲート駆動の開始を指示するためのセット信号ＳＥＴの印加を受ける。
ここで、セットノードＳに印加されるセット信号ＳＥＴは、ゲートドライバＧＤＲの外部から入力されるスタート信号ＶＳＴでありえ、現在のゲート駆動回路ＧＤより先立つ以前ステージ（stage）のゲート駆動回路ＧＤＣから出力されたゲート信号Ｖｇａｔｅがフィードバックされた信号（キャリー信号）でありうる。
制御スイッチ回路ＣＳＣで、リセットノードＲに印加されるリセット信号ＲＳＴは、全てのステージのゲート駆動回路ＧＤＣを同時に初期化するためのリセット信号でありえ、他のステージ（以前または以後ステージ）から入力されたキャリー信号でありうる。
制御スイッチ回路ＣＳＣは、セット信号ＳＥＴに応答してＱノードを充電し、リセット信号ＲＳＴに応答してＱノードを放電する。制御スイッチ回路ＣＳＣは、ＱノードとＱＢノードの各々を互いに異なるタイミングに充電または放電させるためにインバータ回路を含むことができる。
図３に図示したように、ＯＬＥＤパネルに該当するパネルＰＮＬのアクティブ領域（Ａ／Ａ）内の多数のサブピクセルＳＰの各々には、駆動トランジスタＴ２及びスイッチングトランジスタＯ−ＳＷＴを配置できる。但し、本実施形態はこれに限定されず、図４に図示したように、ＯＬＥＤパネルに該当するパネルＰＮＬのアクティブ領域（Ａ／Ａ）内の３個以上のトランジスタを配置することもできる。
また、図２に図示したように、ゲート駆動回路ＧＤＣがＩＮＳＩＰタイプで具現された場合、即ち、ゲート駆動回路ＧＤＣがパネルＰＮＬに内蔵される場合、図５のようなゲート駆動回路ＧＤＣを構成する各種のトランジスタ（Ｔｕｐ、Ｔｄｏｗｎ、ＣＳＣ内部のトランジスタなど）をパネルＰＮＬのアクティブ領域（Ａ／Ａ）の外郭領域であるノン−アクティブ領域（Ｎ／Ａ）に配置できる。
一方、パネルＰＮＬのアクティブ領域（Ａ／Ａ）及び／又はノン−アクティブ領域（Ｎ／Ａ）に配置されるトランジスタＴＲは、チャンネル長さとＳ−係数（Sub-threshold swing：S-factor or SS）によってその素子性能（例：移動度、オン−カレント特性など）に変化が生じることがある。ここに、以下では、素子性能を向上させることができる短チャンネル（Short Channel）を有するトランジスタＴＲと、高いＳ−係数を有するトランジスタＴＲの構造を説明する。
本発明の実施形態は、パネル及びパネルを駆動するための駆動回路を含み、パネルに配置された第１トランジスタ及び第２トランジスタは、基板上に配置された第１トランジスタの第１電極、基板上に配置され、第１電極の一端と重畳し、かつ少なくとも１つの開口部を備える第１絶縁膜、第１絶縁膜上に配置され、かつ第１電極の一部と重畳した第１トランジスタの第２電極、第２電極と同一層に配置され、第２電極と離隔し、第１絶縁膜の開口部を挟んで配置された第２トランジスタの第３電極及び第４電極、第１電極、第１絶縁膜、及び第２電極上に配置された第１トランジスタの第１アクティブ層、第３電極及び第４電極上に配置され、第１絶縁膜の開口部に沿って配置された第２トランジスタの第２アクティブ層、第１アクティブ層、第２アクティブ層、第３電極、及び第４電極上に配置された第２絶縁膜、及び第２絶縁膜上に配置され、第１アクティブ層と重畳した第１トランジスタの第１ゲート電極、及び第２アクティブ層と重畳した第２トランジスタの第２ゲート電極を含むことができる。
このように、簡略に説明したトランジスタＴＲ構造に対して、図面を参照してより詳細に説明する。
図６は、本発明の実施形態に従うトランジスタが配置された回路領域を図示した図である。
図６に図示された回路領域ＣＡは、パネルＰＮＬに配置された多数のサブピクセルのうち、少なくとも１つのサブピクセルＳＰに含まれることができる。
図６を参照すると、１つのサブピクセルＳＰに含まれた回路領域ＣＡは、少なくとも２つのトランジスタと、１つのストレージキャパシタＣｓｔを含むことができる。
しかしながら、本発明の実施形態はこれに限定されず、１つのサブピクセルＳＰの回路領域ＣＡに３個のトランジスタと、１つのストレージキャパシタＣｓｔが含まれることもできる。
具体的に、３個のトランジスタ（Ｔ１、Ｔ２、Ｔ３）と１つのストレージキャパシタＣｓｔを含むことができる。
第１トランジスタＴ１は、第１電極Ｅ１、第１アクティブ層ＡＣＴ１、第２電極Ｅ２、及び第１ゲート電極ＧＡＴＥ１を含むことができる。
第２トランジスタＴ２は、第３電極Ｅ３、第２アクティブ層ＡＣＴ２、第４電極Ｅ４、及び第２ゲート電極ＧＡＴＥ２を含むことができる。
第３トランジスタＴ３は、第５電極Ｅ５、第３アクティブ層ＡＣＴ３、第６電極Ｅ６（第６電極は第３電極と電気的に連結できる）及び第３ゲート電極ＧＡＴＥ３を含むことができる。
また、サブピクセルＳＰ１には一方向に延長されたデータラインＤＡＴＡ、及びデータラインＤＡＴＡと平行な駆動電圧配線ＥＶＤＤと基準電圧配線ＶＲＥＦを配置できる。
そして、データラインＤＡＴＡ、駆動電圧配線ＥＶＤＤ、基準電圧配線ＶＲＥＦと交差する少なくとも１つのゲートラインＧＬ（または、スキャンラインともいう）を配置できる。
本実施形態では１つのサブピクセルＳＰでデータラインＤＡＴＡ、駆動電圧配線ＥＶＤＤ、基準電圧配線ＶＲＥＦと交差するゲートラインＧＬが２つである構成を中心に説明する。
図６に示したように、１つのサブピクセルＳＰには互いに離隔する第１ゲートラインＧＬ１と第２ゲートラインＧＬ２を配置できる。
また、基準電圧配線ＶＲＥＦと同一層に存在し、かつ基準電圧配線ＶＲＥＦと離隔した第１トランジスタＴ１の第１電極Ｅ１を配置できる。
第１電極Ｅ１、第１アクティブ層ＡＣＴ１、データラインＤＡＴＡ、及び第１ゲートラインＧＬ１は互いに重畳できる。ここで、データラインＤＡＴＡは第１トランジスタＴ１の第２電極Ｅ２の役割をすることができる。第１ゲートラインＧＬ１は第１トランジスタＴ１の第１ゲート電極の役割をすることができる。
ここで、第１電極Ｅ１と第２電極Ｅ２のうちの１つは第１トランジスタＴ１のソース電極であり、残りの１つはドレイン電極でありうる。
即ち、第１トランジスタＴ１ではデータラインＤＡＴＡがソースまたはドレイン電極の役割をするので、データラインＤＡＴＡからソースまたはドレイン電極が分岐される必要がない。また、第１ゲートラインＧＬ１が第１トランジスタＴ１のゲート電極の役割をするので、第１ゲートラインＧＬ１から第１ゲート電極ＧＡＴＥ１の構成が分岐される必要がない。
したがって、データラインＤＡＴＡからソースまたはドレイン電極を分岐させず、第１ゲートラインＧＬ１から第１ゲート電極ＧＡＴＥ１を分岐させないことにより不要となる領域に対応して、回路領域ＣＡのサイズを縮小できる。
また、回路領域ＣＡには駆動電圧配線ＥＶＤＤから分岐された第２トランジスタＴ２の第４電極Ｅ４を配置できる。そして、第４電極Ｅ４と同一層に配置され、かつ第４電極Ｅ４と離隔する第２トランジスタＴ２の第３電極Ｅ３を配置できる。
第３電極Ｅ３及び第４電極Ｅ４と重畳するように第２アクティブ層ＡＣＴ２を配置できる。第２アクティブ層ＡＣＴ２の一部は第２ゲート電極ＧＡＴＥ２と重畳できる。
ここで、第３電極Ｅ３と第４電極Ｅ４のうちの１つは第２トランジスタＴ２のソース電極であり、残りの１つはドレイン電極でありうる。
一方、第３電極Ｅ３を第１プレートＰ１と一体化させ、第２ゲート電極ＧＡＴＥ２を第２プレートＰ２と一体化させることができる。
第１プレートＰ１と第２プレートＰ２は互いに重畳することができ、第１及び第２プレートＰ１、Ｐ２と重畳するように第３プレートＰ３に配置できる。第１プレートＰ１と第２プレートＰ２との間には絶縁膜を配置でき、第２プレートＰ２と第３プレートＰ３との間にも絶縁膜を配置できる。
このような構造を通じて、第１乃至第３プレートＰ３は二重ストレージキャパシタＣｓｔを形成することができる。
このような第１プレートＰ１を、第３トランジスタＴ３の第６電極Ｅ６と一体化させることができる。
第３トランジスタＴ３の第６電極Ｅ６は、第３アクティブ層ＡＣＴ３、基準電圧配線ＶＲＥＦ、及び第２ゲートラインＧＬ２と重畳できる。言い換えると、第６電極Ｅ６、第３アクティブ層ＡＣＴ３、基準電圧配線ＶＲＥＦ、及び第２ゲートラインＧＬ２の各々は互いに重畳できる。
ここで、基準電圧配線ＶＲＥＦは、第３トランジスタＴ３の第５電極Ｅ５の役割をすることができる。第２ゲートラインＧＬ２は、第３トランジスタＴ３の第３ゲート電極ＧＡＴＥ３の役割をすることができる。
第５電極Ｅ５と第６電極Ｅ６のうちの１つは、第３トランジスタＴ３のソース電極であり、残りの１つはドレイン電極でありうる。
即ち、第３トランジスタＴ３では基準電圧配線ＶＲＥＦがソースまたはドレイン電極の役割をするので、基準電圧配線ＶＲＥＦからソースまたはドレイン電極が分岐される必要がない。また、第２ゲートラインＧＬ２が第３トランジスタＴ３のゲート電極の役割をするので、第２ゲートラインＧＬ２から第３ゲート電極ＧＡＴＥ３の構成が分岐される必要がない。
したがって、基準電圧配線ＶＲＥＦからソースまたはドレイン電極へと分岐させず、第２ゲートラインＧＬ２から第３ゲート電極ＧＡＴＥ３へと分岐させないことにより不要となる領域に対応して、回路領域ＣＡのサイズを縮小できる。
本発明の実施形態で、第１トランジスタＴ１の第１電極Ｅ１は、第２トランジスタＴ２の第２ゲート電極ＧＡＴＥ２とストレージキャパシタＣｓｔと電気的に連結できる。但し、本発明はこれに限定されず、第１トランジスタＴ１の第２電極Ｅ２が第２ゲート電極ＧＡＴＥ２及びストレージキャパシタＣｓｔと電気的に連結されることもできる。
そして、第２トランジスタＴ２にはデータ電圧を印加できる。
また、第３トランジスタＴ３の第５電極Ｅ５は、第２トランジスタＴ２の第３電極Ｅ３または第４電極Ｅ４と電気的に連結できる。但し、本発明はこれに限定されず、第３トランジスタＴ３の第６電極Ｅ６が第２トランジスタＴ２の第３電極Ｅ３または第４電極Ｅ４と電気的に連結されることもできる。図７を参照して、前述した構造を有する本発明のトランジスタ構造を検討すると、次の通りである。
図７は、図６のＡ−Ｂ及びＣ−Ｄに沿って切断した断面図である。
図７を参照すると、第１トランジスタＴ１は、第１電極Ｅ１、第２電極Ｅ２、第１アクティブ層ＡＣＴ１、及び第１ゲート電極ＧＡＴＥ１を含む。
ストレージキャパシタＣｓｔは、第１プレートＰ１、第２プレートＰ２、及び第３プレートＰ３を含む。
第２トランジスタＴ２は、第３電極Ｅ３、第４電極Ｅ４、第２アクティブ層ＡＣＴ２、及び第２ゲート電極ＧＡＴＥ２を含む。
一方、図７には図示してはいないが、図６に図示したように、第３トランジスタＴ３は、第５電極Ｅ５、第６電極Ｅ６、第３アクティブ層ＡＣＴ３、及び第３ゲート電極ＧＡＴＥ３を含む。そして、第３トランジスタＴ３の断面構造は、図７に図示された第１トランジスタＴ１の断面構造と同一でありうる。
したがって、説明の便宜のために、第３トランジスタＴ３の断面構造に対する説明は省略することにする。
具体的に、第１トランジスタＴ１、第２トランジスタＴ２、及びストレージキャパシタＣｓｔの構造を検討すると、次の通りである。
基板ＳＵＢ上に第１電極Ｅ１が配置される。
第１絶縁膜ＩＮＳ１は基板ＳＵＢ上に配置され、第１電極Ｅ１の一端と重畳できる。言い換えると、第１絶縁膜ＩＮＳ１は、第１電極Ｅ１の一部を露出するように配置される。
このような第１絶縁膜ＩＮＳ１はパネルＰＮＬのアクティブ領域（Ａ／Ａ）の全体に配置され、かつ少なくとも１つの開口部を備えることができる。そして、場合によって、第１絶縁膜ＩＮＳ１はアクティブ領域（Ａ／Ａ）の外郭領域であるノン−アクティブ領域（Ｎ／Ａ）にも拡張されて配置される。
第１絶縁膜ＩＮＳ１上には第１トランジスタＴ１の第２電極Ｅ２が配置される。第２電極Ｅ２の一部は第１電極Ｅ１の一部と重畳できる。
そして、第１絶縁膜ＩＮＳ１上には第２電極Ｅ２と離隔しながら、第１絶縁膜ＩＮＳ１の開口部Ｇを挟んで第２トランジスタＴ２の第３電極Ｅ３と第４電極Ｅ４が配置される。
第１トランジスタＴ１の第１アクティブ層ＡＣＴ１は、第１電極Ｅ１、第２絶縁膜ＩＮＳ１、及び第２電極Ｅ２上に配置される。
具体的に、第１アクティブ層ＡＣＴ１は、第１電極Ｅ１の上面の一部に配置される領域、第１電極Ｅ１の上面の一部に配置された領域から延びて第１絶縁膜ＩＮＳ１の側面に配置される領域、及び第１絶縁膜ＩＮＳ１の側面に配置される領域から延びて第２電極Ｅ２の上面の一部に配置される領域を含むことができる。
第１アクティブ層ＡＣＴ１は、第１チャンネル領域ＣＨＡ１を含むことができる。第１チャンネル領域ＣＨＡ１は、第１アクティブ層ＡＣＴ１が第１電極Ｅ１及び第２電極Ｅ２と接触する領域を除外した残りの領域でありうる。言い換えると、第１チャンネル領域ＣＨＡ１は、第１アクティブ層ＡＣＴ１が第１絶縁膜ＩＮＳ２の側面と接触した領域でありうる。
ここで、第１チャンネル領域ＣＨＡ１の最大長さは、第１アクティブ層ＡＣＴ１の第１絶縁膜ＩＮＳ２と接触した領域の長さでありうる（即ち、第１チャンネル領域ＣＨＡ１の長さは第１絶縁膜ＩＮＳ１の外側面の高さと同一であるか、またはほぼ同一でありうる）。
第１チャンネル領域ＣＨＡ１の長さは、第１絶縁膜ＩＮＳ１の側面と重畳した領域での第１アクティブ層ＡＣＴ１の長さを含むので、第１絶縁膜ＩＮＳ１の高さが変われば、第１チャンネル領域ＣＨＡ１の長さも変わることができる。即ち、第１チャンネル領域ＣＨＡ１の長さは、第１絶縁膜ＩＮＳ１の高さに比例することができる。
例えば、絶縁パターンＩＮＰの高さが低くなる場合、絶縁パターンＩＮＰの一側面と重畳する領域でのアクティブ層ＡＣＴの長さが短くなるので、全体的なチャンネル領域ＣＨＡの長さが短くなることがある。
第２トランジスタＴ２の第２アクティブ層ＡＣＴ１は、第２トランジスタＴ２の第３電極Ｅ３、第４電極Ｅ４上に配置され、第１絶縁膜ＩＮＳ１の開口部Ｇに沿って配置できる（即ち、開口部Ｇは第２トランジスタＴ２を収容するための第１絶縁膜ＩＮＳ２のホールに対応できる）。
具体的に、第２アクティブ層ＡＣＴ１は、第３電極Ｅ３と重畳する領域、第３電極Ｅ３と重畳する領域から延びて第１絶縁膜ＩＮＳ１のホームＧに配置される領域、及び第１絶縁膜ＩＮＳ１のホームＧに配置される領域から延びて第４電極Ｅ４と重畳する領域を含む。
そして、第２トランジスタＴ２の第３電極Ｅ３は、ストレージキャパシタＣｓｔの第１プレートＰ１と一体からなることができる。即ち、ストレージキャパシタＣｓｔの第１プレートＰ１を、第１トランジスタＴ１の第２電極Ｅ２、第１トランジスタＴ２の第３及び第４電極Ｅ３、Ｅ４と同一層に配置できる。
第１アクティブ層ＡＣＴ１、第２アクティブ層ＡＣＴ２、第１プレートＰ１上には第２絶縁膜ＩＮＳ２を配置できる。ここで、第２絶縁膜ＩＮＳ２はゲート絶縁膜でありうる。
そして、第２絶縁膜ＩＮＳ２上には第１ゲート電極ＧＡＴＥ１、第２ゲート電極ＧＡＴＥ２、及び第２プレートＰ２を配置できる。第２ゲート電極ＧＡＴＥ２を、第２トランジスタＴ２の第３及び第４電極Ｅ３、Ｅ４より基板ＳＵＢに一層近くに配置できる。
具体的に、第１トランジスタＴ１の第１ゲート電極ＧＡＴＥ１は、第２絶縁膜ＩＮＳ２上に配置され、第１アクティブ層ＡＣＴ１と重畳できる。
第２トランジスタＴ２の第２ゲート電極ＧＡＴＥ２は、第２絶縁膜ＩＮＳ２上に配置され、第２アクティブ層ＡＣＴ２と重畳できる。
第２アクティブ層ＡＣＴ２は、第２チャンネル領域ＣＨＡ２を含むことができる。第２チャンネル領域ＣＨＡ２は、第２ゲート電極ＧＡＴＥ２と重畳した領域でありうる。したがって、第２チャンネル領域ＣＨＡ２の長さは、第２アクティブ層ＡＣＴ２が第２ゲート電極ＧＡＴＥ２と重畳した領域の長さでありうる。第２アクティブ層ＡＣＴ２は、第２ゲート電極ＧＡＴＥ２と重畳しない導電領域（conducted area）を含むことができる。第２アクティブ層ＡＣＴ２の導電領域は、少なくとも１つの傾斜した領域を含むことができる。第２アクティブ層ＡＣＴ２の導電領域の傾斜した領域は、第２トランジスタＴ２の第３及び第４電極Ｅ３、Ｅ４の一側に対応する領域でありうる。
そして、第２絶縁膜ＩＮＳ２上には第１プレートＰ１と重畳する第２プレートＰ２を配置できる。第２プレートＰ２は第１ゲート電極ＧＡＴＥ１及び第２ゲート電極ＧＡＴＥ２と同一層に配置され、同一物質からなることができる。
第１ゲート電極ＧＡＴＥ１、第２ゲート電極ＧＡＴＥ２、及び第２プレートＰ２が配置された基板ＳＵＢ上に、第３絶縁膜ＩＮＳ３を配置できる。
第３絶縁膜ＩＮＳ３上には第３プレートＰ３を配置できる。第３プレートＰ３は、第２絶縁膜ＩＮＳ２及び第３絶縁膜ＩＮＳ３に備えられた第２ホールを介して第１プレートＰ１と電気的に連結できる。
前述したように、第１トランジスタＴ１と第２トランジスタＴ２の構造は相異することができる。
具体的に、第１トランジスタＴ１では、ソース電極またはドレイン電極である第１電極Ｅ１と第２電極Ｅ２が相異する層に配置される。そして、第１アクティブ層ＡＣＴ１の第１チャンネル領域ＣＨＡ１を、基板ＳＵＢと平行しないように配置できる（即ち、第１チャンネル領域ＣＨＡ１を第１絶縁膜ＩＮＳ１の側面と平行するか、または略平行に配置できる）。包括的には、第１チャンネル領域ＣＨＡ１と基板ＳＵＢとの間の角度が０°超過１８０°未満の場合を全て含むことができる（即ち、第１チャンネル領域ＣＨＡ１を、基板に対して垂直方向または基板に対して対角線方向に配列できる）。
一方、第２トランジスタＴ２では、ソース電極またはドレイン電極である第３電極Ｅ３と第４電極Ｅ４が同一層に配置される。そして、第２アクティブ層ＡＣＴ２の第２チャンネル領域ＣＨＡ２を基板ＳＵＢと平行に配置できる。
一方、高解像度のパネル製作のためには、アクティブ領域（Ａ／Ａ）に存在するサブピクセルＳＰのサイズを縮小する必要がある。
サブピクセルＳＰのサイズを縮小するために、サブピクセルＳＰに配置されたトランジスタのチャンネル領域の長さを縮める方案があるが、露光装備の限界によって、チャンネル領域の長さを低減させることには限界がある。
また、露光装備を通じて短チャンネルを有するアクティブ層を形成しても、パネルＰＮＬに形成されたトランジスタＴＲのチャンネル領域の長さが一定でなく、トランジスタＴＲ毎に不均一なチャンネル領域の長さを有することがある。
しかしながら、本発明の実施形態では、第１トランジスタＴ１の第１チャンネル領域ＣＨＡ１長さは第１絶縁膜ＩＮＳ１高さに比例することができる（即ち、垂直構造の第１トランジスタＴ１の第１チャンネル領域ＣＨＡ１のサイズをより正確に制御することができる）。
言い換えると、本発明のトランジスタＴＲは、露光工程などを通じてアクティブ層ＡＣＴのチャンネル領域ＣＨＡの長さを決定せず、絶縁パターンＩＮＰの高さ調節だけでチャンネル領域ＣＨＡの長さを調節することができる。
本発明の実施形態で、第１絶縁膜ＩＮＳ１高さは１００ｎｍ乃至５００ｎｍでありうるが、本発明がこれに限定されるのではない。
また、本発明の実施形態では第１トランジスタＴ１の第１チャンネル領域ＣＨＡ１だけでなく、第３トランジスタＴ３の第３チャンネル領域も、基板ＳＵＢと平行しないように配置されることによって、短いチャンネル領域の長さを有する第３アクティブ層ＡＣＴ３を具現することができる。
このように、第１トランジスタＴ１の面積を減少させることができるので、高解像度パネルを製作することが容易になる。
一方、本発明の第２トランジスタＴ２は駆動トランジスタでありうる。
駆動トランジスタには、高いＳ−係数が要求される。Ｓ−係数はＳ−係数グラフ（Sub-threshold graph）を通じて理解できる。
Ｓ−係数グラフは駆動トランジスタのゲート電圧の変化量と駆動電流の変化量との間の割合を示したグラフであり、駆動トランジスタのＳ−係数グラフの傾きが大きい場合、可用データ電圧範囲が狭く低階調表現に不利であるという問題があり、駆動トランジスタがオフ（off）状態からオン（on）状態に移行する速度が遅いことがある。
ここで、Ｓ−係数グラフの傾きは１／Ｓ−係数でありうる。
言い換えると、Ｓ−係数は、ゲート電圧が変わる時、チャンネルポテンシャル（channel potential）がどれくらい早く変わるかを示すものであり、Ｓ−係数が大きいということは、Ｓ−係数が小さい時に比べて、チャンネルポテンシャルの変化が遅いことを意味する。
このようなＳ−係数は、駆動トランジスタのチャンネル領域の幅／長さの比（ratio）に反比例するが、本発明では、第２トランジスタＴ２の第２チャンネル領域ＣＨＡ２の長さを第２ゲート電極ＧＡＴＥ２の長さと対応するように製作することによって、第２チャンネル領域ＣＨＡ２の長さが短くなりＳ−係数が低くなることを防止することができる。
即ち、本発明の実施形態に従う第２トランジスタＴ２は、駆動トランジスタに適正な第２チャンネル領域ＣＨＡ２の長さを有するので、高いＳ−係数を得ることができ、可用データ電圧範囲を広げることができる効果がある。
また、図７に図示したように、本発明の第１トランジスタＴ１は、第１アクティブ層ＡＣＴ１が第１電極Ｅ１及び第２電極Ｅ２と直接接触する構造を有する。そして、第２トランジスタＴ２は、第２アクティブ層ＡＣＴ１が第３電極Ｅ３及び第４電極Ｅ４と直接接触する構造を有する。
一方、一般的なトランジスタＴＲは、アクティブ層と、ソース電極及びドレイン電極の間に絶縁膜を配置し、絶縁膜にコンタクトホールを形成してソース電極及びドレイン電極の各々をアクティブ層とコンタクトさせる構造を有する。この場合、絶縁膜に形成されたコンタクトホールの入口幅だけソース電極とドレイン電極の面積が大きくなる。
一方、本発明では、第１アクティブ層ＡＣＴ１が第１及び第２電極Ｅ１、Ｅ２と直接コンタクトし、第２アクティブ層ＡＣＴ２が第３及び第４電極Ｅ３、Ｅ４と直接コンタクトする構造を有するので、素子の面積を縮めることができる効果がある。
即ち、本発明の実施形態に従うトランジスタＴＲは、優れた電気的特性を有すると共に、占有面積の小さいトランジスタＴＲを具現することができる。
一方、前述した説明では、第１乃至第３トランジスタＴ１、Ｔ２、Ｔ３がパネルＰＮＬのアクティブ領域（Ａ／Ａ）内のサブピクセルＳＰに配置された構成を中心として説明したが、本発明がこれに限定されるのではない。
例えば、第１乃至第３トランジスタＴ１、Ｔ２、Ｔ３のうち、少なくとも１つのトランジスタは、アクティブ領域（Ａ／Ａ）の外郭に存在するノン−アクティブ領域（Ｎ／Ａ）にも存在することができる。
このような構造を、図８を参照して説明すれば、次の通りである。
図８は、本発明の実施形態に従うトランジスタがサブピクセル内に配置された場合に、ピクセル電極と連結された構造を示した図である。
図８を参照すると、アクティブ領域（Ａ／Ａ）でサブピクセルＳＰ内に配置される垂直構造のトランジスタの中には、トランジスタの電極がピクセル電極ＰＸＬと電気的に連結されなければならないトランジスタが存在することができる。
図８を参照すると、本発明では第２トランジスタＴ２の第３電極Ｅ３がピクセル電極ＰＸＬと連結できる。
ピクセル電極ＰＸＬは、第２絶縁膜ＩＮＳ２及び第３絶縁膜ＩＮＳ３に備えられた第２ホールＨ２を通じて第２トランジスタＴ２の第３電極Ｅ３と電気的に連結できる。
前述した本発明のトランジスタは、後述する説明を通じて形成できる。
図９乃至図１６は、本発明の実施形態に従うトランジスタを形成する段階を図示した図である。
後述する説明では、説明の便宜のために、第１トランジスタＴ１及び第２トランジスタＴ２を形成する段階を中心として説明する。第３トランジスタＴ３は、第１トランジスタＴ１と同一工程、同一段階を経て形成できる。
まず、図９を参照すると、第１電極Ｅ１、第１絶縁膜ＩＮＳ１、第２電極乃至第４電極Ｅ２、Ｅ３、Ｅ４、第１及び第２アクティブ層ＡＣＴ１、ＡＣＴ２、第２絶縁膜ＩＮＳ２、第１及び第２ゲート電極ＧＡＴＥ１、ＧＡＴＥ２と第２プレートＰ１、第３絶縁膜ＩＮＳ３及び第３プレートＰ３の順に形成できる。第３ゲート電極ＧＡＴＥ３は、第１及び第２ゲート電極ＧＡＴＥ１、ＧＡＴＥ２と同一の工程により形成できる（例えば、前述したように、第３トランジスタＴ３は第１トランジスタＴ１と同一の工程で製造できるので、これに対する詳細な説明は簡潔にするために説明しない）。
具体的に、図１０を参照すると、基板ＳＵＢ上に第１トランジスタＴ１の第１電極Ｅ１及び基準電圧配線ＶＲＥＦが形成される。基準電圧配線ＶＲＥＦは、第３トランジスタＴ３の第５電極Ｅ５でありうる。
以後、図１１に図示したように、第１電極Ｅ１及び基準電圧配線ＶＲＥＦが形成された基板ＳＵＢ上に、第１絶縁膜ＩＮＳ１が形成される。第１絶縁膜ＩＮＳ１は、一般的な蒸着方法により形成できる。例えば、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）またはスパッタリングなどの工程により形成できる。
第１絶縁膜ＩＮＳ１は、第１電極Ｅ１の一部を露出し、少なくとも１つの開口部を備える。
第１絶縁膜ＩＮＳ１が配置された基板ＳＵＢ上に、データラインＤＡＴＡ、駆動電圧配線ＥＶＤＤ、及び第１プレートＰ１が形成される。
ここで、データラインＤＡＴＡは、第１トランジスタＴ１の第２電極Ｅ２でありえ、第１プレートＰ１は、第２トランジスタＴ２の第３電極Ｅ３及び第３トランジスタＴ３の第６電極Ｅ６でありうる。そして、駆動電圧配線ＥＶＤＤから分岐された領域は、第２トランジスタＴ２の第４電極Ｅ４でありうる。
その後、図１２に図示したように、第１乃至第３アクティブ層ＡＣＴ１、ＡＣＴ２、ＡＣＴ２が形成される。第１アクティブ層ＡＣＴ１は第１トランジスタＴ１の第１及び第２電極Ｅ１、Ｅ２と重畳し、第２アクティブ層ＡＣＴ２は第２トランジスタＴ２の第３及び第４電極Ｅ３、Ｅ４と重畳し、第３アクティブ層ＡＣＴ３は第３トランジスタＴ３の第５及び第６電極Ｅ５、Ｅ６と重畳するように形成できる。
一方、第１乃至第３アクティブ層ＡＣＴ１、ＡＣＴ２、ＡＣＴ３は、一例に、ＭＯＣＶＤ（Metal-Organic Chemical Vapor Deposition）またはＡＬＤ（Atomic Layer Deposition）などの薄膜蒸着制御可能な薄膜蒸着工法により形成できる。
ここで、ＭＯＣＶＤ（Metal-Organic Chemical Vapor Deposition）工法は、高温の基板上に原料ガスを流出させて、その表面上で分解反応を起こして薄膜を形成する化学蒸着（ＣＶＤ：Chemical Vapor Deposition）の一種であって、原料ガスの中に有機金属錯体を含む場合をいい、有機金属ガスを加熱した基板上に熱分解させて半導体薄膜を成長させる技術である。ＭＯＣＶＤの場合、他の化学蒸着工法、例えば、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）またはＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）より低温で操作するようになり、原子オーダーでの薄膜制御が可能であり、均一な膜を得ることができる。
ＡＬＤ（Atomic Layer Deposition）工法は、反応原料を各々分離、供給して反応ガス間の化学反応で形成された粒子を基板の表面に蒸着、薄膜を形成する蒸着法であって、薄膜が蒸着される基板上に１つの反応原料の化学吸着が起こった後、第２または第３の気体が入って基板の上でまた化学吸着が起こりながら薄膜が蒸着される蒸着法である。
このようなＭＯＣＶＤまたはＡＬＤ工法を用いる場合、一般的なＰＶＤ（Physical Vapor Deposition）及び一般的な他のＣＶＤ（Chemical Vapor Deposition）工法に比べて、薄膜生産性や成長速度は増やすことができるが、薄膜塗布性が良いので、これを通じての微細な薄膜厚さ調節が可能である。即ち、ＭＯＣＶＤまたはＡＬＤ工法を用いる場合、優れたステップカバレッジ（Step Coverage）特性を有する薄膜を形成することができる。
また、ＭＯＣＶＤまたはＡＬＤ工法は、スパッタリングなどの他の一般的な蒸着法に比べて、厚さ均一度及び組成均一度がより優秀で、より高密度の薄膜を形成することができる。
このようなＭＯＣＶＤまたはＡＬＤ工法により形成される第１乃至第３アクティブ層ＡＣＴ１、ＡＣＴ２、ＡＣＴ３は、段差がある領域でも断線無しで形成された非常に薄い薄膜でありうる。
その後、図１３に図示したように、第１乃至第３アクティブ層ＡＣＴ１、ＡＣＴ２、ＡＣＴ３と重畳するように、第２絶縁膜ＩＮＳ２が形成される。この際、第２絶縁膜ＩＮＳ２は、第１プレートＰ１上にも形成できる。
このような第２絶縁膜ＩＮＳ２は、ＭＯＣＶＤまたはＡＬＤ工法により形成できる。したがって、第２絶縁膜ＩＮＳ２は、第１絶縁膜ＩＮＳ１に比べて小さい厚さ偏差を有することができ、高い密度を有することができる。
第２絶縁膜ＩＮＳ２物質は、ストレージキャパシタＣｓｔの容量を大きくするために高誘電率物質からなることができる。例えば、第２絶縁膜ＩＮＳ２は、ＨｆＯ２、ＺｒＯ２、Ｔａ２Ｏ５、ＴｉＯ２、Ｙ２Ｏ３のうち、少なくとも１つの物質を含むことができる。
また、第２絶縁膜ＩＮＳ２は、ストレージキャパシタＣｓｔの容量を大きくするために、薄い厚さで形成できる。例えば、第２絶縁膜ＩＮＳ２は、第１絶縁膜ＩＮＳ１の厚さより薄く形成できる。
その後、図１４に図示したように、第１ゲートラインＧＬ１、第２プレートＰ２、及び第２ゲートラインＧＬ２が形成される。
ここで、第１ゲートラインＧＬ１は、第１トランジスタＴ１の第１ゲート電極ＧＡＴＥ１でありえ、第２プレートＰ２は第２トランジスタＴ２の第２ゲート電極ＧＡＴＥ２でありえ、第２ゲートラインＧＬ２は第３トランジスタＴ３の第３ゲート電極ＧＡＴＥ３でありうる。
その後、図１５に図示したように、第１ゲートラインＧＬ１、第２プレートＰ２、及び第２ゲートラインＧＬ２が形成された基板上に、第３絶縁膜ＩＮＳ３が形成される。
第３絶縁膜ＩＮＳ３は、ＭＯＣＶＤまたはＡＬＤ工法により形成できる。したがって、第３絶縁膜ＩＮＳ３は第１絶縁膜ＩＮＳ１に比べて小さい厚さ偏差を有することができ、高い密度を有することができる。
そして、第３絶縁膜ＩＮＳ３は、ストレージキャパシタＣｓｔの容量を大きくするために、高誘電率物質からなることができる。例えば、第３絶縁膜ＩＮＳ３はＨｆＯ２、ＺｒＯ２、Ｔａ２Ｏ５、ＴｉＯ２、Ｙ２Ｏ３のうち、少なくとも１つの物質を含むことができる。
また、第３絶縁膜ＩＮＳ３は、ストレージキャパシタＣｓｔの容量を大きくするために、薄い厚さで形成できる。例えば、第３絶縁膜ＩＮＳ３は、第１絶縁膜ＩＮＳ１の厚さより薄く形成できる。
また、図１５に図示したように、第３絶縁膜ＩＮＳ３には、第１プレートＰ１の一部を露出する第２ホールＨ２が形成できる。
その後、図１６を参照すると、第３絶縁膜ＩＮＳ３上に第３プレートＰ３が形成できる。
第３プレートＰ３は、第３絶縁膜ＩＮＳ３に形成された第２ホールＨ２を介して第１プレートＰ１と電気的に連結できる。
一方、図６乃至図１６では、１つのサブピクセルＳＰに２つのゲートライン（ＧＬ１、ＧＬ２）が配置されながら、３個のトランジスタ（Ｔ１、Ｔ２、Ｔ３）が配置された構成を中心として説明したが、本発明はこれに限定されない。例えば、１つのサブピクセルＳＰに１つのゲートライン（ＧＬ１）が配置されながら、３個のトランジスタ（Ｔ１、Ｔ２、Ｔ３）が配置できる。
これを、図１７を参照して検討すると、次の通りである。
図１７は、本発明の他の実施形態に従うサブピクセルの回路領域を図示した図である。
図１７を参照すると、１つのサブピクセルＳＰに含まれた回路領域ＣＡは３個のトランジスタ（Ｔ１、Ｔ２、Ｔ３）と１つのストレージキャパシタＣｓｔを含むことができる。
１つのサブピクセルＳＰには、一方向に延長されたデータラインＤＡＴＡ、及びデータラインＤＡＴＡと平行な駆動電圧配線ＥＶＤＤと基準電圧配線ＶＲＥＦを配置できる。
そして、データラインＤＡＴＡ、駆動電圧配線ＥＶＤＤ、基準電圧配線ＶＲＥＦと交差する１つのゲートライン（ＧＬ１、またはスキャンラインだという）を配置できる。
一方、図１７を図１６と比較した時、第３トランジスタＴ３の位置が相異する（即ち、第３トランジスタＴ３を回路領域ＣＡの右側上部隅に配置できる）。
具体的に、第１トランジスタＴ１と第３トランジスタＴ３は、ゲートラインＧＬ１を共有する構造でありうる。ここで、ゲートラインＧＬ１は第１トランジスタＴ１の第１ゲート電極ＧＡＴＥ１と、第３トランジスタＴ３の第３ゲート電極ＧＡＴＥ３の役割をすることができる。
本発明の実施形態で、第３トランジスタＴ３は、第５電極Ｅ５、第３アクティブ層ＡＣＴ３、第６電極Ｅ６、及び第３ゲート電極ＧＡＴＥ３を含む。
基準電圧配線ＶＲＥＦは、第５電極Ｅ５の役割をすることができる。そして、基準電圧配線ＶＲＥＦの一部と重畳するように第３アクティブ層ＡＣＴ３を配置できる。
そして、基準電圧配線ＶＲＥＦ及び第３アクティブ層ＡＣＴ３と重畳するように第６電極Ｅ６を配置できる。
ここで、第６電極Ｅ６をデータラインＤＡＴＡ及び駆動電圧配線ＥＶＤＤと同一層に配置できる。
そして、基準電圧配線ＶＲＥＦ、第３アクティブ層ＡＣＴ３、第６電極Ｅ６と重畳するようにゲートラインＧＬ１を配置できる。
前述したように、本実施形態では第１トランジスタＴ１と第３トランジスタＴ３が１つのゲートラインＧＬ１を共有することによって、１つのサブピクセルＳＰに１つのゲートラインＧＬ１のみ存在することができる。
この場合、１つのサブピクセルＳＰにゲートラインが２つ配置される場合に比べて、ゲートラインが占める面積を縮小できるので、回路領域ＣＡのサイズを縮小できる効果がある。
本発明の実施形態によれば、パネルに配置された多数のトランジスタのうちの少なくとも１つは短チャンネル（Short Channel）及び集積化可能な構造を有するトランジスタを含む薄膜トランジスタアレイ基板及びこれを含む電子装置を提供することができる。
本発明の実施形態によれば、パネルに配置された多数のトランジスタのうちの少なくとも１つは、高いＳ−係数を通じて駆動マージンが増加した構造を有するトランジスタを含む薄膜トランジスタアレイ基板及びこれを含む電子装置を提供することができる。
本発明の実施形態によれば、素子面積減少による超高解像度パネルを具現することができる構造を有するトランジスタを含む薄膜トランジスタアレイ基板及びこれを含む電子装置を提供することができる。
本発明の実施形態によれば、アクティブ層及び絶縁膜の断線のない構造を有するトランジスタを含む薄膜トランジスタアレイ基板及びこれを含む電子装置を提供することができる。
本発明の実施形態によれば、増加した容量を有するストレージキャパシタを含む薄膜トランジスタアレイ基板及びこれを含む電子装置を提供することができる。
以上の説明及び添付の図面は本発明の技術思想を例示的に示すことに過ぎないものであって、本発明が属する技術分野で通常の知識を有する者であれば本発明の本質的な特性から逸脱しない範囲で構成の結合、分離、置換、及び変更などの多様な修正及び変形が可能である。したがって、本発明に開示された実施形態は本発明の技術思想を限定するためのものでなく、説明するためのものであり、このような実施形態によって本発明の技術思想の範囲が限定されるのではない。本発明の保護範囲は請求範囲によって解釈されなければならず、それと同等な範囲内にある全ての技術思想は本発明の権利範囲に含まれるものとして解釈されるべきである。
ＳＵＢ 基板
Ｔ１ 第１トランジスタ
Ｔ２ 第２トランジスタ
Ｔ３ 第３トランジスタ
Ｃｓｔ ストレージキャパシタ

Claims (25)

  1. パネルと、
    前記パネルを駆動するための駆動回路と
    を含み、
    前記パネルに配置された第１トランジスタ及び第２トランジスタは、
    基板上に配置された前記第１トランジスタの第１電極と、
    前記基板上に配置され、前記第１電極の一端と重畳し、かつ前記第２トランジスタの一部を収容するための開口部を有する第１絶縁膜と、
    前記第１絶縁膜上に配置され、かつ前記第１電極の一部と重畳した前記第１トランジスタの第２電極と、
    前記第２電極と同一層に配置され、前記第２電極と離隔し、前記第１絶縁膜の開口部を挟んで配置された前記第２トランジスタの第３電極及び第４電極と、
    前記第１電極、前記第１絶縁膜、及び前記第２電極上に配置された前記第１トランジスタの第１アクティブ層と、
    前記第３電極及び前記第４電極上に配置され、前記第１絶縁膜の開口部を横切って配置された前記第２トランジスタの第２アクティブ層と
    を含む、電子装置。
  2. 前記第１アクティブ層、前記第２アクティブ層、及び前記第３電極上に配置された第２絶縁膜と、
    前記第２絶縁膜上に配置され、前記第１アクティブ層と重畳した前記第１トランジスタの第１ゲート電極、及び前記第２アクティブ層と重畳した前記第２トランジスタの第２ゲート電極と
    をさらに含む、請求項１に記載の電子装置。
  3. 前記第１アクティブ層は、前記第１絶縁膜の側面に沿って配置された第１チャンネル領域を含み、
    前記第１チャンネル領域は、前記基板に対して非平行に配置された、
    請求項１に記載の電子装置。
  4. 前記パネルの内部では多数のデータラインと多数のゲートラインが交差し、
    前記第１トランジスタの第１アクティブ層は１つの前記データライン及び１つのゲートラインと重畳する、
    請求項１に記載の電子装置。
  5. 前記第３電極と一体であるキャパシタの第１プレートと、
    前記キャパシタの前記第１プレート上に配置された第２プレートと、
    前記第２プレート上に配置された第３絶縁膜と、
    前記第３絶縁膜上に配置された第３プレートと
    をさらに含む、請求項２に記載の電子装置。
  6. 前記第１プレートと前記第３プレートは前記第２絶縁膜及び前記第３絶縁膜に備えられた第１ホールを介して電気的に連結される、請求項５に記載の電子装置。
  7. 前記第２プレートは前記第２トランジスタの第２ゲート電極と一体である、請求項５に記載の電子装置。
  8. 前記第２絶縁膜は前記第１絶縁膜に比べて高い密度を有し、
    前記第２絶縁膜は前記第１絶縁膜より厚さ偏差が少ないか、または前記第２絶縁膜は前記第１絶縁膜より均一な厚さを有する、
    請求項５に記載の電子装置。
  9. 前記第１トランジスタの前記第１電極及び前記第２電極のうちの１つは、前記第２トランジスタの前記第２ゲート電極及びストレージキャパシタと電気的に連結される、請求項２に記載の電子装置。
  10. 前記第２トランジスタにデータ電圧が印加される、請求項１に記載の電子装置。
  11. 前記第１アクティブ層は第１チャンネル領域を含み、
    前記第１チャンネル領域は前記第１絶縁膜と接触した領域である、
    請求項１に記載の電子装置。
  12. 前記第２アクティブ層は導電領域を含み、前記導電領域は第２ゲート電極と重畳せず、
    前記第２アクティブ層の前記導電領域は少なくとも１つの傾斜した領域を含む、
    請求項１に記載の電子装置。
  13. 前記少なくとも１つの傾斜した領域は、前記第２トランジスタの前記第３電極または前記第４電極の少なくとも一面に対応する領域を含む、請求項１２に記載の電子装置。
  14. 前記第２ゲート電極は、前記第２トランジスタの前記第３電極及び前記第４電極より前記基板に一層近く配置された、請求項２に記載の電子装置。
  15. 前記パネルは前記基板上に配置された第３トランジスタをさらに含み、
    前記第３トランジスタは、
    前記基板上に配置された第５電極と、
    前記第５電極の一端と前記基板の上面の一部を露出する前記第１絶縁膜と、
    前記第１絶縁膜上に配置された第６電極と、
    前記第６電極、前記第１絶縁膜、及び前記第５電極上に配置され、前記第１絶縁膜と重畳した領域で第３チャンネル領域を備える前記第３トランジスタの第３アクティブ層と、
    前記第３アクティブ層上に配置された第２絶縁膜と、
    前記第２絶縁膜上に配置され、前記第３アクティブ層と重畳した第３ゲート電極と
    を含む、請求項１に記載の電子装置。
  16. 前記第３トランジスタの前記第５電極と前記第６電極のうちの１つは前記第２トランジスタの前記第３電極または前記第４電極と電気的に連結された、請求項１５に記載の電子装置。
  17. 前記パネルの内部では多数のデータラインと平行な多数の基準電圧配線が配置され、
    前記第３アクティブ層は１つの前記基準電圧配線及び１つのゲートラインと重畳する、
    請求項１５に記載の電子装置。
  18. 前記第３トランジスタの前記第５電極は、前記第３アクティブ層と重畳した前記基準電圧配線と一体である、請求項１７に記載の電子装置。
  19. 前記第３アクティブ層が重畳した前記ゲートラインは、第１アクティブ層が重畳したゲートラインと対応する、請求項１７に記載の電子装置。
  20. 前記第３アクティブ層が重畳した前記ゲートラインは、第１アクティブ層が重畳したゲートラインと相異する、請求項１７に記載の電子装置。
  21. 前記第１トランジスタ、前記第２トランジスタ及び前記第３トランジスタは、前記パネルのアクティブ領域内の多数のサブピクセルの各々の領域に配置される、請求項１５に記載の電子装置。
  22. 前記第２トランジスタの前記第３電極及び前記第４電極上に第３絶縁膜が配置され、
    第３絶縁膜上にピクセル電極が位置し、
    前記ピクセル電極は前記第２及び第３絶縁膜に備えられた第２ホールを介して前記第３または前記第４電極と電気的に連結される、
    請求項２１に記載の電子装置。
  23. 前記第１トランジスタ、前記第２トランジスタ及び前記第３トランジスタのうちの少なくとも１つは、前記パネルのアクティブ領域の外郭領域であるノン−アクティブ領域に配置されたゲート駆動回路に含まれる、請求項１５に記載の電子装置。
  24. 基板と、
    前記基板上に配置された第１トランジスタの第１電極と、
    前記基板上に配置され、前記第１電極の一端と重畳し、かつ少なくとも１つの開口部を備える第１絶縁膜と、
    前記第１絶縁膜上に配置され、かつ前記第１電極の一部と重畳した前記第１トランジスタの第２電極と、
    前記第２電極と同一層に配置され、前記第２電極と離隔し、前記第１絶縁膜の開口部を挟んで配置された第２トランジスタの第３電極及び第４電極と、
    前記第１電極、前記第１絶縁膜、及び前記第２電極上に配置された前記第１トランジスタの第１アクティブ層と、
    前記第３電極及び前記第４電極上に配置され、前記第１絶縁膜の開口部に沿って配置された前記第２トランジスタの第２アクティブ層と
    を含む、薄膜トランジスタアレイ基板。
  25. 前記第１アクティブ層、前記第２アクティブ層、前記第３電極、及び前記第４電極上に配置された第２絶縁膜と、
    前記第２絶縁膜上に配置され、前記第１アクティブ層と重畳した前記第１トランジスタの第１ゲート電極及び前記第２アクティブ層と重畳した前記第２トランジスタの第２ゲート電極と
    をさらに含む、請求項２４に記載の薄膜トランジスタアレイ基板。
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