CN111276446A - 薄膜倒装封装及薄膜倒装封装的制造方法 - Google Patents

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Abstract

本发明公开一种薄膜倒装封装及薄膜倒装封装的制造方法，其中薄膜倒装封装，其包括基底膜、图案化线路层、阻焊层、芯片及石墨薄片。基底膜包括第一表面及位于第一表面上的安装区域。图案化线路层设置在第一表面上。阻焊层部分地覆盖图案化线路层。芯片设置在安装区域上并且电连接到图案化线路层。石墨薄片覆盖阻焊层的至少一部分，其中石墨薄片的外缘与阻焊层的外缘对齐。

Description

薄膜倒装封装及薄膜倒装封装的制造方法
本申请是中国发明专利申请(申请号：201711069038.4，申请日：2017年11月03日，发明名称：薄膜倒装封装及薄膜倒装封装的制造方法)的分案申请。
技术领域
本发明涉及一种倒装封装及倒装封装的制造方法，且特别是涉及一种薄膜倒装封装及薄膜倒装封装的制造方法。
背景技术
在半导体生产中，集成电路(integrated circuit，IC)的制作可以分成三个不同阶段，即，芯片制造阶段、集成电路制造阶段及IC封装阶段，例如，应用薄膜倒装(chip-on-film，COF)封装。
为了增大从COF封装的芯片中热量的耗散，在芯片经由凸块电连接到薄膜之后通常使用导热胶将散热片贴合到基底膜的顶部表面以覆盖整个芯片或者将散热片贴合到与芯片相对的基底膜的底部表面。在现有技术中，在将散热片贴合在薄膜上以用于覆盖芯片的制作工艺中，很难使得散热片及芯片紧密地贴合在一起，因此空气通常存在于芯片与散热片之间的间隙内。因此，在之后的热处理期间，被困在芯片与散热片之间的空气会膨胀，因而使得散热片与芯片分离并且降低芯片封装的可靠性。此外，由于空气的导热性实际上较低，所以被困在芯片与散热片之间的空间中的空气更会影响从芯片中产生的热量传导到散热片的效率。
发明内容
本发明提供一种薄膜倒装封装及其制造方法，其薄膜倒装封装具有良好的散热效果。
本发明的一种薄膜倒装封装包括基底膜、图案化线路层、阻焊层、芯片以及石墨薄片。基底膜包括第一表面以及位于第一表面上的安装区域。图案化线路层设置在第一表面上。阻焊层部分地覆盖图案化线路层。芯片设置在安装区域上并且电连接到图案化线路层。石墨薄片覆盖阻焊层的至少一部分，其中石墨薄片的外缘与阻焊层的外缘对齐。
在本发明的一实施例中，上述的石墨薄片还包括暴露芯片的至少一部分的开口。
在本发明的一实施例中，上述的开口完全地暴露芯片的上表面以及多个侧表面。
在本发明的一实施例中，上述的石墨薄片覆盖芯片的上表面的至少一部分并且开口完全地暴露芯片的两个侧表面。
在本发明的一实施例中，上述的开口暴露芯片的多个侧表面的至少一部分。
在本发明的一实施例中，上述的开口暴露芯片的两个短侧表面的至少一部分。
在本发明的一实施例中，上述的开口完全地暴露芯片的两个短侧表面。
在本发明的一实施例中，上述的开口暴露芯片的两个长侧表面的至少一部分。
在本发明的一实施例中，上述的开口完全地暴露芯片的两个长侧表面。
在本发明的一实施例中，上述的开口暴露芯片的上表面的一部分。
在本发明的一实施例中，上述的石墨薄片完全地覆盖芯片的上表面。
在本发明的一实施例中，上述的开口完全地暴露芯片的上表面。
在本发明的一实施例中，上述的石墨薄片的外缘与阻焊层的外缘之间的距离等于或小于1mm。
在本发明的一实施例中，上述的图案化线路层延伸到安装区域并且阻焊层暴露出延伸到安装区域的图案化线路层的一部分。
在本发明的一实施例中，上述的芯片安装在延伸到安装区域的图案化线路层的部分上。
在本发明的一实施例中，上述的石墨薄片的开口暴露出延伸到安装区域的图案化线路层的部分。
在本发明的一实施例中，上述的薄膜倒装封装还包括填充在芯片与基底膜之间的底部填充胶，并且开口暴露底部填充胶。
在本发明的一实施例中，上述的开口暴露芯片的整个上表面并且于开口与芯片的侧表面之间存在间隙。
在本发明的一实施例中，上述的间隙的宽度等于或大于2毫米(mm)。
在本发明的一实施例中，上述的石墨薄片的厚度介于17微米(μm)到20微米(μm)的范围。
在本发明的一实施例中，上述的薄膜倒装封装还包括设置在石墨薄片的接合表面上的粘合层，并且接合表面是通过黏合层贴合到阻焊层的表面。
在本发明的一实施例中，上述的薄膜倒装封装还包括背面石墨薄片，其设置在与基底膜的第一表面相对的基底膜的第二表面上。
在本发明的一实施例中，上述的背面石墨薄片沿着基底膜的法线方向与至少安装区域重叠。
在本发明的一实施例中，上述的背面石墨薄片的外缘与阻焊层的外缘对齐。
本发明的一种薄膜倒装封装的制造方法，其包括下列步骤。提供石墨卷，其中石墨卷包括多个石墨薄片以及离型膜(release film)，石墨薄片贴附在离型膜上并且各石墨薄片包括开口；展开石墨卷并且自离型膜拾取石墨卷的展开部分上的石墨薄片的其中之一；以及将石墨薄片的其中之一放置并且压合在基底膜上，其中基底膜包括安装在其上的芯片并且石墨薄片的其中之一的开口暴露芯片。
在本发明的一实施例中，上述的石墨薄片的其中之一通过压合头压合在基底膜上。
在本发明的一实施例中，上述的压合头是弹性压合头。
在本发明的一实施例中，上述的压合头包括凹槽，当压合头将石墨薄片的其中之一压合到基底膜上时，芯片位于凹槽中。
在本发明的一实施例中，上述的凹槽与芯片的侧表面之间维持间隙。
在本发明的一实施例中，上述的从凹槽到芯片的侧表面的最短距离是1毫米(mm)到3毫米(mm)。
在本发明的一实施例中，上述的石墨薄片的其中之一还包括设置在石墨薄片的接合表面上的粘合层，并且离型膜覆盖粘合层。
基于上述，石墨薄片被贴合到本发明实施例的薄膜倒装封装上，其中石墨薄片暴露芯片的至少一部分并且石墨薄片的外缘与薄膜倒装封装的阻焊层的外缘对齐。如此配置，可以使石墨薄片与阻焊层/芯片之间的接触面积最大化，以增进薄膜倒装封装的散热效率。并且，由于石墨薄片并不完全地覆盖芯片，因而使被困在芯片与石墨薄片之间的空气及/或湿气可以轻易地排出，因此在高温及/或高湿度条件之下石墨薄片不会变形或甚至与芯片分离，以增进薄膜倒装封装的可靠性。
此外，多个石墨薄片可以经由离型膜而彼此连接以形成石墨卷。因此，具有较差弹性的石墨薄片可应用于卷对卷制作工艺，使得石墨薄片可应用于薄膜倒装封装以用于批量生产。因此，可以改进本发明实施例中的薄膜倒装封装的散热。
为让本发明的上述特征及优点能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。
附图说明
图1为本发明的实施例的薄膜倒装封装的截面图；
图2为本发明的实施例的薄膜倒装封装的俯视图；
图3为本发明的实施例的石墨薄片的截面图；
图4为本发明的实施例的薄膜倒装封装的俯视图；
图5为本发明的实施例的薄膜倒装封装的截面图；
图6为本发明的实施例的薄膜倒装封装的示意图；
图7A到图7C为本发明的实施例的薄膜倒装封装的制造过程的一部分的示意图；
图8为本发明的实施例将石墨薄片贴合到薄膜倒装封装上的治具的正视图。
符号说明
100：薄膜倒装封装
110：基底膜
112：第一表面
114：第二表面
118：图案化线路层
119：阻焊层
120：芯片
130：石墨薄片
130a：石墨卷
131：离型膜
132：石墨层
134：第一粘合层
136：保护层
138：第二粘合层
140：背面石墨薄片
142：石墨层
144：第一粘合层
146：保护层
148：第二粘合层
150：底部填充胶
700：压合头
E1/E2：外缘
G1/G2：间隙
OP1：开口
R1：安装区域
T1：厚度
具体实施方式
图1说明根据本发明的实施例的薄膜倒装封装的截面图。图2说明根据本发明的实施例的薄膜倒装封装的俯视图。应注意图1是沿着线A-A’的图2的截面图。参考图1及图2，在本实施例中，薄膜倒装封装100包括基底膜110、图案化线路层118、阻焊层119、芯片120及石墨薄片130。基底膜110包括第一表面112。安装区域R1是芯片120安装且位于第一表面112上的区域。图案化线路层118设置在基底膜110的第一表面112上。阻焊层119部分地覆盖图案化线路层118。芯片120设置在安装区域R1中并且电连接到图案化线路层118。
更详细地说，举例而言，如本实施例中所示，阻焊层119覆盖图案化线路层118并且暴露图案化线路层118的一部分，使得芯片120电连接到被阻焊层119所暴露的图案化线路层118的部分。在本实施例中，图案化线路层118延伸到安装区域R1并且阻焊层119暴露出延伸到安装区域R1的图案化线路层118的一部分，如图1中所示。芯片120安装在延伸到安装区域R1的图案化线路层118的部分上。
此外，石墨薄片130覆盖阻焊层119的至少一部分。有利的是，石墨薄片130可以具有软性质地及良好的热导性，因而可使散热的面积增大并且因此增进的散热效果。优选地但并非限制性地，石墨薄片130的外缘E1/E2可经配置以约与阻焊层119的外缘对齐。举例来说，石墨薄片130的外缘E1/E2与阻焊层119的外缘之间的距离等于或小于1mm。
在如本实施例中所示的一些实施方案中，石墨薄片130可以包括多个对位孔H1以用于对齐石墨薄片130的外缘E1/E2与阻焊层119的外缘。对位孔H1依据期望的或需要的设计而可为任何形状。优选地但并非限制性地，孔H1的大小可经配置以小于3mm，以最大化石墨薄片130的散热效果。
在本实施例中，在完成封装过程之后，可以沿着多个切割线而切割封装结构，以形成多个薄膜倒装封装100，其中，切割线可以与阻焊层119的外缘E1/E2对齐。通过石墨薄片130的外缘E1/E2与阻焊层119的外缘对齐的配置，石墨薄片130与阻焊层119/芯片120之间的接触面积可以得到最大化，因而可增进薄膜倒装封装100的散热。
一般而言，如果散热层完全地覆盖芯片，则可能因为被困在芯片与散热层之间的空气及/或湿气的膨胀而使散热层在高温及/或高湿度条件之下发生变形或甚至与芯片分离。因此，在如本实施例中所示的一些实施方案中，石墨薄片130还可包括一个或多个开口OP1，其暴露芯片120的至少一部分及延伸到安装区域R1的图案化线路层118的部分。通过此配置，被困在芯片120与石墨薄片130之间的空气及/或湿气可以通过开口OP1而轻易地排出，以避免不希望的石墨薄片130的变形或分离，因而可增进薄膜倒装封装100的可靠性。
在本实施例中，开口OP1可以完全地暴露芯片120的多个侧表面及上表面，如图1及图2中所示，但是本发明不限于此。此外，薄膜倒装封装100还可包括填充在芯片120与基底膜110之间的底部填充胶150。底部填充胶150还可如图1中所示的填充在通过开口OP1暴露的芯片120的侧表面与石墨薄片130的侧表面之间。在本实施例中，石墨薄片130的侧表面/开口OP1与芯片120的侧表面之间存在一个或多个间隙G1/G2。举例来说，石墨薄片130的侧表面/开口OP1与芯片120的短侧表面之间可存在间隙G1，并且石墨薄片130的另一侧表面/开口OP1与芯片120的长侧表面之间可存在间隙G2，如图2中所示。优选地但并非限制性地，间隙G1/G2的宽度可经配置以约等于或大于2mm。此外，应注意间隙G1的宽度可以约与间隙G2的宽度相同或不同。
应注意的是，在本实施例中，石墨薄片130暴露芯片120的上表面及多个侧表面(例如，四个侧表面)，这意味着芯片120的上表面及侧表面中没有一个是完全被覆盖的，但是本发明不限于此。举例来说，在一些其它实施例中，石墨薄片130部分或完全地覆盖芯片的上表面，同时完全地暴露芯片120的侧表面。此外，在一些其它实施例中，石墨薄片130部分或完全地覆盖芯片的上表面及两个短侧/长侧表面，同时完全地暴露芯片120的两个长侧/短侧表面。此外，在一些另外的其它实施例中，石墨薄片130完全地或部分地覆盖芯片120的上表面及各个侧表面，这意味着芯片120的上表面及侧表面中没有一个是完全地暴露的。暴露或覆盖芯片120的上表面及侧表面上的石墨薄片的更多其它不同组合可以依需要实施并且在本发明中不受限制。
在一些实施例中，薄膜倒装封装100还包括设置在石墨薄片130的接合表面上的黏合层138，其中接合表面是通过黏合层138贴合到阻焊层119的石墨薄片130的表面。图3说明根据本发明的此类实施例的石墨薄片的截面图。详细地说，石墨薄片130可以包括石墨层132、第一黏合层134、第二黏合层138及保护层136，如图3中所示。此外，图3中所示的结构可应用于图1或本发明中的其它实施例，但是不限于此。石墨层132通过第一黏合层134贴合到基底膜110及芯片120。保护层136通过第二黏合层138黏合到石墨层132。优选地但非限制性地，第一黏合层134可以是有机双面胶，及/或第二黏合层138可以是无机双面胶，及/或保护层136可以包括绝缘膜，例如，聚酰亚胺(PI)膜，但是实施例仅用于说明且本发明并不限制第一黏合层134、第二黏合层138及保护层136的材料。在一些实施方案中,石墨薄片130的厚度T1可以大约介于17μm到20μm的范围，但是不限于此。
在图1的实施例中示例性示出的一些实施方案中，薄膜倒装封装100更包括背面石墨薄片140，其设置在与基底膜110的第一表面112相对的基底膜110的第二表面114上。背面石墨薄片140沿着基底膜110的法线方向与至少安装区域R1重叠。背面石墨薄片140还可包括石墨层142、第一黏合层144、第二黏合层148及保护层146，如图1中所示。石墨层142通过第一黏合层144贴合到基底膜110的第二表面114。保护层146通过第二黏合层148贴合到石墨层142。有利的是，背面石墨薄片140的外缘可以经配置以约与阻焊层119的外缘对齐，以使背面石墨薄片140与基底膜110之间的接触面积最大化，并且更促进薄膜倒装封装100的散热。
图4说明根据本发明的实施例的薄膜倒装封装的俯视图。图5说明根据本发明的实施例的薄膜倒装封装的截面图。应注意图5是沿着线B-B’的图4的截面图，并且，图4及图5中所示的薄膜倒装封装与先前图1到图3中的薄膜倒装封装100相似，因此，本实施例沿用前述实施例的元件标号与部分内容，其中采用相同的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，本实施例不再重复赘述。请参照图1以及图3，以下将针对本实施例的薄膜倒装封装与图1到图3中的薄膜倒装封装100的差异做说明。
在此必须说明的是，参考图4及图5，石墨薄片130覆盖芯片120的上表面的至少一部分并且开口OP1暴露芯片120的侧表面的至少一部分。详细地说，开口OP1可以暴露芯片120的两个短侧表面的至少一部分。在本实施例中，开口OP1完全地暴露芯片120的两个短侧表面。应注意所谓的“芯片120的短侧表面”意味着平行于芯片120的短轴(例如，图4中的轴A2)的两个侧表面。
详细地说，芯片120具有沿着芯片120的第一轴A1的芯片长度L1。具有开口OP1的石墨薄片130的一部分具有沿着第一轴A1的长度L2，并且不具有开口OP1的石墨薄片130的另一部分具有沿着第一轴A1的长度L3。因而，长度L3大于长度L2，并且长度L1大于长度L2。因此，开口OP1暴露芯片120的上表面的一部分并且开口OP1如图4中所示的暴露芯片120的两个短侧表面。
图6说明根据本发明的实施例的薄膜倒装封装的示意图。应注意的是，图6中所示的薄膜倒装封装与前述实施例中的薄膜倒装封装100相似，因此，本实施例沿用前述实施例的元件标号与部分内容，其中采用相同的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，本实施例不再重复赘述。请参照图1以及图3，以下将针对本实施例的薄膜倒装封装与前述实施例中的薄膜倒装封装100的差异做说明。
参考图6，石墨薄片130可以完全地覆盖芯片120的上表面并且开口OP1暴露芯片120的侧表面的至少一部分。详细地说，开口OP1可以暴露芯片120的两个长侧表面的至少一部分。在本实施例中，开口OP1完全地暴露芯片120的两个长侧表面。应注意所谓的“芯片120的长侧表面”意味着平行于芯片120的长轴(例如，图4中的轴A1)的两个侧表面。
图7A到图7C说明根据本发明的实施例的薄膜倒装封装的制造过程的一部分。图8说明根据本发明的实施例将石墨薄片贴合到薄膜倒装封装上的治具的正视图。在本实施例中，薄膜倒装封装100可以通过包括以下步骤的制造方法形成。首先，提供如图7A及图7B中所示的石墨卷130a。石墨卷130a包括多个石墨薄片130及离型膜131。石墨薄片130贴合在离型膜131上并且各个石墨薄片130包括开口OP1。详细地说，各个石墨薄片130可以类似于图3中所示的石墨薄片130并且还包括设置在石墨薄片130的接合表面上的黏合层(例如，图3中所示的第二黏合层138)。离型膜131覆盖石墨薄片130的黏合层。
通过此配置，石墨薄片130可以经由离型膜131而彼此连接以形成石墨薄片带并且此石墨薄片带可以卷起以形成石墨卷130a。因此，具有较差弹性的石墨薄片130可应用于卷对卷制作工艺，以便适用于批量生产。随后，石墨卷130a如图7B中所示展开，并且可以从离型膜131中拾取石墨卷130a的展开的部分上的石墨薄片130的其中之一。
随后，参考图7C及图8，被拾取的石墨薄片130被放置在基底膜110上并且通过压合头700压合在基底膜110上。在一些实施方案中,具有安装在其上的芯片120的多个基底膜110也可彼此连接并且卷成基底膜卷。基底膜卷随后展开且沿着第一方向D1传输，并且，具有多个石墨薄片130的石墨卷130a展开且沿着第二方向D2传输。第一方向D1及第二方向D2可以彼此相交。因此，通过压合头700，石墨薄片130的其中之一被放置在对应的基底膜110上并且压合在对应的基底膜110上，并且对应的石墨薄片130的开口(例如，图2中所示的开口OPI)暴露在对应的基底膜110上的芯片120。
在本实施例中，压合头700是弹性压合头，以避免对薄膜倒装封装100的不希望的损坏。详细地说，压合头700可以包括如图8中所示的凹槽。因此，当压合头700将石墨薄片130压合到基底膜110上时，芯片120位于凹槽中而不会被压迫且损坏。在凹槽与芯片120的侧表面之间可维持间隙，以进一步防止压合头700损坏芯片120，并且从凹槽到芯片120的侧表面的最短距离是1mm到3mm。
综上所述，在本发明的实施例中，石墨薄片可以用于散热。石墨薄片可以具有良好的热导率且因此增进的散热效果。此外，石墨薄片的外缘可以与薄膜倒装封装的阻焊层的外缘对齐以使石墨薄片的覆盖度最大化并因此使散热效果最大化。通过此类配置，可以使石墨薄片与阻焊层/芯片之间的接触面积最大化，以增进薄膜倒装封装的散热。此外，石墨薄片可包括用于暴露芯片的至少一部分的开口。如此，被困在芯片与石墨薄片之间的空气及/或湿气可以通过开口轻易地排出，因此在高温及/或高湿度条件之下石墨薄片不会发生变形或甚至与芯片分离，以便增进薄膜倒装封装的可靠性。
此外，在制造过程中，多个石墨薄片可以经由离型膜彼此连接以形成石墨卷。因此，具有较差弹性的石墨薄片可应用于卷对卷的制作工艺，使得石墨薄片可应用于薄膜倒装封装以用于批量生产。因此，可以增进本发明中的薄膜倒装封装的散热。
虽然结合以上实施例公开了本发明，然而其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神及范围内，可作些许的更动与润饰，故本发明的保护范围应当以附上的权利要求所界定的为准。

Claims (40)

1.一种薄膜倒装封装，其特征在于，该薄膜倒装封装包括：
基底膜，包括第一表面以及位于所述第一表面上的安装区域；
图案化线路层，设置在所述第一表面上；
阻焊层，部分地覆盖所述图案化线路层；
芯片，设置在所述安装区域上并且电连接到所述图案化线路层；以及
石墨薄片，覆盖所述阻焊层的至少一部分，其中所述石墨薄片的外缘与所述阻焊层的外缘对齐。
2.如权利要求1所述的薄膜倒装封装，其中所述石墨薄片还包括暴露所述芯片的至少一部分的开口。
3.如权利要求2所述的薄膜倒装封装，其中所述开口完全地暴露所述芯片的上表面以及多个侧表面。
4.如权利要求2所述的薄膜倒装封装，其中所述石墨薄片覆盖所述芯片的上表面的至少一部分并且所述开口完全地暴露所述芯片的两个侧表面。
5.如权利要求2所述的薄膜倒装封装，其中所述开口暴露所述芯片的多个侧表面的至少一部分。
6.如权利要求5所述的薄膜倒装封装，其中所述开口暴露所述芯片的两个短侧表面的至少一部分。
7.如权利要求5所述的薄膜倒装封装，其中所述开口完全地暴露所述芯片的两个短侧表面。
8.如权利要求5所述的薄膜倒装封装，其中所述开口暴露所述芯片的两个长侧表面的至少一部分。
9.如权利要求5所述的薄膜倒装封装，其中所述开口完全地暴露所述芯片的两个长侧表面。
10.如权利要求2所述的薄膜倒装封装，其中所述开口暴露所述芯片的上表面的一部分。
11.如权利要求2所述的薄膜倒装封装，其中所述石墨薄片完全地覆盖所述芯片的上表面。
12.如权利要求2所述的薄膜倒装封装，其中所述开口完全地暴露所述芯片的上表面。
13.如权利要求1所述的薄膜倒装封装，其中所述石墨薄片的所述外缘与所述阻焊层的所述外缘之间的距离等于或小于1毫米。
14.如权利要求1所述的薄膜倒装封装，其中所述图案化线路层延伸到所述安装区域并且所述阻焊层暴露出延伸到所述安装区域的所述图案化线路层的一部分。
15.如权利要求14所述的薄膜倒装封装，其中所述芯片设置在延伸到所述安装区域的所述图案化线路层的所述部分上。
16.如权利要求14所述的薄膜倒装封装，其中所述石墨薄片的开口暴露出延伸到所述安装区域的所述图案化线路层的所述部分。
17.如权利要求2所述的薄膜倒装封装，还包括填充在所述芯片与所述基底膜之间的底部填充胶，并且所述开口暴露所述底部填充胶。
18.如权利要求2所述的薄膜倒装封装，其中所述开口暴露所述芯片的整个所述上表面并且于所述开口与所述芯片的侧表面之间存在间隙。
19.如权利要求18所述的薄膜倒装封装，其中所述间隙的宽度等于或大于2毫米。
20.如权利要求1所述的薄膜倒装封装，其中所述石墨薄片的厚度介于17微米到20微米的范围。
21.如权利要求1所述的薄膜倒装封装，还包括设置在所述石墨薄片的接合表面上的黏合层，并且所述接合表面是通过所述黏合层贴合到所述阻焊层的表面。
22.如权利要求1所述的薄膜倒装封装，还包括背面石墨薄片，其设置在与所述基底膜的所述第一表面相对的所述基底膜的第二表面上。
23.如权利要求22所述的薄膜倒装封装，其中所述背面石墨薄片沿着所述基底膜的法线方向与至少所述安装区域重叠。
24.如权利要求22所述的薄膜倒装封装，其中所述背面石墨薄片的外缘与所述阻焊层的所述外缘对齐。
25.如权利要求1所述的薄膜倒装封装，其中所述阻焊层不延伸到所述芯片与所述基底膜的所述第一表面之间的区域。
26.一种薄膜倒装封装，其特征在于，该薄膜倒装封装包括：
基底膜，包括第一表面以及位于所述第一表面上的安装区域；
图案化线路层，设置在所述第一表面上；
阻焊层，部分地覆盖所述图案化线路层；
芯片，设置在所述安装区域上并且电连接到所述图案化线路层；以及
石墨薄片，覆盖所述阻焊层的至少一部分，其中所述石墨薄片还包括暴露所述芯片的至少一部分的开口。
27.如权利要求26所述的薄膜倒装封装，其中所述阻焊层不延伸到所述芯片与所述基底膜的所述第一表面之间的区域。
28.如权利要求27所述的薄膜倒装封装，其中所述石墨薄片与所述图案化线路层电分离。
29.一种薄膜倒装封装，其特征在于，该薄膜倒装封装包括：
基底膜，包括第一表面以及位于所述第一表面上的安装区域；
图案化线路层，设置在所述第一表面上；
阻焊层，部分地覆盖所述图案化线路层；
芯片，设置在所述安装区域上并且电连接到所述图案化线路层；以及
石墨薄片，覆盖所述阻焊层的至少一部分且与所述图案化线路层电分离。
30.如权利要求29所述的薄膜倒装封装，其中所述石墨薄片还包括暴露所述芯片的至少一部分的开口。
31.如权利要求30所述的薄膜倒装封装，其中所述阻焊层不延伸到所述芯片与所述基底膜的所述第一表面之间的区域。
32.如权利要求30所述的薄膜倒装封装，其中所述开口完全地暴露所述芯片的上表面以及多个侧表面。
33.如权利要求30所述的薄膜倒装封装，其中所述石墨薄片覆盖所述芯片的上表面的至少一部分并且所述开口完全地暴露所述芯片的两个侧表面。
34.如权利要求30所述的薄膜倒装封装，其中所述开口暴露所述芯片的多个侧表面的至少一部分。
35.如权利要求30所述的薄膜倒装封装，其中所述开口暴露所述芯片的整个所述上表面并且于所述开口与所述芯片的侧表面之间存在间隙。
36.如权利要求29所述的薄膜倒装封装，其中所述石墨薄片的所述外缘与所述阻焊层的所述外缘之间的距离等于或小于1毫米。
37.如权利要求29所述的薄膜倒装封装，其中所述图案化线路层延伸到所述安装区域并且所述阻焊层暴露出延伸到所述安装区域的所述图案化线路层的一部分。
38.如权利要求29所述的薄膜倒装封装，其中所述石墨薄片的厚度介于17微米至20微米的范围内。
39.如权利要求29所述的薄膜倒装封装，还包括设置在所述石墨薄片的接合表面上的黏合层，并且所述接合表面是通过所述黏合层贴合到所述阻焊层的表面。
40.如权利要求29所述的薄膜倒装封装，还包括背面石墨薄片，其设置在与所述基底膜的所述第一表面相对的所述基底膜的第二表面上。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10079194B1 (en) * 2017-03-07 2018-09-18 Novatek Microelectronics Corp. Chip on film package
KR20190124892A (ko) * 2018-04-27 2019-11-06 삼성전자주식회사 팬-아웃 반도체 패키지
CN109390242B (zh) * 2018-09-27 2020-04-28 日月光半导体（威海）有限公司 一种功率器件封装结构及其制备方法
TWI727912B (zh) * 2019-06-19 2021-05-11 萬潤科技股份有限公司 散熱膠墊貼合方法及設備
TWI688018B (zh) * 2019-06-19 2020-03-11 萬潤科技股份有限公司 散熱膠墊貼合方法及裝置
CN110648924A (zh) * 2019-09-04 2020-01-03 广东芯华微电子技术有限公司 大板扇出型芯片封装结构及其制作方法
KR20210096497A (ko) * 2020-01-28 2021-08-05 삼성전자주식회사 방열 구조체를 포함한 반도체 패키지
TWI796166B (zh) * 2022-03-15 2023-03-11 南茂科技股份有限公司 散熱貼片貼合設備及散熱貼片貼合方法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1391273A (zh) * 2001-06-13 2003-01-15 矽品精密工业股份有限公司 具散热片的半导体封装件
US20080289810A1 (en) * 2007-02-01 2008-11-27 Polymatech Co., Ltd. Thermal Diffusion Sheet and Method for Positioning Thermal Diffusion Sheet
JP2010010599A (ja) * 2008-06-30 2010-01-14 Fuji Polymer Industries Co Ltd 熱拡散シート
CN102760704A (zh) * 2011-04-28 2012-10-31 美格纳半导体有限公司 薄膜覆晶型半导体封装
CN102881667A (zh) * 2012-10-08 2013-01-16 日月光半导体制造股份有限公司 半导体封装构造
US20140124906A1 (en) * 2012-11-05 2014-05-08 Soo-Jeoung Park Semiconductor package and method of manufacturing the same
CN103811472A (zh) * 2012-11-05 2014-05-21 三星电子株式会社 半导体封装件和制造半导体封装件的方法
WO2014123146A1 (ja) * 2013-02-05 2014-08-14 ウシオ電機株式会社 半導体装置
CN108573930B (zh) * 2017-03-07 2020-05-01 联咏科技股份有限公司 薄膜倒装封装及薄膜倒装封装的制造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3615651B2 (ja) 1998-03-06 2005-02-02 株式会社ルネサステクノロジ 半導体装置
JP2001358252A (ja) * 2000-06-14 2001-12-26 Toshiba Corp 半導体装置
TW200903756A (en) * 2007-06-18 2009-01-16 Samsung Electronics Co Ltd Semiconductor chip package, semiconductor package including semiconductor chip package, and method of fabricating semiconductor package
US8508056B2 (en) 2009-06-16 2013-08-13 Dongbu Hitek Co., Ltd. Heat releasing semiconductor package, method for manufacturing the same, and display apparatus including the same
JP5330184B2 (ja) 2009-10-06 2013-10-30 新光電気工業株式会社 電子部品装置
US9102851B2 (en) 2011-09-15 2015-08-11 Trillion Science, Inc. Microcavity carrier belt and method of manufacture
US9200120B2 (en) 2013-05-28 2015-12-01 Xerox Corporation Blanket materials for indirect printing methods

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1391273A (zh) * 2001-06-13 2003-01-15 矽品精密工业股份有限公司 具散热片的半导体封装件
US20080289810A1 (en) * 2007-02-01 2008-11-27 Polymatech Co., Ltd. Thermal Diffusion Sheet and Method for Positioning Thermal Diffusion Sheet
JP2010010599A (ja) * 2008-06-30 2010-01-14 Fuji Polymer Industries Co Ltd 熱拡散シート
CN102760704A (zh) * 2011-04-28 2012-10-31 美格纳半导体有限公司 薄膜覆晶型半导体封装
CN102881667A (zh) * 2012-10-08 2013-01-16 日月光半导体制造股份有限公司 半导体封装构造
US20140124906A1 (en) * 2012-11-05 2014-05-08 Soo-Jeoung Park Semiconductor package and method of manufacturing the same
CN103811472A (zh) * 2012-11-05 2014-05-21 三星电子株式会社 半导体封装件和制造半导体封装件的方法
WO2014123146A1 (ja) * 2013-02-05 2014-08-14 ウシオ電機株式会社 半導体装置
CN108573930B (zh) * 2017-03-07 2020-05-01 联咏科技股份有限公司 薄膜倒装封装及薄膜倒装封装的制造方法

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