CN111172509A - 半导体结构、自支撑掺杂氮化镓层及其制备方法 - Google Patents

半导体结构、自支撑掺杂氮化镓层及其制备方法 Download PDF

Info

Publication number
CN111172509A
CN111172509A CN202010059925.9A CN202010059925A CN111172509A CN 111172509 A CN111172509 A CN 111172509A CN 202010059925 A CN202010059925 A CN 202010059925A CN 111172509 A CN111172509 A CN 111172509A
Authority
CN
China
Prior art keywords
layer
gallium nitride
silicon
gas
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010059925.9A
Other languages
English (en)
Inventor
特洛伊·乔纳森·贝克
王颖慧
罗晓菊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Jiate Semiconductor Technology Shanghai Co ltd
Original Assignee
Jiate Semiconductor Technology Shanghai Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Jiate Semiconductor Technology Shanghai Co ltd filed Critical Jiate Semiconductor Technology Shanghai Co ltd
Priority to CN202010059925.9A priority Critical patent/CN111172509A/zh
Publication of CN111172509A publication Critical patent/CN111172509A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/04Coating on selected surface areas, e.g. using masks
    • C23C16/042Coating on selected surface areas, e.g. using masks using masks
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/34Nitrides
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02521Materials
    • H01L21/02538Group 13/15 materials
    • H01L21/0254Nitrides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/0257Doping during depositing
    • H01L21/02573Conductivity type
    • H01L21/02576N-type
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02612Formation types
    • H01L21/02617Deposition types
    • H01L21/0262Reduction or decomposition of gaseous compounds, e.g. CVD
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003Nitride compounds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/207Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds further characterised by the doping material

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Inorganic Chemistry (AREA)

Abstract

本发明涉及一种半导体结构、自支撑掺杂氮化镓层及其制备方法:包括如下步骤:提供衬底;于衬底上形成图形化掩膜层;将所得结构至于反应腔室内,将N型掺杂气体同含氯反应气体与金属镓反应后的反应产物经由同一通气管路通入反应腔室内,以于图形化掩膜层上形成N型掺杂氮化镓层。本发明可以阻止N型掺杂气体分解生成的硅附着在气体通路上,进而使硅元素能够进入衬底附近参与氮化镓气相外延反应进而掺杂进入外延的氮化镓上,达到掺杂的效果,同时也解决了硅沉积在气体通路内壁上,形成黑色沉积物,污染下一次外延生长的问题,也解决了因N型掺杂物质沉积造成气体管路堵塞导致气体管路受热不均而破裂等问题。

Description

半导体结构、自支撑掺杂氮化镓层及其制备方法
技术领域
本发明涉及半导体技术领域,特别是涉及一种半导体结构、自支撑掺杂氮化镓层及其制备方法。
背景技术
氮化镓作为典型的第三代半导体材料,具有禁带带隙宽、热导率高等优异性能而受到广泛关注。氮化镓相较于第一代和第二代半导体材料除了具有更宽的禁带(在室温下其禁带宽度为3.4eV),可以发射波长较短的蓝光,其还具有高击穿电压、高电子迁移率、化学性质稳定、耐高温及耐腐蚀等特点。因此,氮化镓非常适合用于制作抗辐射、高频、大功率和高密度集成的电子器件以及蓝、绿光和紫外光电子器件。目前,氮化镓半导体材料的研究和应用已成为全球半导体研究的前沿和热点。
在利用氮化镓衬底制备发光二极管或者电力电子器件时,通常要求氮化镓衬底具有较小的电阻率。目前在氮化镓外延生长时,通过掺杂的方法来降低氮化镓衬底的电阻率,一般掺入的为硅元素。但是由于含硅气体的分解温度较低,其在进入反应腔的气体管道内便开始分解,分解后的硅附着在管壁上,影响了到达氮化镓外延层的硅元素的数量,进而影响了氮化镓外延层的掺杂水平,同时,附着在管壁上的硅堵塞气体管路,使得气体管路受热不均严重时甚至会导致气体管路破裂。因此,如何在掺杂过程中保证氮化镓外延的掺杂水平以及保证气体管路通畅成为目前亟待解决的问题。
基于此,有必要针对现有技术中的上述问题,提供一种半导体结构、自支撑掺杂氮化镓层及其制备方法。
本发明提供一种N型掺杂氮化镓层的制备方法,其特征在于,包括如下步骤:
提供衬底;
于所述衬底上形成图形化掩膜层;
将所得结构至于反应腔室内,将N型掺杂气体同含氯反应气体与金属镓反应后的反应产物经由同一通气管路通入所述反应腔室内,以于所述图形化掩膜层上形成N型掺杂氮化镓层。
上述实施例N型掺杂氮化镓层的制备方法中,N型掺杂气体如含硅气体或含硅混合气体进行掺杂外延生长时,由于含硅气体,如硅烷或二氯硅烷的分解温度较低(约600℃-1000℃),低于氮化镓外延生长温度1000℃以上。因此就会造成N型掺杂气体在进入反应腔的气体管道内便开始受热分解,分解后的硅附着在气体管道内壁上,其不但影响到达衬底处的硅元素的数量,达不到预期的硅掺杂浓度,也使气体管道内壁上形成一层黑色硅沉积物,为后续氮化镓外延生长带入杂质,形成麻点(Pits),严重时甚至时因沉积过多而造成堵塞气体管路,或者因硅沉积过多而造成受热不均而造成气体管道破裂;而本发明通过将N型掺杂气体与含氯反应气体与金属镓的反应产物使用同一气体通路,可以阻止N型掺杂气体分解生成的硅附着在气体通路上,进而使硅元素能够进入衬底附近参与氮化镓气相外延反应进而掺杂进入外延的氮化镓上,达到掺杂的效果,同时也解决了硅沉积在气体通路内壁上,形成黑色沉积物,污染下一次外延生长的问题,也解决了因N型掺杂物质沉积造成气体管路堵塞导致气体管路受热不均而破裂等问题。
在其中一个实施例中,于所述衬底上形成所述图形化掩膜层之前还包括于所述衬底的表面形成氮化物缓冲层的步骤,于所述衬底的表面形成所述氮化物缓冲层包括如下步骤:
于所述衬底上形成至少一层AlxlnyGazN层,其中0≤x≤1,0≤y≤1,0≤z≤1且x+y+z=1;所述图形化掩膜层形成于所述氮化物缓冲层的表面。
在其中一个实施例中,于所述衬底上形成AlxlnyGazN层之前还包括如下步骤:
于所述衬底的表面形成AlN层;所述AlxlnyGazN层形成于所述AlN层的表面。
在其中一个实施例中,于所述氮化物缓冲层上形成所述图形化掩膜层包括如下步骤:
于所述氮化物缓冲层上形成单层掩膜层,所述单层掩膜层包括金属掩膜层、合金掩膜层、硅基氧化物、硅基氮化物、金属氧化物、金属氮化物中的至少一种;
对所述单层掩膜层进行图形化处理,以得到所述图形化掩膜层。
在其中一个实施例中,于所述氮化物缓冲层上形成所述图形化掩膜层包括如下步骤:
于所述氮化物缓冲层上形成多层掩膜层,所述多层掩膜层中的各层掩膜层包括金属掩膜层、合金掩膜层、硅基氧化物、硅基氮化物、金属氧化物、金属氮化物中的至少一种;对所述各层掩膜层进行图形化处理,以得到所述图形化掩膜层。
在其中一个实施例中,于所述图形化掩膜层上形成N型掺杂氮化镓层之前还包括于所述图形化掩膜层的开口内及所述图形化掩膜层的表面形成氮化镓缓冲层的步骤;所述N型掺杂氮化镓层形成于所述氮化镓缓冲层上。
在其中一个实施例中,所述氮化镓缓冲层的厚度为1um~150um。
在其中一个实施例中,所述N型掺杂气体包括含硅气体或含硅混合气体。
本发明还提供一种N型掺杂氮化镓层,所述N型掺杂氮化镓层采用如权利要求1至8中任一项所述的N型掺杂氮化镓层的制备方法制备而得到。
上述实施例N型掺杂氮化镓层中,N型掺杂气体如含硅气体或含硅混合气体进行掺杂外延生长时,由于含硅气体,如硅烷或二氯硅烷的分解温度较低(约600℃-1000℃),低于氮化镓外延生长温度1000℃以上。因此就会造成N型掺杂气体在进入反应腔的气体管道内便开始受热分解,分解后的硅附着在气体管道内壁上,其不但影响到达衬底处的硅元素的数量,达不到预期的硅掺杂浓度,也使气体管道内壁上形成一层黑色硅沉积物,为后续氮化镓外延生长带入杂质,形成麻点(Pits),严重时甚至时因沉积过多而造成堵塞气体管路,或者因硅沉积过多而造成受热不均而造成气体管道破裂;而本发明通过将N型掺杂气体与含氯反应气体与金属镓的反应产物使用同一气体通路,可以阻止N型掺杂气体分解生成的硅附着在气体通路上,进而使硅元素能够进入衬底附近参与氮化镓气相外延反应进而掺杂进入外延的氮化镓上,达到掺杂的效果,同时也解决了硅沉积在气体通路内壁上,形成黑色沉积物,污染下一次外延生长的问题,也解决了因沉积过后造成通气管堵塞或者破裂等事的问题。
本发明还提供一种自支撑掺杂氮化镓层的制备方法,包括如下步骤:
采用上述任一方案方案中所述的N型掺杂氮化镓层的制备方法制备的所述N型掺杂氮化镓层:
对所述N型掺杂氮化镓层进行降温处理,使得所述N型掺杂氮化镓层自动剥离以得到所述自支撑掺杂氮化镓层。
本发明还提供一种自支撑掺杂氮化镓层,所述自支撑掺杂氮化镓层采用上所述方案中所述的自支撑掺杂氮化镓层的制备方法制备而得到
附图说明
图1为本发明一个实施例中提供的半导体结构的制备方法的流程图;
图2至图7为本发明一个实施例中提供的半导体结构的制备方法中各步骤所得结构的截面结构示意图;
图8为本发明另一个实施例中提供的自支撑掺杂氮化镓层的制备方法的流程图;
图9为本发明一个实施例中提供的自支撑掺杂氮化镓层的制备方法中制备的自支撑掺杂氮化镓层的截面结构示意图。
附图标记说明:
10 衬底
11 氮化物缓冲层
111 AlN层
112 AlxlnyGazN层
12’ 掩膜层
12 图形化掩膜层
13 氮化镓缓冲层
14 N型掺杂氮化镓层
15 自支撑掺杂氮化镓层
22 开口
具体实施方式
为了便于理解本申请,下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的首选实施例。但是,本申请可以以许多不同的形式来实现,并不限于本文所描述的实施例。相反地,提供这些实施例的目的是使对本申请的公开内容更加透彻全面。
需要说明的是,当一个元件被认为是“连接”另一个元件,它可以是直接连接到另一个元件并与之结合为一体,或者可能同时存在居中元件。本文所使用的术语“安装”、“一端”、“另一端”以及类似的表述只是为了说明的目的。
除非另有定义,本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的,不是旨在于限制本申请。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
如图1所示,本发明一种N型掺杂氮化镓层的制备方法,N型参照氮化镓层的制备方法包括如下步骤:
S10:提供衬底;
S11:于所述衬底上形成图形化掩膜层;
S12:将所得结构至于所述腔室内,将N型掺杂气体同含氯反应气体与金属镓反应后的反应产物经由同一通气管路通入所述反应腔室内,以于所述图形化掩膜层上形成N型掺杂氮化镓层。
在一个示例中,如图2所示,步骤S10中提供的衬底10可以包括但不限于硅衬底、蓝宝石衬底、玻璃衬底、碳化硅衬底、氮化镓衬底或砷化镓衬底等中的任一种。
在一个示例中,如图3所示,步骤S10之后还包括于衬底10的表面形成氮化物缓冲层11的步骤,在一个示例中,于衬底10的表面形成氮化物缓冲层11包括如下步骤:
于衬底10上形成至少一层AlxlnyGazN层112,其中0≤x≤1,0≤y≤1,0≤z≤1且x+y+z=1。
在一个示例中,可以采用氢化物气相外延(HVPE)工艺、金属有机物化学气相沉积(MOCVD)、物理气相沉积工艺(PVD)、分子束外延生长(MBE)工艺或氨热法等等中的任一种形成AlxlnyGazN层112。
在一个示例中,每层AlxlnyGazN层112的厚度可以为50nm~10μm,氮化物缓冲层11的表面粗糙度可以在5nm以下;优选地,AlxlnyGazN层112的厚度可以为70nm~3μm,AlxlnyGazN层112的表面粗糙度可以为2nm以下;更为优选地,AlxlnyGazN层112的表面粗糙度可以为1nm以下。
在另一个示例中,于衬底上形成AlxlnyGazN层112之前还包括如下步骤:
于衬底10的表面形成AlN层111;AlxlnyGazN层112形成于AlN层111的表面。
在一个示例中,AlN层111的厚度均可以为1nm~10000nm,譬如,1nm、1000nm、2000nm、3000nm、4000nm、5000nm、6000nm、7000nm、8000nm、9000nm或10000nm等等。
在一个可选的示例中,如图4所示,步骤S11可以包括如下步骤:
于氮化物缓冲层11上形成单层掩膜层12’,所述单层掩膜层12’包括金属掩膜层、合金掩膜层、硅基氧化物、硅基氮化物、金属氧化物、金属氮化物中的至少一种;
对单层掩膜层12’进行图形化处理,以得到图5所示的图形化掩膜层12。
在一个示例中,如图4所示,步骤S11可以包括如下步骤:
于氮化物缓冲层上形成多层掩膜层12’,多层掩膜层12’中的各层掩膜层12’包括金属掩膜层、合金掩膜层、硅基氧化物、硅基氮化物、金属氧化物、金属氮化物中的至少一种;
对各层掩膜层12进行图形化处理,以得到图5所示的多层图形化掩膜层12。
需要说明的是,图4中仅以单层掩膜层12’和图5中仅以单层图形化掩膜层12作为示例,在其他示例中,掩膜层12’的具体层数及图形化掩膜层12的具体层数可以根据需要进行设定。
如图6所示,在形成N型氮化镓层14之前,还包括于多层图形化掩膜层12的表面形成氮化镓缓冲层13的步骤,N型氮化镓层14形成于氮化镓缓冲层13上,优选地,氮化镓缓冲层13的厚度在1~250um。
在一个可选的示例中,可以低温生长氮化镓缓冲层13,氮化镓缓冲层13的生长温度为800℃~1000℃,譬如,800℃、900℃或1000℃;低温缓冲层的厚度为1um~250um,譬如,1um、10um、50um、100um、150um、200um或250um等。
在其中一个实施例中,可以低压生长氮化镓缓冲层13,氮化镓缓冲层13的生长压力为10torr(托)~600torr,譬如,10torr、200torr、400torr或600torr;低压缓冲层的生长温度为900℃~1100℃,譬如,900℃、1000℃或1100℃;低压缓冲层的厚度为1um~250um,譬如,1um、10um、50um、100um、150um、200um或250um等。
在其中一个实施例中,可以高五三比层生长氮化镓缓冲层13,氮化镓缓冲层13的生长的V/III为10~700,譬如,10、100、300、500或700高V/III缓冲层的生长温度为900℃~1100℃,譬如,900℃、1000℃或1100℃;高V/III缓冲层的厚度为1μm~250μm,譬如,1um、10um、50um、100um、150um、200um或250um等。
需要说明的是,图7中仅以在形成N型氮化镓层之前,积淀氮化镓缓冲层13为示例,在其他示例中,可以根据需要进行设定。
具体的,于氮化镓缓冲层13的表面形成N型氮化镓层14;当然,在其他示例中,也可以为N型氮化镓层14直接形成于图形化掩膜层12的开口内及表面,即不形成氮化镓层13而直接于图形化掩膜层12上形成N型氮化镓层14。N型氮化镓层14的掺杂物质包括含硅气体或含硅混合气体,形成N型氮化镓层14的过程中,使用含硅气体或含硅混合气体进行掺杂,且含硅气体或含硅混合气体同含氯气体与金属镓反应后的反应产物经由同一个气体管路通入至形成N型氮化镓层的反应腔室内。
由于在使用含硅气体或含硅混合气体进行掺杂外延生长时,由于含硅气体,如硅烷或二氯硅烷的分解温度较低(约600℃-1000℃),低于氮化镓外延生长温度1000℃以上。因此就会造成含硅气体或含硅混合气体在进入反应腔的气体管道内便开始受热分解,分解后的硅附着在气体管道内壁上,其不但影响到达衬底处的硅元素的数量,达不到预期的硅掺杂浓度,也使气体管道内壁上形成一层黑色硅沉积物,为后续氮化镓外延生长带入杂质,形成麻点(Pits),严重时甚至时因沉积过多而造成堵塞气体管路,或者因硅沉积过多而造成受热不均而造成气体管道破裂;而上述示例中通过将含硅气体或含硅混合气体同含氯气体与金属镓反应后的反应产物(多为氯化镓,可能还有少量氯化氢或氯气及其他载气)经由同一个气体管路通入至形成所述N型氮化镓层的反应腔室内,可以阻止N型掺杂气体分解生长的硅附着在气体管路上(达到上述效果的一个原因可以为含氯气体与金属镓反应后的反应产物可以阻止N型掺杂气体分解生长的硅附着在气体管路上),使得气体管路内壁清洁如新,基本无硅沉积在气体管路内壁上;同时可以确保硅元素能够进入衬底附近参与氮化镓气相外延反应进而掺杂进入外延的淡化加速,从而保证掺杂效果。
具体的,进行N型氮化镓层14生长时,所使用的反应气体包括含氮反应气体,优选地,氨气,该反应气体不经过镓舟而直接通过气体管道到达衬底附近;含氯反应气体,优选地,氯气或氯化氢气体,含氯反应气体通过镓舟与金属镓反应生成氯化镓。
更为具体的,反应形成N型氮化镓层14时,含氮反应气体及含氯反应气体可以经由载气运送至反应室内,所用载气为氢气,氮气,氩气,氦气中的一种或几种的混合气体;N型掺杂物质,包括含硅气体或含硅混合气体,含硅气体,优选地,硅烷,一氯硅烷,二氯硅烷,三氯硅烷,四氯硅烷中的一种或几种,所述含硅混合气体为含硅气体与不与之反应的其他气体的预混气,其中含硅气体的体积含量在0.01%-99.9%之间,种类可以为硅烷、一氯硅烷、二氯硅烷、三氯硅烷、四氯硅烷中的一种或几种,预混气中其他气体可以为氢气、氮气、氦气、氩气、氯化氢中的一种或几种,在N型氮化镓层中,硅掺杂浓度大于等于1E+16atom/cm3;优选地,大于等于2E+16atom/cm3;更优的,大于等于5E+16atom/cm3
需要说明的是,在进行N型氮化镓层14生长时,可以在整个氮化镓外延过程中持续通入N型掺杂物质进而使整个自支撑氮化镓衬底均为N型掺杂氮化镓层14,也可以根据需求,在氮化镓外延生长的某一个或几个过程通入N型掺杂物质,使外延生长的氮化镓的某一个或几个部位为N型掺杂氮化镓层14,通入N型掺杂物质的外延生长过程与未通入N型掺杂物质的外延生长过程的生长速率可以相同也可以不同,原则上,N型掺杂氮化镓层14刚开始的生长速率小于后续生长速率。
在又一实施例中,本发明还提供一种N型掺杂氮化镓层,本实施例中的N型掺杂氮化镓层如图2至图7所示的N型掺杂氮化镓层的制备方法制备而得到。
如图8所示,本发明提供一种自支撑掺杂氮化镓层的制备方法,自支撑掺杂氮化镓层的制备方法包括如下步骤:
S20:采用如图1所示的N型氮化镓层的制备方法制备所述N型掺杂氮化镓层;
S21:对所述N型掺杂氮化镓层进行降温处理,使得所述N型掺杂氮化镓层自动剥离以得到所述自支撑掺杂氮化镓层;
在其中一个实施例中,步骤S21中,降温过程可以是自然降温,也可以是控制速率型降温,也可以是自然降温与控制速率型降温的组合,比如,先按照控制速率降温从生长温度将至600℃~800℃,然后在自然降温至可操作温度。
在又一实施例中,本发明还提供一种自支撑掺杂氮化镓层,本实施例中的自支撑掺杂氮化镓层如图2至图8所示的自支撑掺杂氮化镓层的制备方法制备而得到,自支撑掺杂氮化镓层15如图9所示。
以上所述实施例的各技术特征可以进行任意的组合,为使描述简洁,未对上述实施例中的各个技术特征所有可能的组合都进行描述,然而,只要这些技术特征的组合不存在矛盾,都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施例方式,其描述较为具体和详细,但并不能因此而理解为对本发明专利范围的限制。应当指出的是,对于本领域的普通技术人员来说,在不脱离本发明构思的前提下,还可以做出若干变形和改进,这些都属于本发明的保护范围。因此,本发明的专利保护范围应以所附权利要求为准。

Claims (11)

1.一种N型掺杂氮化镓层的制备方法,其特征在于,包括如下步骤:
提供衬底;
于所述衬底上形成图形化掩膜层;
将所得结构至于反应腔室内,将N型掺杂气体同含氯反应气体与金属镓反应后的反应产物经由同一通气管路通入所述反应腔室内,以于所述图形化掩膜层上形成N型掺杂氮化镓层。
2.根据权利要求1所述的半导体结构的制备方法,其特征在于,于所述衬底上形成所述图形化掩膜层之前还包括于所述衬底的表面形成氮化物缓冲层的步骤,于所述衬底的表面形成所述氮化物缓冲层包括如下步骤:
于所述衬底上形成至少一层AlxlnyGazN层,其中0≤x≤1,0≤y≤1,0≤z≤1且x+y+z=1;所述图形化掩膜层形成于所述氮化物缓冲层的表面。
3.根据权利要求2所述的半导体结构的制备方法,其特征在于,于所述衬底上形成AlxlnyGazN层之前还包括如下步骤:
于所述衬底的表面形成AlN层;所述AlxlnyGazN层形成于所述AlN层的表面。
4.根据权利要求1所述的N型掺杂氮化镓层的制备方法,其特征在于,于所述氮化物缓冲层上形成所述图形化掩膜层包括如下步骤:
于所述氮化物缓冲层上形成单层掩膜层,所述单层掩膜层包括金属掩膜层、合金掩膜层、硅基氧化物、硅基氮化物、金属氧化物、金属氮化物中的至少一种;
对所述单层掩膜层进行图形化处理,以得到所述单层图形化掩膜层。
5.根据权利要求1所述的N型掺杂氮化镓层的制备方法,其特征在于,于所述氮化物缓冲层上形成所述图形化掩膜层包括如下步骤:
于所述氮化物缓冲层上形成多层掩膜层,所述多层掩膜层中的各层掩膜层包括金属掩膜层、合金掩膜层、硅基氧化物、硅基氮化物、金属氧化物、金属氮化物中的至少一种;对所述各层掩膜层进行图形化处理,以得到所述多层图形化掩膜层。
6.根据权利要求1所述的N型掺杂氮化镓层的制备方法,其特征在于,于所述图形化掩膜层上形成N型掺杂氮化镓层之前还包括于所述图形化掩膜层的开口内及所述图形化掩膜层的表面形成氮化镓缓冲层的步骤;所述N型掺杂氮化镓层形成于所述氮化镓缓冲层上。
7.根据权利要求6所述的N型掺杂氮化镓层的制备方法,其特征在于,所述氮化镓缓冲层的厚度为1um~150um。
8.根据权利要求1所述的N型掺杂氮化镓层的制备方法,其特征在于,所述N型掺杂气体包括含硅气体或含硅混合气体。
9.一种N型掺杂氮化镓层,其特征在于,所述N型掺杂氮化镓层采用如权利要求1至8中任一项所述的N型掺杂氮化镓层的制备方法制备而得到。
10.一种自支撑掺杂氮化镓层的制备方法,其特征在于,包括如下步骤:
采用如权利要求1至8中任一项所述的N型掺杂氮化镓层的制备方法制备的所述N型掺杂氮化镓层:
对所述N型掺杂氮化镓层进行降温处理,使得所述N型掺杂氮化镓层自动剥离以得到所述自支撑掺杂氮化镓层。
11.一种自支撑掺杂氮化镓层,其特征在于,所述自支撑掺杂氮化镓层采用如权利要求10中任一项所述的制备方法制备而得到。
CN202010059925.9A 2020-01-19 2020-01-19 半导体结构、自支撑掺杂氮化镓层及其制备方法 Pending CN111172509A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010059925.9A CN111172509A (zh) 2020-01-19 2020-01-19 半导体结构、自支撑掺杂氮化镓层及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010059925.9A CN111172509A (zh) 2020-01-19 2020-01-19 半导体结构、自支撑掺杂氮化镓层及其制备方法

Publications (1)

Publication Number Publication Date
CN111172509A true CN111172509A (zh) 2020-05-19

Family

ID=70652904

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010059925.9A Pending CN111172509A (zh) 2020-01-19 2020-01-19 半导体结构、自支撑掺杂氮化镓层及其制备方法

Country Status (1)

Country Link
CN (1) CN111172509A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112820632A (zh) * 2021-01-14 2021-05-18 镓特半导体科技(上海)有限公司 半导体结构、自支撑氮化镓层及其制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110263111A1 (en) * 2010-04-21 2011-10-27 Yuriy Melnik Group iii-nitride n-type doping
CN102714145A (zh) * 2009-03-27 2012-10-03 同和控股(集团)有限公司 第iii族氮化物半导体生长基板、第iii族氮化物半导体外延基板、第iii族氮化物半导体元件和第iii族氮化物半导体自立基板、及它们的制造方法
US20130048942A1 (en) * 2011-08-22 2013-02-28 Hitachi Cable, Ltd. Nitride semiconductor template and light-emitting diode

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102714145A (zh) * 2009-03-27 2012-10-03 同和控股(集团)有限公司 第iii族氮化物半导体生长基板、第iii族氮化物半导体外延基板、第iii族氮化物半导体元件和第iii族氮化物半导体自立基板、及它们的制造方法
US20110263111A1 (en) * 2010-04-21 2011-10-27 Yuriy Melnik Group iii-nitride n-type doping
US20130048942A1 (en) * 2011-08-22 2013-02-28 Hitachi Cable, Ltd. Nitride semiconductor template and light-emitting diode

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112820632A (zh) * 2021-01-14 2021-05-18 镓特半导体科技(上海)有限公司 半导体结构、自支撑氮化镓层及其制备方法
CN112820632B (zh) * 2021-01-14 2024-01-09 镓特半导体科技(上海)有限公司 半导体结构、自支撑氮化镓层及其制备方法

Similar Documents

Publication Publication Date Title
TWI566275B (zh) 在圖案化基材上藉由氫化物氣相磊晶法(hvpe)形成三族氮化物結晶膜的方法
US20110244663A1 (en) Forming a compound-nitride structure that includes a nucleation layer
JP2016155714A (ja) α−Ga2O3単結晶、α−Ga2O3の製造方法、および、それを用いた半導体素子
CN102414845A (zh) 用于制造led的mocvd单一腔室分割工艺
KR20150124025A (ko) 질화물 단결정 성장방법 및 질화물 반도체 소자 제조방법
WO2011044046A2 (en) Improved multichamber split processes for led manufacturing
US20110003420A1 (en) Fabrication method of gallium nitride-based compound semiconductor
CN111663181B (zh) 一种氧化镓膜的制备方法及其应用
JP3279528B2 (ja) 窒化物系iii−v族化合物半導体の製造方法
CN109119515A (zh) 一种发光二极管外延片及其制造方法
JP2010027868A (ja) 気相成長装置及び気相成長方法
JPH09134878A (ja) 窒化ガリウム系化合物半導体の製造方法
CN111218643A (zh) 自支撑氮化镓层及其制作方法
CN111223763B (zh) 半导体结构、自支撑氮化镓层及其制备方法
CN115000161A (zh) 半导体外延结构和半导体外延结构的制备方法
JP2005223243A (ja) Iii族窒化物系半導体結晶の製造方法及びハイドライド気相成長装置
JP5045955B2 (ja) Iii族窒化物半導体自立基板
CN111172509A (zh) 半导体结构、自支撑掺杂氮化镓层及其制备方法
KR100571225B1 (ko) 질화물계 화합물 반도체의 성장방법
JP2019048766A (ja) α−Ga2O3単結晶、α−Ga2O3の製造方法、および、それを用いた半導体素子
JP6842128B2 (ja) α−Ga2O3単結晶の製造装置
WO2004019390A2 (en) Mbe growth of an algan layer or algan multilayer structure
KR101586792B1 (ko) 그래핀을 이용한 나노와이어 구조체의 제조 방법 및 이에 의해 제조된 나노와이어 구조체
JP4699420B2 (ja) 窒化物膜の製造方法
US20100279461A1 (en) Method of Fabricating Zinc Oxide Film Having Matching Crystal Orientation to Silicon Substrate

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20200519