CN111162674B - 电荷泵和包括电荷泵的存储器件 - Google Patents

电荷泵和包括电荷泵的存储器件 Download PDF

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Abstract

一种电荷泵包括：充电单元，包括连接在被配置为接收输入电压的输入端子和第一节点之间的第一n型晶体管、连接在输入端子和第二节点之间的第二n型晶体管、被配置为基于第一时钟信号控制第一n型晶体管的第一栅极控制元件和被配置为基于具有与第一时钟信号相反相位的第二时钟信号控制第二n型晶体管的第二栅极控制元件；第一泵浦电容器，包括连接到第一节点的一端和被配置为接收第一时钟信号的另一端；第二泵浦电容器，包括连接到第二节点的一端和被配置为接收第二时钟信号的另一端；和输出单元。

Description

电荷泵和包括电荷泵的存储器件
对相关申请的交叉引用
本申请要求于2018年11月8日向韩国知识产权局提交的第10-2018-0136809号韩国专利申请的优先权，该申请的公开内容通过引用整体并入本文。
背景技术
本发明构思涉及电荷泵，并且，更具体地，涉及电荷泵和包括电荷泵的存储器件。
电荷泵具有一类直流(DC)-DC转换器，该类DC-DC转换器生成高于输入电压或低于接地电压的电压。电荷泵可以使用电容器作为能量存储元件，并且可以包括由时钟信号驱动的多个开关。
电荷泵可以用于各种应用和功能的电路中，诸如存储器件。例如，电荷泵可以在正电荷泵模式下生成高于电源电压的电压，或者在负电荷泵模式下生成低于接地电压的电压，以生成存储器件的写入电压或读取电压。
发明内容
本发明构思的实施例提供了一种包括充电单元的电荷泵，该充电单元包括n型晶体管。
根据本发明构思的一个方面，提供了一种电荷泵，包括：充电单元，包括连接在被配置为接收输入电压的输入端子和第一节点之间的第一n型晶体管；连接在输入端子和第二节点之间的第二n型晶体管；被配置为基于第一时钟信号控制第一n型晶体管的第一栅极控制元件；以及被配置为基于具有与第一时钟信号相反相位的第二时钟信号控制第二n型晶体管的第二栅极控制元件；第一泵浦电容器(pumping capacitor)，包括连接到第一节点的一端和被配置为接收第一时钟信号的另一端；第二泵浦电容器，包括连接到第二节点的一端和被配置为接收第二时钟信号的另一端；以及在充电单元和输出端子之间的输出单元，该输出单元被配置为将第一节点处的第一电压或第二节点处的第二电压输出到输出端子。
根据本发明构思的另一方面，提供了一种电荷泵，包括：第一泵浦电容器，包括连接到第一节点的一端和被配置为接收第一时钟信号的另一端；第二泵浦电容器，包括连接到第二节点的一端和被配置为接收与第一时钟信号互补的第二时钟信号的另一端；充电单元，包括：第一n型晶体管，被配置为基于第一时钟信号用输入电压对第一泵浦电容器充电，和第二n型晶体管，被配置为基于第二时钟信号用输入电压对第二泵浦电容器充电；以及输出单元，经由第一节点和第二节点连接到充电单元，该输出单元被配置为响应于第一时钟信号和第二时钟信号交替地将第一节点和第二节点的节点电压输出到输出端子。
根据本发明构思的另一方面，提供了一种存储器件，包括：存储单元阵列，包括被配置为存储数据的多个存储单元；控制逻辑，被配置为输出控制信号，该控制信号控制在存储单元阵列中编程数据的编程操作以及从存储单元阵列读取数据的读取操作；以及电压发生器，被配置为响应于控制信号生成用于编程操作和读取操作的操作电压，其中该电压发生器包括：充电单元，包括连接在被配置为接收输入电压的输入端子和第一节点之间的第一n型晶体管，连接在输入端子和第二节点之间的第二n型晶体管，被配置为基于第一时钟信号控制第一n型晶体管的第一栅极控制元件，以及被配置为基于具有与第一时钟信号相反相位的第二时钟信号控制第二n型晶体管的第二栅极控制元件；第一泵浦电容器，包括连接到第一节点的一端和被配置为接收第一时钟信号的另一端；第二泵浦电容器，包括连接到第二节点的一端和被配置为接收第二时钟信号的另一端；以及输出单元，连接在充电单元和输出端子之间，该输出单元被配置为将第一节点处的第一电压或第二节点处的第二电压输出到输出端子。
附图说明
从以下结合附图的详细描述中，将更清楚地理解本发明构思的实施例，其中：
图1是示出根据本发明构思的一些实施例的电荷泵的配置的框图；
图2是根据本发明构思的一些实施例的充电单元的详细电路图；
图3示出了根据本发明构思的一些实施例的n型晶体管的截面图；
图4A至图4C分别示出了根据本发明构思的一些实施例的输出单元的详细电路图；
图5A和图5B分别示出了根据本发明构思的一些实施例的用于描述电荷泵的操作的电路图；
图6示出了根据本发明构思的一些实施例的电荷泵电路的各个电压的时序图；
图7示出了根据本发明构思的一些实施例的用于描述通过多个电荷泵生成输出电压的框图；
图8示出了根据本发明构思的一些实施例的包括电荷泵的存储器件的框图；
图9A示出了根据本发明构思的一些示例实施例的电荷泵的详细电路图，并且图9B示出了图9A中的区域A的详细电路图；
图10示出了根据本发明构思的一些实施例的用于描述图9A和图9B中电荷再循环电路的操作的各个电压的时序图；和
图11是示出其中根据本发明构思的一些实施例的包括电荷泵的存储器件被包括在固态驱动器(SSD)系统中的示例的框图。
具体实施方式
现在将参考附图更全面地描述本发明构思，在附图中示出了本发明构思的示例实施例。贯穿本说明书，相同的参考标记可以指代相同的元件。如本文所使用的，术语“和/或”包括一个或多个相关联的列出项目的任何和所有组合。注意，相对于一个实施例描述的方面可以合并在不同的实施例中，尽管没有相对于其特别描述。也就是说，所有实施例和/或任何实施例的特征可以以任何方式和/或组合来组合。
图1是示出根据本发明构思的一些实施例的电荷泵10的配置的框图。
参考图1，电荷泵10可以接收输入电压VIN、第一时钟信号CLK1和第二时钟信号CLK2，并且，基于此，可以生成输出电压VOUT。例如，电荷泵10可以在正电荷泵模式和负电荷泵模式之一中操作，在正电荷泵模式下，通过将输入电压VIN升高(level up)第一时钟信号CLK1(或第二时钟信号CLK2)的上升量来生成输出电压VOUT，在负电荷泵模式下，通过将输入电压VIN降低(level down)第一时钟信号CLK1(或第二时钟信号CLK2)的减少量来生成输出电压VOUT。
电荷泵10可以包括充电单元100、输出单元200、第一泵浦电容器CP1和第二泵浦电容器CP2。充电单元100和输出单元200可以经由第一节点N1和第二节点N2互连。第一泵浦电容器CP1的一端可以连接到第一节点N1，并且第一时钟信号CLK1可以施加到其另一端。另外，第二泵浦电容器CP2的一端可以连接到第二节点N2，并且第二时钟信号CLK2可以施加到其另一端。
充电单元100可以接收输入电压VIN，并且可以交替地对第一泵浦电容器CP1和第二泵浦电容器CP2充电。在示例实施例中，充电单元100可以包括第一n型晶体管(或NMOS)，其基于第一时钟信号CLK1导通/截止，并且布置在被配置为接收输入电压VIN的输入端子和第一节点N1之间。另外，充电单元100可以包括第二n型晶体管，其基于第二时钟信号CLK2导通/截止，并且布置在输入端子和第二节点N2之间。例如，第一时钟信号CLK1和第二时钟信号CLK2可以互补。
输出单元200可以经由第一节点N1和第二节点N2连接到充电单元100，并且可以响应于第一时钟信号CLK1和第二时钟信号CLK2交替地将第一节点N1和第二节点N2的节点电压输出到输出端子。在示例实施例中，输出单元200可以包括第三n型晶体管，其基于第二时钟信号CLK2导通/截止，并且布置在第一节点N1和输出端子之间。另外，输出单元200可以包括第四n型晶体管，其基于第一时钟信号CLK1导通/截止，并且布置在第二节点N2和输出端子之间。
例如，当电荷泵10在负电荷泵模式下操作时，当第一时钟信号CLK1被激活时，可以施加输入电压VIN，并且当第一时钟信号CLK1被去激活时，与输入电压VIN和第一时钟信号CLK1之间的差相对应的电压可以被施加到第一节点N1。当第一时钟信号CLK1和第二时钟信号CLK2互补时，输出单元200可以向输出端子输出被施加到第一节点N1的、输入电压VIN和第一时钟信号CLK1之间的差。
根据示例实施例，在充电单元100中提供的第一n型晶体管和第二n型晶体管中的每一个的体(bulk)可以形成在于p型半导体衬底上形成的深n阱(deep-n well)的一部分中。例如，当电荷泵10在负电荷泵模式下操作时，大于或等于施加到p型半导体衬底的电压的电压可以被施加到深n阱。因此，根据一些实施例的电荷泵10可以减小在负电荷泵模式下发生的体效应(body effect)。下面提供其详细描述。
图2是根据本发明构思的一些实施例的充电单元的详细电路图。图2可以是，例如根据本发明构思的一些实施例的图1中充电单元100的电路图。
参考图2，充电单元100可以包括第一n型晶体管M1、第二n型晶体管M2、第一体控制元件(bulk control element)110、第二体控制元件120、第一栅极控制元件130和第二栅极控制元件140。另外，充电单元100可以进一步包括第一升压电容器C1和第二升压电容器C2。
第一升压电容器C1的一端ND1可以连接到第一栅极控制元件130，并且第一时钟信号CLK1可以施加到第一升压电容器C1的另一端。另外，第二升压电容器C2的一端ND2可以连接到第二栅极控制元件140，并且第二时钟信号CLK2可以施加到第二升压电容器C2的另一端。
输入电压VIN可以施加到第一n型晶体管M1的一端，并且第一n型晶体管M1的另一端可以连接到第一节点N1。另外，第一n型晶体管M1可以经由第一n型晶体管M1的除栅极之外的两端(源极和漏极)连接到第一体控制元件110，并且第一n型晶体管M1的栅极可以连接到第一栅极控制元件130。
第一体控制元件110可以包括第一n型晶体管M1的一端和另一端(源极和漏极)之间的交叉耦合的体控制晶体管(MK1和MQ1)。例如，体控制晶体管(MK1和MQ1)可以是n型晶体管，其中，其体连接到第一n型晶体管M1的体DN1。第一体控制元件110可以通过配置与第一n型晶体管M1的源极、漏极和体的反馈来控制施加到第一n型晶体管M1的漏极、源极和体中的每一个的电压。例如，第一体控制元件110可以控制第一n型晶体管M1的体电压保持在低于漏极电压和源极电压。换句话说，第一体控制元件110可以控制施加到体DN1的电压保持为在施加到第一n型晶体管M1的各个节点的电压当中的最低电平。
第一栅极控制元件130可以包括第一控制晶体管MD1，其栅极和漏极连接到第一升压电容器C1的一端ND1，且其源极连接到第一节点N1。第一控制晶体管MD1可以是n型晶体管，其体连接到第一n型晶体管M1的体DN1。
在示例实施例中，第一控制晶体管MD1可以具有与第一n型晶体管M1的宽/长(width/length，W/L)比大致相同的W/L比。例如，第一控制晶体管MD1和第一n型晶体管M1可以具有大致相同的尺寸。因为第一控制晶体管MD1和第一n型晶体管M1具有相同的W/L比，所以第一控制晶体管MD1和第一n型晶体管M1可以是具有相同阈值电压的晶体管。
例如，响应于第一时钟信号CLK1的激活，第一n型晶体管M1和第一控制晶体管MD1可以导通。第一n型晶体管M1的栅极电压可以根据第一时钟信号CLK1而变化，并且因此，第一n型晶体管M1可以作为开关操作。因此，当第一时钟信号CLK1被激活时，输入电压VIN可以施加到第一节点N1。
例如，响应于第一时钟信号CLK1的去激活，第一n型晶体管M1和第一控制晶体管MD1可以截止。当作为开关操作的第一n型晶体管M1截止时，第一节点N1可以与输入端子分离。例如，第一节点N1的电压和第一控制晶体管MD1的栅极电压可以彼此相差第一控制晶体管MD1的阈值电压。
输入电压VIN可以施加到第二n型晶体管M2的一端，并且其另一端可以连接到第二节点N2。另外，第二n型晶体管M2可以经由第二n型晶体管M2的除了栅极之外的两端(源极和漏极)连接到第二体控制元件120，并且第二n型晶体管M2的栅极可以连接到第二栅极控制元件140。
第二体控制元件120可以包括第二n型晶体管M2的一端和另一端(源极和漏极)之间的交叉耦合的体控制晶体管(MK2和MQ2)。例如，体控制晶体管(MK2和MQ2)可以是n型晶体管，其体连接到第二n型晶体管M2的体DN2。第二体控制元件120可以通过配置与第二n型晶体管M2的源极、漏极和体的反馈来控制施加到第二n型晶体管M2的漏极、源极和体中的每一个的电压。例如，第二体控制元件120可以控制第二n型晶体管M2的体电压保持低于漏极电压和源极电压。
第二栅极控制元件140可以包括第二控制晶体管MD2，其栅极和漏极连接到第二升压电容器C2的一端ND2，并且其源极连接到第二节点N2。第二控制晶体管MD2可以是n型晶体管，其体连接到第二n型晶体管M2的体DN2。
在示例实施例中，第二控制晶体管MD2可以具有与第二n型晶体管M2的宽/长(W/L)比大致相同的W/L比。例如，第二控制晶体管MD2和第二n型晶体管M2可以具有大致相同的尺寸。因为第二控制晶体管MD2和第二n型晶体管M2具有相同的W/L比，所以第二控制晶体管MD2和第二n型晶体管M2可以是具有相同阈值电压的晶体管。
例如，响应于第二时钟信号CLK2的激活，第二n型晶体管M2和第二控制晶体管MD2可以导通。第二n型晶体管M2的栅极电压可以根据第二时钟信号CLK2而变化，并且因此，第二n型晶体管M2可以作为开关操作。因此，当第二时钟信号CLK2被激活时，输入电压VIN可以施加到第二节点N2。
例如，响应于第二时钟信号CLK2的去激活，第二n型晶体管M2和第二控制晶体管MD2可以截止。当作为开关操作的第二n型晶体管M2截止时，第二节点N1可以与输入端子分离。例如，第二节点N2的电压和第二控制晶体管MD2的栅极电压可以彼此相差第二控制晶体管MD2的阈值电压。
图3示出了根据本发明构思的一些实施例的n型晶体管的截面图。例如，图3可以是图2中的第一n型晶体管M1和第二n型晶体管M2中的至少一个的截面图。
参考图3，可以在p型半导体衬底P_SUB上形成深n型阱DNW，并且可以在深n型阱DNW的一部分中形成P型阱PW。例如，第一n型晶体管M1和第二n型晶体管M2的第一体DN1和第二体DN2可以被分别被实施为p型阱PW。输入电压VIN、栅极电压VND1和第一节点电压VN1可以分别施加到形成在p型阱PW中的源极S、栅极G和漏极D，并且体电压VDN1可以被施加到p型阱PW。另外，深n型阱电压VDNW可以被施加到深n型阱DNW，并且接地电压可以被施加到p型半导体衬底P_SUB。
在示例实施例中，在负电荷泵操作期间，深n型阱电压VDNW可以大于或等于接地电压。另外，在负电荷泵操作期间，深n型阱电压VDNW可以大于或等于体电压VDN1。
例如，在负电荷泵操作期间，负电压可以被施加到p型阱PW作为体电压VDN1，并且深n型阱电压VDNW的正电压可以被施加到深n型阱DNW。因此，在p型阱PW和深p型阱DNW之间形成的第二寄生二极管PR_D2中可以发生反向偏置。另外，因为接地电压被施加到P型半导体衬底P_SUB，所以在P型半导体衬底P_SUB和深n型阱DNW之间形成的第一寄生二极管PR_D1中也可以发生反向偏置。因此，根据本发明构思的一些示例实施例，第一n型晶体管M1和第二n型晶体管M2可以减小在负电荷泵操作期间的体效应，并且也提高电荷泵操作的效率。
图4A至图4C分别示出了根据本发明构思的一些实施例的输出单元200、200a和200b的详细电路图。图4A至图4C中的每一个可以是例如图1中的输出单元200的电路图。
参考图4A，输出单元200可以包括第三n晶体管M3、第四n型晶体管M4、第三体控制元件210、第四体控制元件220和栅极控制元件230。另外，输出单元200可以进一步包括第三升压电容器C3和第四升压电容器C4。第三体控制元件210和第四体控制元件220可以分别具有与参考图2描述的第一体控制元件110和第二体控制元件120类似的结构，并且，因此，省略了对其的重复描述。
第三n型晶体管M3的一端可以连接到第一节点N1，并且其另一端可以连接到输出端子。另外，第三n型晶体管M3可以经由第三n型晶体管M3的除了栅极之外的两端(源极和漏极)连接到第三体控制元件210，并且第三n型晶体管M3的栅极可以连接到栅极控制元件230。
第四n型晶体管M4的一端可以连接到第二节点N2，并且其另一端可以连接到输出端子。另外，第四n型晶体管M4可以经由第四n型晶体管M4的除了栅极之外的两端(源极和漏极)连接到第四体控制元件220，并且第四n型晶体管M4的栅极可以连接到栅极控制元件230。
栅极控制元件230可以包括彼此交叉耦合的第三控制晶体管MD3和第四控制晶体管MD4。第三控制晶体管MD3的一端可以连接到第三升压电容器C3的一端ND3，并且第三控制晶体管MD3的另一端可以连接到输出端子。另外，第三控制晶体管MD3的体可以连接到第三n型晶体管M3的体DN3。另外，第三控制晶体管MD3的栅极可以连接到第四升压电容器C4的一端ND4。
第四控制晶体管MD4的一端可以连接到第四升压电容器C4的一个端子ND4，并且第四控制晶体管MD4的另一端可以连接到输出端子。另外，第四控制晶体管MD4的体可以连接到第四n型晶体管M4的体DN4。另外，第四控制晶体管MD4的栅极可以连接到第三升压电容器C3的一端ND3。
在示例性实施例中，第三和第四控制晶体管MD3和MD4可以分别具有与第三和第四n型晶体管M3和M4大致相同的W/L比。例如，第三和第四控制晶体管MD3和MD4可以分别具有与第三和第四n型晶体管M3和M4大致相同的尺寸。因为第三控制晶体管MD3和第三n型晶体管M3具有相同的W/L比，所以第三控制晶体管MD3和第三n型晶体管M3可以是具有相同阈值电压的晶体管，并且因为第四控制晶体管MD4和第四n型晶体管M4具有相同的W/L比，所以第四控制晶体管MD4和第四n型晶体管M4可以是具有相同阈值电压的晶体管。
在示例实施例中，第一时钟信号CLK1和第二时钟信号CLK2可以互补。例如，响应于第一时钟信号CLK1的激活(或者第二时钟信号CLK2的去激活)，第四n型晶体管M4可以导通，并且第三n型晶体管M3可以截止。第四n型晶体管M4可以具有根据激活的第一时钟信号CLK1而变化的栅极电压，并且因此可以作为导通开关操作。因此，当第一时钟信号CLK1被激活时，施加到第二节点N2的电压可以经由输出端子输出。另外，第三n型晶体管M3可以具有根据去激活的第二时钟信号CLK2而变化的栅极电压，并且因此可以作为截止开关来分离第一节点N1和输出端子。
例如，响应于第二时钟信号CLK2的激活(或者第一时钟信号CLK1的去激活)，第三n型晶体管M3可以导通，并且第四n型晶体管M4可以截止。第三n型晶体管M3可以具有根据激活的第二时钟信号CLK2而变化的栅极电压，并且因此可以作为导通开关操作。因此，当第二时钟信号CLK2被激活时，施加到第一节点N1的电压可以经由输出端子VOUT输出。另外，第四n型晶体管M4可以具有根据去激活的第一时钟信号CLK1而变化的栅极电压，并且因此可以作为截止开关操作，将第二节点N2和输出端子分离。
通过配置与第三n型晶体管M3和第四n型晶体管和M4栅极的反馈，栅极控制元件230可以控制当第一时钟信号CLK1和第二时钟信号CLK2中的每一个被激活时每一个n型晶体管的导通/截止状态被保持。例如，当第一时钟信号CLK1被激活时，栅极控制元件230可以控制第四n型晶体管M4的导通状态和第三n型晶体管M3的截止状态被保持。另外，当第二时钟信号CLK2被激活时，栅极控制元件230可以控制第三n型晶体管M3的导通状态和第四n型晶体管M4的截止状态被保持。
参考图4B，输出单元200a可以进一步包括第一二极管DD1和第二二极管DD2。在示例实施例中，第一二极管DD1的一端可以连接到第二节点N2a，并且第一二极管DD1的另一端可以连接到第三n型晶体管M3a的栅极。另外，第二二极管DD2的一端可以连接到第一节点N1a，并且第二二极管DD2的另一端可以连接到第四n型晶体管M4a的栅极。
第一二极管DD1和第二二极管DD2中的每一个可以控制第三n型晶体管M3a和第四n型晶体管M4a的栅极电压的更完全的切换。例如，当第二时钟信号CLK2a从去激活状态改变为激活状态时，可以根据第一二极管DD1的连接来执行第三n型晶体管M3a的快速切换。另外，当第一时钟信号CLK1a从去激活状态改变为激活状态时，可以根据第二二极管DD2的连接来执行第四n型晶体管M4a的快速切换。
参考图4C，输出单元200b可以包括第三n型晶体管M3b、第四n型晶体管M4b、第三栅极控制晶体管MN3b和第四栅极控制晶体管MN4b。第三n型晶体管M3b和第四n型晶体管M4b可以在第一节点N1b、第二节点N2b和输出端子之间交叉耦合。换句话说，第三n型晶体管M3b可以连接在第一节点N1b和输出端子之间，并且其栅极可以连接到第二节点N2b。另外，第四n型晶体管M4b可以连接在第二节点N2b和输出端子之间，并且其栅极可以连接到第一节点N1b。
第三栅极控制晶体管MN3b的栅极可以连接到第三n型晶体管M3b的栅极，第三栅极控制晶体管MN3b的一端和体可以连接到第三n型晶体管M3b的体DN3b，而第三栅极控制晶体管MN3b的另一端连接到输出端子。另外，第四栅极控制晶体管MN4b的栅极可以连接到第四n型晶体管M4b的栅极，第四栅极控制晶体管MN4b的一端和体可以连接到第四n型晶体管M4b的体DN4b，而第四栅极控制晶体管MN4b的另一端连接到输出端子。
图5A和图5B分别示出了用于描述根据本发明构思的一些实施例的电荷泵的操作的电路图。在示例实施例中，第一时钟信号CLK1和第二时钟信号CLK2互补，图5A示出了当第一时钟信号CLK1被激活时的电路图。另外，图5B示出了当第二时钟信号CLK2被激活时的电路图。为了便于解释，省略了在充电单元100和输出单元200中提供的第一体控制元件和第二体控制元件(图2中的110和120，以及图4A中的210和220)的配置，但是给出了其详细描述。
参考图5A，当第一时钟信号CLK1被激活时，第一n型晶体管M1和第四n型晶体管M4可以导通，并且第二n型晶体管M2和第三n型晶体管M3可以截止。换句话说，当第一时钟信号CLK1被激活时，可以形成将输入端子连接到第一节点N1的路径。此外，当第一时钟信号CLK1被激活时，可以形成连接第二节点N2和输出端子的路径。因此，当输入电压VIN被施加时可以对第一泵浦电容器CP1充电，并且已经在第二泵浦电容器CP2中充电的电压可以被放电作为输出电压VOUT。
例如，在负电荷泵操作中，当第一时钟信号CLK1和第二时钟信号CLK2在大约0和电源电压Vsup之间变化并且输入电压VIN大约为0V时，当第一时钟信号CLK1被激活(例如，到电源电压Vsup)时，第一泵浦电容器CP1可以被充电到电源电压的负值-Vsup。当第三n型晶体管M3基于第二时钟信号CLK2而截止时，可以分离第一节点N1和输出端子。
当第二时钟信号CLK2被去激活时，连接到第二泵浦电容器CP2——其已经被充电到电源电压的负值-Vsup——的第二节点N2的节点电压可以转变到电源电压的负值-Vsup。当第四n型晶体管M4基于第一时钟信号CLK1而导通时，可以生成输出电压VOUT作为电源电压的负值-Vsup。
参考图5B，当第二时钟信号CLK2被激活时，第二n型晶体管M2和第三n型晶体管M3可以导通，并且第一n型晶体管M1和第四n型晶体管M4可以截止。换句话说，当第二时钟信号CLK2被激活时，可以形成将输入端子连接到第二节点N2的路径。另外，当第二时钟信号CLK2被激活时，可以形成将第一节点N1连接到输出端子的路径。因此，当输入电压VIN被施加时可以对第二泵浦电容器CP2充电，并且在第一泵浦电容器CP1中充电的电压可以被放电作为输出电压VOUT。
例如，在负电荷泵操作中，当第二时钟信号CLK2被激活时，第二泵浦电容器CP2可以被充电到电源电压的负值-Vsup。当第四n型晶体管M4基于第一时钟信号CLK1而截止时，可以分离第二节点N2和输出端子。
当第一时钟信号CLK1被去激活时，连接到第一泵浦电容器CP1——其已经被充电到电源电压的负值-Vsup——的第一节点N1的节点电压可以转变到电源电压的负值-Vsup。当第三n型晶体管M3基于第二时钟信号CLK2而导通时，可以生成输出电压VOUT作为电源电压的负值-Vsup，其是第一节点N1的节点电压。
图6示出了根据本发明构思的一些实施例的电荷泵电路的各个电压的时序图。以下，参考图5A和图5B来描述图6。
参考图6，第一时钟信号CLK1和第二时钟信号CLK2可以互补。在去激活时，第一时钟信号CLK1和第二时钟信号CLK2可以分别与激活时的第一时钟信号CLK1和第二时钟信号CLK2相差电源电压Vsup。在示例实施例中，第一时钟信号CLK1和第二时钟信号CLK2中的每一个在去激活时可以是大约0V，并且第一时钟信号CLK1和第二时钟信号CLK2中的每一个在激活时可以是电源电压Vsup。例如，电源电压Vsup可以是从电荷泵10外部提供的电源输出的电压，或者可以是从电荷泵10内部提供的电源输出的电压。换句话说，电源电压Vsup可以被称为漏极电压(VDD)。
当第一时钟信号CLK1被激活时，第一n型晶体管M1可以导通，并且因此，第一节点N1的电压可以上升到输入电压VIN。另外，当第一时钟信号CLK1被去激活时，第一n型晶体管M1可以截止，并且因此，第一节点N1的电压可以下降到电源电压的负值-Vsup与输入电压VIN之和。换句话说，当第一时钟信号CLK1被激活时的第一节点N1的电压和当第一时钟信号CLK1被去激活时的第一节点N1的电压可以彼此相差电源电压Vsup。
另外，当第一时钟信号CLK1被激活时，第一升压电容器C1的一端ND1处的电压可以上升到输入电压VIN与第一控制晶体管MD1的阈值电压Vth_MD1之和。换句话说，基于输入电压VIN，根据第一时钟信号CLK1的上升/下降，第一升压电容器C1的一端ND1可以上升/下降第一n型晶体管M1的栅极-源极电压Vgs_M1。
当第二时钟信号CLK2被激活时，第二n型晶体管M2可以导通，并且因此，第二节点N2的电压可以上升到输入电压VIN。另外，当第二时钟信号CLK2被去激活时，第二n型晶体管M2可以截止，并且因此，第二节点N2的电压可以降低到负电源电压-Vsup与输入电压VIN之和。换句话说，当第二时钟信号CLK2被激活时的第二节点N2的电压和当第二时钟信号CLK2被去激活时的第二节点N2的电压可以彼此相差电源电压Vsup。
另外，当第二时钟信号CLK2被激活时，第二升压电容器C2的一端ND2处的电压可以上升到输入电压VIN与第二控制晶体管MD2的阈值电压Vth_MD2之和。换句话说，基于输入电压VIN，根据第二时钟信号CLK2的上升/下降，第二升压电容器C2的一端ND2可以上升/下降第二n型晶体管M2的栅极-源极电压Vgs_M2。
根据第一时钟信号CLK1的激活/去激活(或者，第二时钟信号CLK2的去激活/激活)，第三升压电容器C3的一端ND3和第四升压电容器C4的一端ND4可以互补地变化。当第一时钟信号CLK1上升(第二时钟信号CLK2下降)时，第三升压电容器C3的一端ND3处的电压可以从输入电压VIN下降到输入电压VIN与电源电压的负值-Vsup之和，并且第四升压电容器C4的一端ND4可以从输入电压VIN与电源电压的负值-Vsup之和上升到输入电压VIN。另外，当第一时钟信号CLK1下降(或者第二时钟信号CLK2上升)时，第三升压电容器C3的一端ND3的电压可以从输入电压VIN与电源电压的负值-Vsup之和上升到输入电压VIN，并且第四升压电容器C4的一端ND4的电压可以从输入电压VIN下降到输入电压VIN与电源电压的负值-Vsup之和。根据上述操作，电荷泵10可以生成输入电压VIN与电源电压的负值-Vsup之和作为输出电压VOUT。
当第一时钟信号CLK1被激活(或者第二时钟信号CLK2被去激活)时，第一节点N1的电压VN1和输出电压VOUT之间的差可以是电源电压的值Vsup(即，VN1-VOUT＝Vsup)。换句话说，当第一时钟信号CLK1被激活时，在连接在第一节点N1和输出端子之间的第三n型晶体管M3中，可能发生电源电压Vsup的电压降。虽然未示出，但是当第一时钟信号CLK1被激活时，在连接在输入端子和第二节点N2之间的第二n型晶体管M2中，也可能发生电源电压Vsup的电压降。
当第二时钟信号CLK2被激活(或者第一时钟信号CLK1被去激活)时，输入电压VIN和第一节点N1的电压VN1之间的差可以是电源电压的值Vsup(即，VIN-VN1＝Vsup)。换句话说，当第二时钟信号CLK2被激活时，在连接在输入端子和第一节点N1之间的第一n型晶体管M1中，可能发生电源电压Vsup的电压降。虽然未示出，但是当第二时钟信号CLK2被激活时，在连接在第二节点N2和输出端子之间的第四n型晶体管M4中，也可能发生电源电压Vsup的电压降。
在根据本发明构思的一些实施例的电荷泵中，当由电源电压Vsup(电源电压)激活的时钟信号被施加时，只有等于或小于电源电压Vsup的电压可以被施加到每个晶体管(例如，M1到M4)。因此，根据本发明构思的一些实施例的电荷泵可以通过仅使用低压晶体管而不使用单独的高压晶体管作为开关来充分实现电荷泵操作。结果，即使在小面积中也可以实施电荷泵电路，从而可以提高集成度。
图7示出了根据实施例通过第一至第n电荷泵10-1至10-n生成输出电压VOUT_n(n是正整数)的框图。
参考图7，n个电荷泵(10-1至10-n)可以响应于输入电压VIN顺序操作，并且最终可以生成输出电压VOUT_n。在示例实施例中，第一至第n电荷泵10-1至10-n中的每一个可以是参考图1至图6描述的电荷泵10。
例如，当输入电压VIN大约为0V，每个电荷泵的电容为C，由于每个电荷泵的切换而产生的寄生电容为Cp，输出电流为Iload，并且时钟信号的频率为f时，第n输出电压VOUT_n可以由下面的公式1定义。
【公式1】
VOUT_n＝-n(C/(C+Cp))Vsup+(n×Iload)/(f(C+Cp))
根据公式1，用于得到目标输出电压VOUT_n的电荷泵的数量n可以由下面的公式2定义。
【公式2】
n＝(VOUT_n)/((-C/(C+Cp))Vsup+Iload/(f(C+Cp)))
参考公式2，当电容C恒定时，当电源电压Vsup增加或者寄生电容Cp减小时，所需电荷泵的数量n可以减少。因为只有电源电压Vsup的电压被施加到负责切换的晶体管，所以根据本发明构思的一些实施例的电荷泵可以在电源电压Vsup的高电平下执行电荷泵操作，同时保持其电路的可靠性。因此，因为利用减少数量的n个电荷泵得到的，所以可以提高集成度。
图8示出了根据本发明构思的一些实施例的并入电荷泵10c的存储器件500的框图。
参考图8，存储器件500可以包括存储单元阵列510、控制逻辑520、行译码器530、页缓冲器540和电压发生器550。尽管在图8中未示出，但是存储器件500还可以包括数据输入/输出电路、输入/输出接口等。另外，尽管在图8中未示出，但是存储器件500还可以包括各种子电路，诸如用于纠正从存储单元阵列510读取的数据的错误的纠错电路。
存储单元阵列510可以包括多个存储单元，并且可以连接到串选择线SSL、字线WL、接地选择线GSL和位线BL。存储单元阵列510可以经由串选择线SSL、字线WL和接地选择线GSL连接到行译码器530，并且可以经由位线BL连接到页缓冲器540。
例如，在存储单元阵列510中包括的多个存储单元可以是非易失性存储单元，即使在供电中断时非易失性存储单元也保留存储的数据。例如，根据本发明构思的各种实施例，当存储单元是非易失性存储单元时，存储器件500可以是电可擦除可编程只读存储器(ROM)(EEPROM)、闪存、相变随机存取存储器(RAM)(PRAM)、电阻ROM(RROM)、纳米-浮栅存储器(nano-floating gate memory，NFGM)、聚合物RAM(polymer RAM，PoRAM)、磁RAM(MRAM)或铁电RAM(FRAM)。在下文中，将以多个存储单元是NAND闪存单元的情况作为示例来描述本发明构思的实施例，但是应当理解，本发明构思的实施例不限于此。
存储单元阵列510可以包括多个存储块BLK1至BLKz，并且存储块BLK1至BLKz中的每一个可以具有平面结构或三维(3D)结构。存储单元阵列510可以包括包含单级单元(SLC)的单级单元块、包含多级单元(MLC)的多级单元块、包含三级单元(TLC)的三级单元块和包含四级单元QLC)的四级单元块中的至少一个。例如，多个存储块BLK1至BLKz中的一些可以是SLC存储块，而其他存储块可以是MLC块、TLC块或QLC块。
控制逻辑520可以基于命令CMD、地址ADDR和控制信号CTRL，将数据编程到存储单元阵列510中，从存储单元阵列510中读取数据，或者输出用于擦除存储在存储单元阵列510中的数据的各种控制信号，例如，电压控制信号CTRL_vol、行地址X-ADDR和列地址Y-ADDR。例如，控制逻辑520可以从存储器件500外部的存储器控制器(未示出)接收命令CMD、地址ADDR和控制信号CTRL。因此，控制逻辑520可以控制存储器件500中的所有各种操作。
行译码器530可以响应于行地址X-ADDR，选择存储块BLK1至BLKz中的一个，选择所选存储块的字线WL中的一个，并选择多条串选择线SSL中的一个。另外，行译码器530可以向所选存储块的字线WL发送用于执行存储器操作的电压。例如，当执行擦除操作时，行译码器530可以将擦除电压和验证电压发送到所选字线WL，并将通过电压发送到未选字线WL。
页缓冲器540可以向存储器件500的外部发送数据DT和/或从存储器件500的外部接收数据DT。页缓冲器540可以响应于列地址Y-ADDR选择一些位线BL。页缓冲器540可以操作为写驱动器或读出放大器。
电压发生器550可以基于电压控制信号CTRL_vol生成用于对存储单元阵列510执行编程操作、读取操作和擦除操作的各种电压。电压发生器550可以生成字线电压V_WL，例如，编程电压、读取电压、通过电压、擦除验证电压或编程验证电压。另外，电压发生器550还可以基于电压控制信号CTRL_vol生成串选择线电压V_SSL和接地选择线电压V_GSL
另外，电压发生器550还可以基于电压控制信号CTRL_vol生成位线电压V_BL。例如，电压发生器550可以生成栅致漏极泄漏(gate induced drain leakage，GIDL)电压和擦除电压作为位线电压V_BL。
电压发生器550还可以包括电荷泵10c。电荷泵10c可以基于电压控制信号CTRL_vol执行正电荷泵操作或负电荷泵操作。根据电荷泵操作，电荷泵10c可以生成编程电压或擦除电压。
在示例实施例中，电荷泵10c可以通过使用参考图1至图9描述的实施例来实施。因此，即使在负电荷泵操作中，电荷泵10c也可以减少体效应的发生，并且可以用小面积来实现。结果，通过使用根据本发明构思的一些实施例的电荷泵10c，可以提高存储器件500的集成度。
图9A示出了根据本发明构思的一些示例实施例的电荷泵10a的详细电路图，并且图9B示出了图9A中的区域A的详细电路图。在图9A和图9B的配置当中，省略了对上述配置的描述。
参考图9A，电荷泵10a还可以包括第一电荷再循环电路CR1a和第二电荷再循环电路CR2a。例如，第一电荷再循环电路CR1a可以连接到第一节点N1a和第一升压电容器C1a的一端ND1a。另外，第二电荷再循环电路CR2a可以连接到第二节点N2a和第二升压电容器C2a的一端ND2a。在示例实施例中，第一电荷再循环电路CR1a可以操作，使得当第一时钟信号CLK1被激活时，第一n型晶体管M1a被平滑导通。另外，第二电荷再循环电路CR2a可以操作，使得当第二时钟信号CLK2被激活时，第二n型晶体管M2a被平滑导通。下面参考图9B和图10给出其详细描述。
进一步参考图9B，第一电荷再循环电路CR1a可以包括多个晶体管MC1a和MCC1a以及电容器CCR1。例如，多个晶体管MC1a和MCC1a以及电容器CCR1可以共享吸收节点D1a。晶体管MC1a的一端可以连接到第一节点N1a，其另一端可以连接到吸收节点D1a，并且其栅极可以连接到第一升压电容器C1a的一端ND1a。另外，晶体管MCC1a的一端可以连接到第一升压电容器C1a的一端ND1a，并且其另一端和栅极可以连接到吸收节点D1a。另外，第二时钟信号CLK2可以被施加到电容器CCR1的一端，并且电容器CCR1的另一端可以连接到吸收节点D1a。可以充分理解，尽管在图9B中仅示出了第一电荷再循环电路CR1a的详细配置，但是相同/相似的配置适用于第二电荷再循环电路CR2a。
图10示出了根据本发明构思的一些实施例的用于描述图9A和图9B中的第一和第二电荷再循环电路CR1a和CR2a的操作的各个电压的时序图。在图10所示的配置中，省略了参考图6给出的配置的重复描述。
参考图9B和图10，在第一时钟信号CLK1被激活(或上升)(或第二时钟信号CLK2被去激活)的时间间隔中，吸收节点D1a的电压可以下降到某一电平，然后回升到初始状态。例如，当第一时钟信号CLK1上升时，第一节点N1a的电压也可能上升。因此，第一n型晶体管M1a的栅极和源极之间的电压的幅度可能减小，并且因此可能干扰第一n型晶体管M1a的导通。根据本发明构思的一些实施例的电荷泵10a可以通过包括电荷再循环电路CR1a并响应于第一时钟信号CLK1的上升经由吸收节点D1a吸收第一节点N1a的上拉来平滑执行第一n型晶体管M1a的导通操作。
图11是示出其中使用根据本发明构思的一些实施例的电荷泵1232的存储器件被应用于固态驱动(SSD)系统的示例的框图。
参考图11，SSD系统1000可以包括主机1100和SSD 1200。SSD 1200可以经由信号连接器与主机1100交换信号，并且经由电源连接器接收电力。SSD 1200可以包括SSD控制器1210、辅助电源1220以及存储器件1230、1240和1250。这里，SSD 1200可以通过使用上面参考图1至图10描述的实施例来实施。存储器件1230、1240和1250中的每一个可以包括电荷泵1232。因此，可以提高电荷泵操作的稳定性，并且可以提高存储器件1230、1240和1250中的每一个的集成度，如本文所述。
如上所述，已经在附图和说明书中公开了实施例。虽然本文已经参考特定术语描述了实施例，但是应该理解，它们仅用于描述本发明构思的技术思想，而不是用于限制权利要求中定义的本发明构思的范围。因此，本领域普通技术人员将理解，在不脱离本发明构思的范围的情况下，各种修改和等同实施例是可能的。因此，本发明构思的真正保护范围应该由所附权利要求的技术思想来确定。

Claims (18)

1.一种电荷泵，包括：
充电单元，包括连接在被配置为接收输入电压的输入端子和第一节点之间的第一n型晶体管、连接在所述输入端子和第二节点之间的第二n型晶体管、被配置为基于第一时钟信号控制第一n型晶体管的第一栅极控制元件、和被配置为基于具有与第一时钟信号相反相位的第二时钟信号控制第二n型晶体管的第二栅极控制元件；
第一泵浦电容器，包括连接到第一节点的一端和被配置为接收第一时钟信号的另一端；
第二泵浦电容器，包括连接到第二节点的一端和被配置为接收第二时钟信号的另一端；以及
输出单元，连接在充电单元和输出端子之间，所述输出单元被配置为将在第一节点处的第一电压或在第二节点处的第二电压输出到输出端子，
其中，所述充电单元还包括：第一升压电容器，包括连接到第一n型晶体管的栅极的一端，所述第一升压电容器包括被配置为接收第一时钟信号的另一端；以及第二升压电容器，包括连接到第二n型晶体管的栅极的一端，所述第二升压电容器包括被配置为接收第二时钟信号的另一端，
其中，所述第一栅极控制元件包括，第一控制晶体管包括连接到第一升压电容器的一端的栅极和漏极，以及连接到第一节点的源极。
2.根据权利要求1所述的电荷泵，其中，所述第一控制晶体管和所述第一n型晶体管具有大致相同的宽/长(W/L)比。
3.根据权利要求1所述的电荷泵，其中，所述第二栅极控制元件包括第二控制晶体管，所述第二控制晶体管包括连接到第二升压电容器的一端的栅极和漏极，以及连接到第二节点的源极。
4.根据权利要求3所述的电荷泵，其中，所述第二控制晶体管和所述第二n型晶体管具有大致相同的宽/长(W/L)比。
5.根据权利要求1所述的电荷泵，其中，所述第一n型晶体管和所述第二n型晶体管中的每一个的体被形成在形成于p型半导体衬底上的深n阱的一部分中。
6.根据权利要求5所述的电荷泵，其中，响应于所述电荷泵的操作，大于或等于施加到p型半导体衬底的电压的电压被施加到所述深n阱。
7.根据权利要求1所述的电荷泵，其中，所述充电单元还包括：第一体控制晶体管，所述第一体控制晶体管包括连接到输入端子的一端、连接到第一n型晶体管的体的另一端，和连接到第一节点的栅极；以及第二体控制晶体管，所述第二体控制晶体管包括连接到第一节点的一端、连接到第一n型晶体管的体的另一端，和连接到输入端子的栅极。
8.根据权利要求1所述的电荷泵，其中，所述输出单元还包括：
第三n型晶体管，连接在第一节点和输出端子之间；
第四n型晶体管，连接在第二节点和输出端子之间；和
第三栅极控制元件，被配置为基于第一时钟信号和第二时钟信号来控制第三n型晶体管和第四n型晶体管的栅极。
9.根据权利要求8所述的电荷泵，其中，所述输出单元还包括：第三升压电容器，所述第三升压电容器包括连接到第三n型晶体管的栅极的一端，以及被配置为接收第二时钟信号的另一端；和第四升压电容器，所述第四升压电容器包括连接到第四n型晶体管的栅极的一端，以及被配置为接收第一时钟信号的另一端。
10.根据权利要求9所述的电荷泵，其中，所述第三栅极控制元件包括在第三n型晶体管和第四n型晶体管的栅极与输出端子之间交叉耦合的第三控制晶体管和第四控制晶体管。
11.一种电荷泵，包括：
第一泵浦电容器，包括连接到第一节点的一端和被配置为接收第一时钟信号的另一端；
第二泵浦电容器，包括连接到第二节点的一端和被配置为接收与第一时钟信号互补的第二时钟信号的另一端；
充电单元，包括：被配置为基于第一时钟信号用输入电压对第一泵浦电容器充电的第一n型晶体管；和被配置为基于第二时钟信号用输入电压对第二泵浦电容器充电的第二n型晶体管；以及
输出单元，经由第一节点和第二节点连接到充电单元，所述输出单元被配置为响应于第一时钟信号和第二时钟信号交替地将第一节点和第二节点的节点电压输出到输出端子，
其中，所述充电单元还包括：连接在第一n型晶体管的栅极和第一节点之间的第一二极管；以及连接在第二n型晶体管的栅极和第二节点之间的第二二极管。
12.根据权利要求11所述的电荷泵，其中，所述充电单元还包括：第一升压电容器，包括连接到第一二极管的一端和被配置为接收第一时钟信号的另一端；以及第二升压电容器，包括连接到所第二二极管的一端和被配置为接收第二时钟信号的另一端。
13.根据权利要求11所述的电荷泵，其中，所述充电单元还包括：第三n型晶体管，连接在第一节点和输出端子之间；第四n型晶体管，连接到第二节点和输出端子；第三升压电容器，包括连接到第三n型晶体管的栅极的一端和被配置为接收第二时钟信号的另一端；以及第四升压电容器，包括连接到第四n型晶体管的栅极的一端和被配置为接收第一时钟信号的另一端。
14.根据权利要求13所述的电荷泵，其中，所述充电单元还包括栅极控制元件对，被配置为基于第一时钟信号和第二时钟信号来控制第三n型晶体管和第四n型晶体管的栅极。
15.根据权利要求13所述的电荷泵，其中，响应于第一时钟信号的激活和去激活，与用于驱动电荷泵的电源电压相同的电压被施加到第一n型晶体管、第二n型晶体管、第三n型晶体管和第四n型晶体管中的每一个的、除了栅极之外的两端。
16.一种存储器件，包括：
存储单元阵列，包括被配置为存储数据的多个存储单元；
控制逻辑，被配置为输出控制信号，所述控制信号控制将数据编程到存储单元阵列中的编程操作和从存储单元阵列中读取数据的读取操作；以及
电压发生器，被配置为响应于控制信号生成用于编程操作和读取操作的操作电压，
其中，所述电压发生器包括：
充电单元，包括连接在被配置为接收输入电压的输入端子和第一节点之间的第一n型晶体管、连接在输入端子和第二节点之间的第二n型晶体管、被配置为基于第一时钟信号控制第一n型晶体管的第一栅极控制元件、和被配置为基于具有与第一时钟信号相反相位的第二时钟信号控制第二n型晶体管的第二栅极控制元件；
第一泵浦电容器，包括连接到第一节点的一端和被配置为接收第一时钟信号的另一端；
第二泵浦电容器，包括连接到第二节点的一端和被配置为接收第二时钟信号的另一端；和
输出单元，连接在充电单元和输出端子之间，所述输出单元被配置为将第一节点处的第一电压或第二节点处的第二电压输出到输出端子，
其中，所述充电单元还包括第一升压电容器，所述第一升压电容器包括连接到第一n型晶体管的栅极的一端和被配置为接收第一时钟信号的另一端，并且第一栅极控制元件包括第一控制晶体管，所述第一控制晶体管包括连接到第一升压电容器的一端的栅极和漏极以及连接到第一节点的源极。
17.根据权利要求16所述的存储器件，其中，所述充电单元还包括第二升压电容器，所述第二升压电容器包括连接到第二n型晶体管的栅极的一端和被配置为接收第二时钟信号的另一端，并且所述第二栅极控制元件包括第二控制晶体管，所述第二控制晶体管包括连接到第二升压电容器的一端的栅极和漏极、以及连接到第二节点的源极。
18.一种充电泵，包括：
充电单元，包括被配置为接收输入电压的输入端子与一节点之间的第一n型晶体管、包括连接到第一n型晶体管的栅极的一端和被配置为接收第一时钟信号的另一端的第一升压电容器、和被配置为基于第一时钟信号来控制第一n型晶体管的栅极的第一栅极控制元件；
输出单元，包括所述一节点和输出端子之间的第二n型晶体管、包括连接到第二n型晶体管的栅极的一端和被配置为接收具有与第一时钟信号相反相位的第二时钟信号的另一端的第二升压电容器、和第二n型晶体管的栅极和输出端子之间的第二栅极控制元件；以及
泵浦电容器，包括连接到所述一节点的一端和被配置为接收第一时钟信号的另一端，
其中，第一栅极控制元件包括第一控制晶体管，所述第一控制晶体管包括连接到第一升压电容器的一端的栅极和漏极以及连接到第一节点的源极。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10461636B2 (en) * 2017-10-23 2019-10-29 Stmicroelectronics International N.V. Voltage multiplier circuit with a common bulk and configured for positive and negative voltage generation
KR20220001578A (ko) * 2020-06-30 2022-01-06 삼성전자주식회사 대칭적인 구조를 갖는 클럭 변환 회로
CN114189147B (zh) * 2021-12-13 2024-05-10 成都锐成芯微科技股份有限公司 电荷泵电路及存储器

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1832311A (zh) * 2004-12-20 2006-09-13 三星电子株式会社 电荷泵电路及其方法
CN1914574A (zh) * 2003-12-19 2007-02-14 爱特梅尔股份有限公司 高效率和低成本的电荷泵电路
CN103312162A (zh) * 2012-03-08 2013-09-18 扬州稻源微电子有限公司 倍压电路以及包括其的射频识别标签芯片

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ITTO20020821A1 (it) 2002-09-20 2004-03-21 Atmel Corp Pompa di carica negativa con polarizzazione di massa.
JP4336489B2 (ja) 2002-11-18 2009-09-30 株式会社ルネサステクノロジ 半導体集積回路
JP4405216B2 (ja) 2003-09-16 2010-01-27 株式会社ルネサステクノロジ 半導体装置
US6952129B2 (en) 2004-01-12 2005-10-04 Ememory Technology Inc. Four-phase dual pumping circuit
US7342438B2 (en) 2006-06-29 2008-03-11 Intel Corporation N-channel negative charge pump
TW200826446A (en) 2006-12-08 2008-06-16 Ememory Technology Inc Two-phase charge pump circuit capable of avoiding body effect
KR101140347B1 (ko) * 2008-11-19 2012-05-03 한국전자통신연구원 동적 문턱 전압 소자를 이용한 스위칭 회로 및 이를 포함하는 휴대기기용 ｄｃ-ｄｃ 변환기
US8736351B2 (en) 2011-01-13 2014-05-27 Taiwan Semiconductor Manufacturing Co., Ltd. Negative charge pump
US8710908B2 (en) 2011-01-28 2014-04-29 Taiwan Semiconductor Manufacturing Company, Ltd. Charge pump and method of biasing deep N-well in charge pump
US8456225B1 (en) 2011-12-27 2013-06-04 Fairchild Semiconductor Corporation Negative charge pump
KR102113002B1 (ko) * 2014-04-07 2020-05-21 삼성전자주식회사 전압 더블러 및 그것을 포함하는 비휘발성 메모리 장치
US10090027B2 (en) * 2016-05-25 2018-10-02 Ememory Technology Inc. Memory system with low read power

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1914574A (zh) * 2003-12-19 2007-02-14 爱特梅尔股份有限公司 高效率和低成本的电荷泵电路
CN1832311A (zh) * 2004-12-20 2006-09-13 三星电子株式会社 电荷泵电路及其方法
CN103312162A (zh) * 2012-03-08 2013-09-18 扬州稻源微电子有限公司 倍压电路以及包括其的射频识别标签芯片

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