CN111149297B - 用于生成时钟信号刷新显示屏幕内容的时钟合成电路及相关技术 - Google Patents

Abstract

时钟合成电路和方法提供对所谓的系统心跳(SHB)定时信号的两个连续脉冲之间的时间段内装配的选定数量的时钟脉冲(或简称为“时钟”)进行的精确控制和编程。所公开的实施例在发光二极管(LED)显示驱动器集成电路(IC)中，并且更一般地，在包括计算机处理器、微控制器、诸如现场可编程门阵列(FPGA)的逻辑装置以及其他逻辑电路的数字电路中具有适用性。

Description

用于生成时钟信号刷新显示屏幕内容的时钟合成电路及相关 技术

相关申请

本申请要求于2017年8月9日提交的美国临时专利申请No.62/543,321的优先权，其通过引用合并于此。

技术领域

本公开总体上涉及用于发光二极管(LED)的驱动器电路，并且更具体地，涉及通过驱动存在于数字标牌显示器和包括用于一般照明、标志和信号、显示面板、电视和其他应用的光源的类似显示应用中的LED阵列来生成传递到用于刷新屏幕内容的驱动器电路的定时信号。不管特定的应用如何，LED驱动器电路通常向LED供电，并且本公开又涉及控制存在于显示屏上的视觉内容的传递和刷新的时钟电路。

背景技术

锁相环(PLL)的操作基于比较两个信号的相位的思想。然后，将有关两个信号之间的相位误差(或相位差)的信息用于控制环路的频率。因此，PLL基本上是伺服环路的形式。从概念上讲，PLL的操作相对简单，但数学分析和其操作的许多元素可能会变得复杂。尽管PLL在输入频率信号上执行其动作，但环路稳定性的所有基本标准和其他参数是相同的。

基本的PLL包括相位比较器/检测器、环路滤波器和压控振荡器(VCO)。

顾名思义，PLL内的相位比较器/检测器电路块比较两个信号的相位，并根据两个信号之间的相位差生成电压。参考信号和来自VCO的信号连接到相位检测器中。相位检测器的输出通过环路滤波器，然后施加到VCO。

环路滤波器用于对PLL中相位比较器的输出进行滤波。它用于从VCO线路中去除正在比较其相位的信号的任何分量。它还控制环路的许多特性及其稳定性。来自相位检测器的误差信号通过低通滤波器，该低通滤波器控制环路的许多特性，并去除信号上的任何高频元素。

一旦通过环路滤波器，就将误差信号作为其调谐电压施加到VCO的控制端子。一旦感测到该电压有任何变化，VCO就会尝试减小相位差，从而减小两个信号之间的频率。VCO是生成输出时钟频率信号的电路模块。它的频率可以被控制并在环路的工作频带上摆动。PLL内的VCO产生信号，该信号进入相位探测器。在此，将来自VCO的信号的相位与输入的参考信号进行比较，并产生所得的差值或误差电压。这对应于两个信号之间的相位差。

最初，环路将处于失锁状态，误差电压会将VCO的频率拉向参考频率，直到无法进一步减小误差并且环路被锁定为止。PLL锁定时，会产生稳态误差电压。通过在相位探测器和VCO之间使用放大器，可以将信号之间的实际误差减小到非常小的水平。然而，电压信号必须始终存在于VCO的控制端子上，因为这才是正确的频率。存在稳定的误差电压这一事实意味着参考信号和VCO之间的相位差没有变化。当这两个信号之间的相位不变时，这意味着这两个信号的频率完全相同。

发明内容

本公开描述了有效的PLL替代方案，其基于本发明人利用他在LED驱动器技术中的进步以及他对迫使有效利用硅片基板面的成本压力的理解。相应地，本公开描述了一种时钟合成电路，其用于精确控制和编程在所谓的系统心跳(system heartbeat)(SHB)定时信号的两个连续脉冲之间的时间段内装配的固定数量的时钟。

根据一些实施例，新颖的时钟合成电路和方法包括具有可选输出频率的环形振荡器；计数器，其将环形振荡器输出信号的频率划分为所需的时钟标记频率；计数器，其作为从环形振荡器选择的高频时钟参考时钟脉冲(S-滴答(S-tick))的数量进行计数；以及一种方法、算法、过程等(例如，在数字电子器件的逻辑操作中实施的)，用于使用此类计数和关联数据来生成表示在SHB脉冲和计数器值之间的时间段内所需时钟边缘之比的数值。

附加地，还描述了以下技术：时钟整形，包括占空比控制，用于导出合成输出时钟；从长远来看，利用SHB脉冲校准所述合成时钟的方法，这意味着所创建的输出时钟的形状从该时刻开始形成时钟的占空比；扩频和电磁干扰(EMI)消除措施；以及在所需的固定时段内重新获取时钟频率的能力。

在一些实施例中，用于在系统心跳(SHB)脉冲之间的时段内产生多个输出时钟脉冲的时钟合成电路包括：环形振荡器，用于生成具有第一滴答频率的第一参考时钟信号；M分频(divide-by-M)电路，响应于第一参考时钟信号的施加，生成具有第二滴答频率的第二参考时钟信号，该第二滴答频率是第一滴答频率除以值M；计数器电路对在SHB脉冲之间的时段内发生的第二参考时钟信号的脉冲数进行计数，从而提供相应的计数值；数据接口，用于接收基于相应的计数器值和输出时钟脉冲数生成的时钟整形数据，使得时钟整形数据表示每个输出时钟脉冲的周期的第一参考时钟信号的脉冲数；时钟整形电路基于时钟整形数据和第一参考时钟信号生成输出时钟脉冲。

在一些实施例中，环形振荡器包括多组延迟元件，并且时钟合成电路还包括多路复用器，以从多组延迟元件中的一组中选择环形振荡器信号作为第一参考时钟信号。

在其他实施例中，时钟整形电路包括扩频控制器，以改变输出时钟脉冲中一个或更多个脉冲的脉冲宽度。

在另外的实施例中，时钟合成电路还包括边缘对齐校准控制器，该边缘对齐校准控制器通信地耦合到时钟整形电路并且被配置为将输出时钟脉冲的脉冲与SHB脉冲的脉冲在时间上(temporally)对齐。

在又一些其他实施例中，SHB脉冲是显示驱动器电路的垂直帧更新脉冲。

在其他实施例中，输出时钟脉冲是显示驱动器电路的灰度(grayscale)时钟(GCLK)脉冲。

在另一个实施例中，时钟合成电路还包括时钟整形电路的移位寄存器，该移位寄存器的反馈路径长度等于每个输出时钟脉冲的周期的第一参考时钟信号的脉冲数。

在一些实施例中，位的第一部分具有第一逻辑电平，并且位的第二部分具有与第一逻辑电平不同的第二逻辑电平，第一部分和第二部分分别建立输出时钟脉冲的脉冲的第一状态和第二状态。

在其他实施例中，M分频电路包括D触发器逻辑元件的链。

在另外的实施例中，数据接口可通信地耦合到系统控制器，该系统控制器响应于接收到相应的计数器值，基于相应的计数器值和输出时钟脉冲的数量，确定表示每个输出时钟脉冲的周期的第一参考时钟信号的脉冲的数量的比率K，并提供表示比率K的时钟整形数据。

在又一些其他实施例中，时钟合成电路包括用于存储时钟整形数据的寄存器。

在另一个实施例中，一种方法，其由配置为刷新显示器的像素的显示驱动器电路执行，在系统心跳(SHB)脉冲之间的时段内合成具有期望的输出时钟脉冲数的时钟信号，该方法包括：利用环形振荡器生成具有参考时钟脉冲的参考时钟信号；确定表示在输出时钟脉冲中的一个的周期内发生的参考时钟脉冲组的比率K，其中在该周期内发生的参考时钟脉冲组包括该组的第一部分和第二部分，第一部分和第二部分被分别分配给该周期的第一状态和第二状态；基于比例K和参考时钟信号生成输出时钟脉冲。

在该方法的一些实施例中，参考时钟脉冲包括处于第一频率的第一参考时钟脉冲，该方法还包括：用M分频电路生成第二参考时钟信号，该第二参考时钟信号具有处于第二频率的第二参考时钟脉冲，该第二频率是第一频率除以值M；对在SHB脉冲之间的时段内出现的第二参考时钟脉冲进行计数以获得计数；以及通过将值M乘以该计数来确定表示在输出时钟脉冲中的一个的周期内发生的第一参考时钟脉冲组的比率K，以获得在SHB脉冲之间的时段内发生的第一参考时钟脉冲的总数，将该总数除以所需的输出时钟脉冲数。

在该方法的其他实施例中，它还包括改变第一部分和第二部分以减小EMI。

在该方法的其他实施例中，环形振荡器包括多组延迟元件，并且该方法还包括从多组延迟元件中的一组中选择环形振荡器信号作为参考时钟信号。

在该方法的其他实施例中，其还包括通过延长第一状态和第二状态之一或两者的持续时间来执行输出时钟脉冲的相位校正。

在该方法的一些实施例中，二进制数表示在输出时钟脉冲中的一个的周期内发生的参考时钟脉冲组，并且该方法还包括将二进制数存储在由参考时钟信号定时钟(clocked)的移位寄存器中。

在该方法的其他实施例中，二进制数的第一位组和第二位组分别定义第一逻辑电平和第二逻辑电平，以控制输出时钟脉冲的第一状态和第二状态。

在本公开中描述的该技术提供以下优点：减少由刷新周期的突然结束引起的LED显示器中的视觉效果；以及更容易实施扩频；在一些实施例中，实施是基于数字逻辑的；无需使用模拟组件；减少基板面和硅成本；所产生的输出时钟与SHB定时信号同步并容易地重新对齐。通过参考附图进行的以下优选实施例的详细描述，其他方面和优点将变得明显。

附图说明

图1是包括时钟合成电路的LED驱动器电路的框图，该时钟合成电路用于在SHB脉冲之间的时段内产生多个输出时钟脉冲。

图2是示出了用于确定比率K的示例和相关公式的带注释的定时图，该比率K表示出现在输出时钟脉冲中的一个的周期(例如，灰度时钟(GCLK)的一个周期)内的参考时钟脉冲组。

图3-图5是时钟整形电路和边缘对齐校准控制器的框图。

图6是示出了如何断言并行加载信号以将时钟整形数据加载到图3的时钟整形电路的移位寄存器中的带注释的定时图。

图7和图8是示出了分别由K等于10和15配置的时钟合成电路的两个示例的带注释的定时图。

图9是适用于图1或图3所示的时钟整形电路中的扩频控制(SSC)电路的框图。

图10是示出了图9的SSC电路的操作的注释定时图。

图11是示出具有用于选择参考时钟的时段的持续时间的可选延迟元件组的环形振荡器的框图。

图12是M分频电路的框图。

图13是示出了边缘对齐校准过程的示例的带注释的定时图。

具体实施方式

PLL是诸如系统级芯片(SOC)尝试之类的集成电路(IC)的普遍特征。例如，PLL用于大型数字标牌应用中所采用类型的LED驱动器尝试中。由于难以在系统中的许多逻辑组件和PCB器件上实施集中式时钟，因此使用它们。在这样的环境中，PLL产生精确的时钟，基于定义帧更新和调用要显示的新帧内容的传送的垂直同步(Vsync)信号定时，促进所有LED驱动器的正规化同步。

尽管PLL设计是当今IC设计电子产品中的通用构建块，并且是尝试解决电子系统设计中的时钟同步的常用方法，但PLL的实施方式复杂且昂贵。一些设计替代方案在某些PLL的实施方式中是可行的，但它们仍主要依赖于VCO和环路滤波器的庞大模拟实施方式。有一些所谓的全数字PLL实施方式选项可用，但是它们引入了系统规格的折衷方案。

期望具有高分辨率的显示器。像素间距的尺寸越小，显示器的分辨率可能越高。刷新时钟率越高，显示器的性能越高。由于这些因素，刷新时钟通常在LED控制电子器件内部被内部地开发，并经常采用PLL架构。

在基于PLL技术的LED显示驱动器IC设计中，有时(取决于所使用的控制器的选择)输出时钟实际上未通过垂直同步信号进行同步，因为它太慢了，无法用作高频PLL的参考时钟源。慢度(例如60Hz)会导致PLL的输出信号定时漂移。缺乏真正的同步是一个体现在几个不同的方面的问题。

由于固有的过程电压-温度(PVT)变化表征了IC的性能，因此某些PLL的运行速度比其他PLL要慢。为了解决这些变化，这些芯片的PLL的设计使得，不管变化范围如何，PLL最终都会产生所需的最小数量的时钟脉冲，以确保及时完成时钟驱动的处理任务。但是，在变化范围的高(快速)端，某些PLL实施方式会产生过多的时钟脉冲，从而有效地加快了时钟驱动的处理任务。过多的时钟脉冲会导致系统引起部分LED刷新。当最后一次刷新周期完成得太快时(例如，由于较快的时钟)，并且在新的垂直同步信号到达之前(例如，由于PLL不同步)，就会发生这种情况。换句话说，由于系统已完成刷新，但尚未收到新的垂直同步信号，因此它尝试继续进行另一次刷新，当垂直同步信号最终到达时，该刷新最终被缩短。因此，部分刷新在显示器上产生视觉伪像。

时钟合成技术(即，如本公开中所描述的在逻辑电路中实施的算法)通过首先确定从每个SHB脉冲的参考时钟脉冲数中得出的比率因子(K)来缓解硅PVT变化。由于PVT的变化，每个器件的K因子都会发生变化。例如，在某些工艺变化中，参考时钟可能会更慢，在这种情况下，系统会确定每个SHB脉冲具有更少的参考时钟(S-滴答)脉冲。K的值已相应配置。相反，当参考时钟(S-滴答)快速时，K因子会考虑这一差异，以便为每个SHB产生相同输出时钟脉冲数，而与过程变化无关。另外，为了扩展或压缩输出时钟时段，或者以其他方式算法地改变时钟定时以实现用于降低EMI的扩频，可以通过扩频配置文件逻辑(profile logic)电路来动态地控制所需的比率K因子。

为了保持用于将数据更新为所有像素的操作的精度和准确性，对于时钟合成方法，系统中每个LED驱动器在用新内容绘制像素以及随后刷新像素时所使用的时钟边缘数量是相同的。输出时钟脉冲的可预测数量及其与SHB的同步可减轻部分刷新周期在PLL实施方式中可能引起的视觉伪像。

LED面板(LED显示屏，LED显示系统或简称为显示器)是指包括提供像素或像素模块的LED阵列的器件，其中每个像素由一组不同颜色的LED(通常是红色、绿色、蓝色LED)限定定义。该器件还包括用于控制屏幕上视觉内容的传递和再现的LED驱动器组件。LED驱动器阵列通过包括来自时钟的时钟信号的多个接口信号被电气地连接并通信地耦合在一起。该时钟控制着帧数据到每个LED驱动器的传递，它还包括系统定时信号，该信号识别并同步每个帧数据到所有LED驱动器的开始时间。LED驱动器还配备有或供应有负责将内容再现和刷新到屏幕上的时钟。

图1示出了LED驱动器电路100中的组件的简化框图。LED驱动器电路100可以是IC，或者可以是多个电气连接的电路，为高性能和高清晰度LED面板系统的GCLK生成提供内部时钟合成。在图1的示例中，LED驱动器电路100包括采用占空比控制系统(DCCS)架构的PWM引擎110、电流源120和时钟合成电路130。根据一个实施例，这些组件响应于来自例如系统控制器146的SHB，控制包括48×32像素(32条扫描线)的48个通道(每个红色、绿色和蓝色LED的16通道)的LED阵列150。可编程扫描线的集合也由开关FET组(bank)(未示出)致动。

时钟合成电路130提供PWM引擎110使用的输出时钟(例如，GCLK)以生成PWM信号，该信号致动电流源120以驱动LED阵列150。因此，基于从PWM引擎110接收的PWM信号，电流源120向LED阵列150输出电流。在Nadershahi的美国专利申请号15/494,150中描述了示例PWM引擎，该专利的标题为“Intensity Scaled Dithering Pulse Width Modulation(强度缩放抖动脉宽调制)”，于2017年4月21日由Planar Systems,Inc.(平达系统公司)提交。更具体地说，PWM引擎110的DCCS架构具有嵌入的SRAM存储器，该存储器具有足够的深度，被配置为乒乓(ping pong)缓冲器，以减轻系统时钟和控制器之间的数据传输。这提供了足够的存储器深度，以防止过度运行和不足运行。有用于标准16位DCCS存储装置的片上SRAM(49,152位，即16位*32扫描*48通道*2)和用于低亮度补偿表存储器存储装置的片上SRAM(12,288位，即8位*32扫描*48通道)。高速、全缓冲的菊花形链串行接口有助于在没有外部缓冲器的情况下实现多个驱动器级联。对于每种颜色(红色、绿色和蓝色)，实施了三个可编程寄存器。其中的每个都由16位寄存器的两个最高有效位标识。

电流增益控制包括三个8位数模转换器(DAC，未示出)，每个转换器控制红色、绿色和蓝色的恒定电流。DAC电流增益是配置寄存器位(位号7至0或7：0)中的8位值，提供每种颜色的8位线性可编程输出电流增益。通过三个可编程DAC，可以将DCCS架构的电流增益编程为256个增益步长(step)，以进行亮度调节。

根据一个实施例，时钟合成电路130提供高达128MHz的GCLK频率。时钟合成方法较小，无法在片上实施，并且优于常规PLL设计，因为它可以在每个帧内精确生成可选数量的时钟边缘，以更新帧内容。时钟合成电路130包括环形振荡器164，其可选地与多路复用器166结合使用以选择不同的延迟元件组，从而导致环形振荡器164的输出处的频率变化。选择不同延迟元件组的其他细节是稍后参考图11所描述的。

环形振荡器164生成具有第一滴答(tick)频率的第一参考时钟信号，称为小滴答或S-滴答。根据一些实施例，S-滴答约为8纳秒(ns)，并且可以在1ns至30ns或更高的范围内，具体取决于设计。取决于适当的上下文，术语“S-滴答”可以用来一般地指代第一参考时钟信号，或者具体地指代该信号内的滴答。术语滴答应理解为是指时钟边缘(上升或下降)、高(或低)脉冲状态或S-滴答周期，因为如本领域技术人员所了解的，因为某些数字系统采用由前缘驱动的定时而其他系统可能会使用下降缘。相关地，术语脉冲可以指代定时信号的离散状态，并且它也用作表示时钟边缘的速记(再次，因为某些数字系统使用由前缘驱动的定时，而其他系统则可以使用下降缘)。

然后，将S-滴答施加到M分频电路168，该电路响应于第一参考时钟信号的施加而生成被称为大的滴答或L-滴答的第二参考时钟信号，该第二参考时钟信号具有第二滴答频率，该第二滴答频率是第一滴答频率除以称为“M”的整数值。稍后参考图12描述M分频电路的示例。

产生L-滴答的一个原因是，与计数以较高频率工作的S-滴答的脉冲所需的信息位相比，可以用更少的信息位来容易地计数和跟踪其脉冲。因此，计数器电路170对在SHB脉冲之间的时段内发生的L-滴答的脉冲数进行计数，从而提供相应的计数器值。换句话说，如由协调计数过程的开始/停止电路174所控制的，计数器电路170用于从一个SHB脉冲的存在开始计数并在连续的SHB脉冲的存在处结束计数。

计数器值然后由系统控制器146读取。换句话说，控制器数据总线178在计数器电路170和系统控制器146之间提供数据接口。示例接口包括1²C、串行外围器件接口(SPI)、通用异步接收器/发送器(UART)、1-wire或专有接口。根据一个实施例，计数器值被传送到系统控制器146以进行如以下三个段落中所描述的处理。然而，技术人员将了解，可以通过时钟合成电路130中包括的附加逻辑组件来执行这种处理。

首先，系统控制器146读取计数器值以确定比率K。比率K的确定是基于稍后参考图2描述的数学计算来进行的。然而，首先，注意比率K表示每个输出时钟脉冲的周期的S-滴答的脉冲数(例如，计数为上升缘或下降缘)。例如，比率K可能等于10，这意味着在输出时钟脉冲的一个时段中有10个所谓的S-滴答。

其次，基于比率K，系统控制器146生成时钟整形数据[xx](稍后参考图3、图7和图8进行描述)。注意，根据一些实施例，时钟整形数据[xx]包括二进制数，其中其位的第一部分表示第一逻辑电平，而其位的第二部分表示与第一逻辑电平不同的第二逻辑电平。第一部分和第二部分被施加到时钟整形电路180以分别建立输出时钟脉冲的脉冲的第一状态和第二状态。例如，时钟整形数据[xx]可能包括K/2个最低有效位的二进制“1”值、K/2个最高有效位的二进制“0”值以及表示K的实际值(例如10)的单独的二进制数字，以指示用于通过稍后参考图3描述的移位寄存器来周期时钟整形数据[xx]的二进制“1”和“0”的反馈环路长度。

第三，也是最后，系统控制器146通过控制器数据总线178将时钟整形数据[xx]加载到存储寄存器190中。然后，时钟整形电路180使用保存在寄存器190中的时钟整形数据[xx]以生成PWM引擎110的输出时钟信号。

系统控制器146可以与LED驱动器电路100一起封装在共同的IC中，或者可以位于承载微控制器、数字信号处理器(DSP)或其他逻辑控制器(例如中央处理器(CPU))的单独的PCB上、精简指令集计算(RISC)处理器、复杂指令集计算(CISC)处理器、图形处理单元(GPU)、专用集成电路(ASIC)、另一种类型的控制器或其任何适当组合能够充当用于控制LED驱动电路100的系统控制器146。

LED驱动器电路100可以包括用于显示器件的其他特征(未示出)。例如，DCCS架构包括串行接口，作为数据、配置信息和命令与DCCS架构器件进行通信的机制。接口容纳以下信号：串行数据输入；用于在串行数据中移位的时钟输入，称为显示时钟(DCLK)，其频率高达12MHz；从芯片输出的串行数据，用于串行连接到该器件的其他芯片；以及锁存器使能，其在第一模式和第二模式之间控制串行接口上的操作模式，在该第一模式中串行数据被传输到DCCS SRAM缓冲器(乒或乓)，在该第二模式中响应于垂直同步信号而将显示帧内容更新到输出信道。低亮度补偿技术可确保一个GCLK周期生成足够的亮度以供观看。DCCS架构及其嵌入式特征有助于提高视觉刷新率，减少闪烁并提高整体视频质量。

最后，图1示出了可选的边缘对齐校准控制器192。稍后参照图3和图13描述该组件。

图2示出了定时图200和用于计算比率K的相关方程210。定时图200示出了用于显示帧内容的32个刷新周期(称为段(segment))212。在此简化示例中，每个段212具有对应于16个像素的16条扫描线214，使得LED驱动器电路100将加载16个灰度值，每个扫描线214一个。为了进一步简化下面的讨论，描述了单个灰度值和扫描线，但是技术人员将认识到该讨论也适用于每个灰度值和扫描线。此外，尽管图2示出了32个段212和16条扫描线214，取决于PWM显示系统的期望规格，可以使用各种数量的段和扫描线。例如，可以为16个段和16条扫描线指定定时图，或者可以为64个段和16条扫描线指定定时图。

垂直同步(Vsync，或更一般地，SHB)信号216指示应当显示新的帧内容。在接收到Vsync信号216的脉冲之后，锁存使能(LE)信号(未示出)的高脉冲提供读取命令以开始显示与新接收到的灰度值输入有关的帧内容。对于120Hz的帧速率，内容的每一帧都会被显示并刷新8.33ms。对于60Hz的帧速率，内容的每一帧都会被显示并刷新16.67ms。在该示例中，对于16位架构，在每个Vsync信号216之间，GCLK(或更一般地，输出时钟)信号218具有大约2²⁰个时钟周期。帧速率还确定GCLK信号218的频率。

如上所述，每个段212包括多条扫描线214，多条扫描线214表示用每个LED驱动器输出扫描的像素数量。例如，在图2中，在每个段212期间扫描16个像素。因此，将16个灰度值加载到LED驱动器电路100中，并且基于其各自的灰度值来驱动16个像素中的每一个。图2中的每条扫描线214表示一个像素，如上所述，其可以包括单个LED或多个LED。而且，如图2所示，存在一定量的开销(overhead)220，其定义为在每个段212之间以及段212的每条扫描线214之间的SHB 216的周期中出现的GCLK信号218的周期总数。

在每条扫描线214期间，电流被施加到对应像素的(一个或更多个)LED。该电流被施加基于由灰度值定义的PWM信号226的持续时间。例如，每条扫描线214被分成表示显示系统的分辨率的多个时钟周期。对于具有12位标准HDMI输入的系统，相应的扫描时段分为2^pwm_宽个时钟周期，在该示例中，pwm_宽为12。因此，在该示例中，PWM脉冲宽度可以在GCLK信号218的0到4,096(即2¹²)个周期之间的任何位置。脉冲的宽度越长，施加到段212上的LED的电流的时间平均量就越高。

如等式210的分母中所示，在SHB脉冲之间的时段内的输出时钟脉冲的数量是通过将开销220添加到SHB脉冲之间的时段内的段212的数量乘以每个段的扫描214的数量乘以2^pwm-宽的乘积来确定的。分子表示在SHB脉冲216之间的时段中S-滴答230的总数，通过在SHB脉冲之间的时段内(即，图2中的8示出)取L-滴答240的计数值乘以数字M(对于只产生8个L-滴答来说是很高的)来计算。将分子除分母产生表示每个GCLK信号218的一个周期的S-滴答数的比率K。

图3-图5的框图示出了时钟整形电路180的示例。如图所示，从存储在寄存器190中的时钟整形数据[xx]获得的数据[15:0]被加载到移位寄存器310中，移位寄存器310由S-滴答定时钟，并由D触发器312和图4和5中所示的相关逻辑A 320和逻辑B 324实施。

使用从时钟整形数据[xx]获得的sel[15：0]值来配置移位寄存器310的操作长度(例如，在该示例中，对于K等于16有高达16位，但是更长或更短的长度是可能的)。sel[15：0]的布尔位值标识在每个S-滴答上数据[15：0]中的哪些对应位值被允许朝向移位寄存器310的输出移位。然后，通过反馈提供环形移位，使得输出最终被环绕以生成输出时钟信号，该输出时钟信号基于被编程到寄存器190中的连续1和0的数目来保持其状态。稍后将参考图7和8描述了不同K值的编程示例。稍后还将参考图9和10描述可选的SSC。稍后将参照图13描述可选的校准。

本领域技术人员将了解，编程多少S-滴答产生输出时钟的高状态，以及多少S-滴答导致低状态，可以以各种方式实现，而不需要包括移位寄存器、触发器等。例如，另一种设计可能使用计数器和计数器外部的逻辑门。

时钟整形电路180还包括逻辑，该逻辑包括触发器340；以及逻辑A 320和逻辑B324的相关逻辑门，其被设计为清除移位寄存器310并允许D触发器320以(响应于pload信号)对新的时钟整形数据并行加载。例如，图6示出了当设置了pload 610时，发出单个时钟脉冲620以将数据并行加载到移位寄存器310中。当去除pload 610时，施加时钟622开始移位寄存器310的操作。

图7和图8的定时图示出了时钟合成电路130如何根据两个不同的K值进行操作。

图7示出了第一示例定时图700，其中K等于10。该值导致每个输出时钟信号710的每一个周期的对称的高脉冲宽度和低脉冲宽度(五个S-滴答高，五个S-滴答低)。如前所述，将数据[15：0]编程为以下二进制值(以前缀“0b”表示)：0b 0000 0000 0001 1111。前五个具有“1”值的位指示输出时钟信号710的周期730的第一状态720应该具有高逻辑电平。接下来五个具有“0”值的位指示输出时钟信号710的第二状态740应该具有低逻辑电平。因此，sel[15：0]的前十位具有“1”值，以指示存在数据[15：0]的10个操作位。类似地，sel[15：0]的最后六位具有“0”值，以指示移位寄存器310未使用数据[15：0]的最后六位。数据[15：0]的十个操作位通过移位寄存器310(以及图4和图5的相关逻辑)周期或成环，从而在输出时钟信号710的每个周期期间产生高状态720和低状态740。

在图7的示例中，高状态720通常对应于K/2个S-滴答。但是有时，例如当K为奇数时，计算K/2会产生余数。图8示出了一个这样的示例，其中K等于15(并且K/2等于7.5)。然而，0.5剩余部分不必包括在与高状态820相对应的S-滴答的数量(即七个)中，而是包括在与低状态840相对应的S-滴答的数量(即，八个)中。具体地，图8示出了每个输出时钟信号的每一个周期850的不对称的高脉冲宽度和低脉冲宽度(七个S-滴答为高，八个S-滴答为低)。与前面的示例一样，S-滴答的高数和低数对应于数据[15：0]和sel[15：0]的位值。换句话说，数据[15：0]设置为二进制值0b 0000 0000 0111 1111；sel[15：0]设置为0b 0111 11111111 1111。因此，当K的值为奇数时，时钟整形数据包括(K/2-1)个位为高状态和(K/2+1)个位为低状态。其他分配和不对称占空比也是可能的。

图9示出了用于SSC的可选电路900，该SSC利用随机化技术来在时间上修改输出时钟信号的时钟边缘的时间位置，从而扩展其频率分量并降低EMI。换句话说，通过引入时钟频率的轻微随机化，时钟信号的能量被分散。在相同的能量总量下，这会降低最大峰值能量。相对较小的频率变化通常足以获得几分贝的能量降低，其EMI降低等同于通过相对昂贵的屏蔽获得的EMI降低，否则该屏蔽将用于获得相似的结果。

技术人员将了解，存在多种技术可用于相对于时钟边缘的时间位置逐周期或长期地引入抖动(jitter)。图9示出了一个这样的示例，其中将调制信号(例如，30kHz调制频率)施加到随机信号发生器910。然后，随机信号发生器910的输出可选地施加到扩频调制配置文件发生器920，它是用于随机地选择四位随机化值作为来自多路复用器930的输出。然后，对四位随机化值进行解码以生成先前所述的选择位(sel[15：0])。选择位的随机化将抖动引入控制移位寄存器310的信号中。

注意，也可以在没有随机信号发生器910的情况下使用配置文件发生器920。在该实施例中，配置文件发生器920生成特定的频率(例如30kHz)以控制多路复用器930。

例如，图10示出了定时图，其中引入的抖动在假设的(非扩展)输出时钟1000的时钟边缘的时间位置中产生变化，以产生具有根据由上述调制频率定义的扩频调制周期1020扩展的所得频率的调制输出时钟1010。注意，引起13个滴答1030(或相当的一个滴答减少)的随机附加滴答不必在每个扩频调制周期1020上发生，而是可以在随机周期期间发生。在其他实施例中，调制周期本身的标称长度本身也可以是随机的。

图11示出了适合用作环形振荡器164(图1)的环形振荡器1100的细节的示例。环形振荡器1100包括多个延迟元件1 110。每个延迟元件1 110包括串联排列的多个简单逻辑元件(例如反相器)，以产生与设计为IC最小延迟处理大致等效的传播延迟。基于IC的制造中的工艺和技术的选择来确定每个延迟元件1100中的简单门元件的数量。例如，可以选择门元件的数量，使得每个延迟元件1 110在其传播延迟中具有大约1ns。因此，为了产生具有大约8ns的时段的S-滴答，从多路复用器166中选择来自前八个延迟元件1110的输出。然后将多路复用器166的输出反馈到环形振荡器1100的输入，环形振荡器1100有效地绕过了任何附加延迟元件1110(在选择的八个延迟元件之后)。另一方面，可以选择附加的延迟元件以有效地延长S-滴答的时段。

(一个或更多个)所选延迟元件组中的差异解决了可能由每个IC经历的PVT制造差异引起的速度变化。换句话说，一个IC的八个延迟元件实际上可能会产生一个接近9ns的S-滴答，在这种情况下，在校准过程期间会选择七个延迟元件，以便调整S-滴答的时段，使得其接近IC或应用规定的8ns。延迟选择可以由系统控制器146(图1)或其他校准S-滴答的器件来进行。

图12示出了适用于时钟合成电路130(图1)的M分频逻辑1200的示例。由于来自环形振荡器的时钟频率相对较高且不太适合用于计数，因此将S-滴答分为整数(通常为16、64或其他值)以产生更适合于不溢出计数逻辑的较慢L-滴答。在图12的示例中，通过一系列触发器来建立分频。技术人员将了解，可以使用其他时钟分频电路。

图13示出了校准控制逻辑块192(图1和图3)的操作，该校准控制逻辑块192提供了输出时钟的开始SHB周期的边缘对齐。例如，如果第一GCLK脉冲已经偏离了与SHB定时的对齐，则GCLK定时可以通过例如延长或压缩一个GCLK脉冲的持续时间来重新同步，从而使后续脉冲的边缘与SHB的边缘重新对齐。可以随时调用此过程，而不仅是在SHB的前缘。然而，在刷新周期开始时进行重新对齐(例如，响应于新的垂直同步)，通过拉伸来自上一个周期的最后一个GCLK的低时段，趋向于减轻在刷新周期的中间部分期间对和调整有关的功能的任何影响。

具体地，图13示出了校准过程的操作。当断言名为“校准”1300的信号时，校准控制逻辑块192使用SHB的同步版本(例如，与DCLK同步的垂直同步)脉冲1310来执行垂直同步和GCLK之间的边缘对齐。例如，当断言校准1300时，则在SHB 1310期间，输出时钟信号1330的输出脉冲低状态1320的低侧在时间上被扩展，使得上升缘1340在时间上被重新定位以与SHB 1310的下降缘1350对齐。有利地，在垂直同步定时的开始执行该操作，而还没有执行依赖于输出时钟用于精确定时的其余逻辑，但是可以在任何时候执行该操作以强制GCLK与SHB对齐。

技术人员将理解，可以在不脱离本发明的基本原理的情况下对上述实施例的细节进行许多改变。例如，时钟合成电路130(图1)可以包括现在已知或将来可以开发以合成来自环形振荡器的输出时钟信号的任何器件或电路。例如，时钟合成电路130可以包括诸如比较器、放大器、振荡器、计数器、频率发生器、斜坡电路和发生器、数字逻辑、模拟电路、专用集成电路(ASIC)、微处理器、微控制器、数字信号处理器(DSP)、状态机、数字逻辑、现场可编程门阵列(FPGA)、复杂逻辑器件(CLD)、定时器集成电路、数模转换器(DAC)、模数转换器(ADC)和其他电路等器件。术语电路和电路系统指代以下内容、可以是以下内容的一部分或者包括以下内容：执行一个或更多个软件或固件程序的ASIC、电子电路、处理器(共享、专用或组)、存储器(共享、专用或组)、组合逻辑电路，或提供所描述的功能的其他合适的硬件组件。在一些实施例中，该电路可以由一个或更多个软件或固件模块来实施，或者与该电路相关联的功能可以由一个或更多个软件或固件模块来实施。在一些实施例中，电路可以包括至少部分地以硬件实现的逻辑。因此，本公开的范围应仅由非临时专利申请的权利要求书确定。

Claims (16)

1.一种用于在系统心跳脉冲即SHB脉冲之间的时段内产生多个输出时钟脉冲的时钟合成电路，所述时钟合成电路包括：

环形振荡器，生成具有第一滴答频率的第一参考时钟信号，其中所述环形振荡器包括多组延迟元件；

多路复用器，从所述多组延迟元件中的一组中选择环形振荡器信号，所述环形振荡器信号用作所述第一参考时钟信号；

M分频电路，响应于所述第一参考时钟信号的施加，生成具有第二滴答频率的第二参考时钟信号，所述第二滴答频率是所述第一滴答频率除以值M；

计数器电路，对在SHB脉冲之间的所述时段内发生的所述第二参考时钟信号的脉冲数进行计数，从而提供相应的计数器值；

数据接口，用于接收基于所述相应的计数器值和输出时钟脉冲数生成的时钟整形数据，使得所述时钟整形数据表示每个所述输出时钟脉冲的周期的所述第一参考时钟信号的脉冲数；以及

时钟整形电路，基于所述时钟整形数据和所述第一参考时钟信号生成所述输出时钟脉冲。

2.根据权利要求1所述的时钟合成电路，其中，所述时钟整形电路包括扩频控制器，以改变所述输出时钟脉冲中的一个或更多个脉冲的脉冲宽度。

3.根据权利要求1所述的时钟合成电路，还包括边缘对齐校准控制器，所述边缘对齐校准控制器通信地耦合到所述时钟整形电路，并且被配置为将所述输出时钟脉冲的脉冲与所述SHB脉冲的脉冲在时间上对齐。

4.根据权利要求1所述的时钟合成电路，其中，所述SHB脉冲是显示驱动器电路的垂直帧更新脉冲。

5.根据权利要求1所述的时钟合成电路，其中，所述输出时钟脉冲是显示驱动器电路的灰度时钟脉冲即GCLK脉冲。

6.根据权利要求1所述的时钟合成电路，还包括所述时钟整形电路的移位寄存器，所述移位寄存器的反馈路径长度等于每个所述输出时钟脉冲的周期的所述第一参考时钟信号的脉冲数。

7.根据权利要求6所述的时钟合成电路，其中，所述位的第一部分具有第一逻辑电平，并且所述位的第二部分具有与所述第一逻辑电平不同的第二逻辑电平，所述第一部分和第二部分分别建立所述输出时钟脉冲中的脉冲的第一状态和第二状态。

8.根据权利要求1所述的时钟合成电路，其中，所述M分频电路包括D触发器逻辑元件的链。

9.根据权利要求1所述的时钟合成电路，其中，所述数据接口通信地耦合至系统控制器，所述系统控制器响应于接收到所述相应的计数器值，基于所述相应的计数器值和所述输出时钟脉冲数来确定比率K，所述比率K表示每个所述输出时钟脉冲的所述周期的所述第一参考时钟信号的所述脉冲数，并提供表示所述比率K的所述时钟整形数据。

10.根据权利要求1所述的时钟合成电路，还包括用于存储所述时钟整形数据的寄存器。

11.一种在系统心跳脉冲即SHB脉冲之间的时段内合成具有期望的输出时钟脉冲数的时钟信号的方法，其由被配置为刷新显示器的像素的显示驱动器电路执行，所述方法包括：

用环形振荡器产生具有参考时钟脉冲的参考时钟信号，其中所述环形振荡器包括多组延迟元件；

从所述多组延迟元件中的一组选择环形振荡器信号，所述环形振荡器信号用作所述参考时钟信号；

确定表示在所述输出时钟脉冲中的一个的周期内发生的参考时钟脉冲组的比率K，其中在所述周期内发生的所述参考时钟脉冲组包括所述组的第一部分和第二部分，所述第一部分和所述第二部分分别被分配给所述周期的第一状态和第二状态；以及

基于所述比率K和所述参考时钟信号生成输出时钟脉冲。

12.根据权利要求11所述的方法，其中，所述参考时钟脉冲包括处于第一频率的第一参考时钟脉冲，所述方法还包括：

用M分频电路生成第二参考时钟信号，所述第二参考时钟信号具有处于第二频率的第二参考时钟脉冲，所述第二频率是所述第一频率除以值M；

对在SHB脉冲之间的时段内出现的所述第二参考时钟脉冲进行计数以获得计数；以及

通过将所述值M乘以所述计数来确定表示在所述输出时钟脉冲中的一个的所述周期内发生的所述第一参考时钟脉冲组的所述比率K，以获得在SHB脉冲之间的所述时段内出现的第一参考时钟脉冲的总数，并将所述总数除以所需的输出时钟脉冲数。

13.根据权利要求11所述的方法，还包括改变所述第一部分和第二部分以减小电磁干扰即EMI。

14.根据权利要求11所述的方法，还包括通过延长所述第一状态和所述第二状态之一或两者的持续时间来执行所述输出时钟脉冲的相位校正。

15.根据权利要求11所述的方法，其中，二进制数表示在所述输出时钟脉冲中的一个的所述周期内发生的所述参考时钟脉冲组，并且所述方法还包括将所述二进制数存储在由所述参考时钟信号定时钟的移位寄存器中。

16.根据权利要求15所述的方法，其中，所述二进制数的第一位组和第二位组分别定义第一逻辑电平和第二逻辑电平，以控制所述输出时钟脉冲的所述第一状态和所述第二状态。