CN111132943A - 精密结构化玻璃制品、集成电路封装件、光学装置、微流体装置及其制造方法 - Google Patents

精密结构化玻璃制品、集成电路封装件、光学装置、微流体装置及其制造方法 Download PDF

Info

Publication number
CN111132943A
CN111132943A CN201880061674.9A CN201880061674A CN111132943A CN 111132943 A CN111132943 A CN 111132943A CN 201880061674 A CN201880061674 A CN 201880061674A CN 111132943 A CN111132943 A CN 111132943A
Authority
CN
China
Prior art keywords
glass
cavities
cavity
glass substrate
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201880061674.9A
Other languages
English (en)
Inventor
H·D·伯克
P·B·道恩
金榛洙
李艾泽
H·M·麦克马洪
尹浚老
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Corning Inc
Original Assignee
Corning Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Corning Inc filed Critical Corning Inc
Publication of CN111132943A publication Critical patent/CN111132943A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • C—CHEMISTRY; METALLURGY
    • C03—GLASS; MINERAL OR SLAG WOOL
    • C03C—CHEMICAL COMPOSITION OF GLASSES, GLAZES OR VITREOUS ENAMELS; SURFACE TREATMENT OF GLASS; SURFACE TREATMENT OF FIBRES OR FILAMENTS MADE FROM GLASS, MINERALS OR SLAGS; JOINING GLASS TO GLASS OR OTHER MATERIALS
    • C03C15/00—Surface treatment of glass, not in the form of fibres or filaments, by etching
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B32—LAYERED PRODUCTS
    • B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B17/00—Layered products essentially comprising sheet glass, or glass, slag, or like fibres
    • B32B17/06—Layered products essentially comprising sheet glass, or glass, slag, or like fibres comprising glass as the main or only constituent of a layer, next to another layer of a specific material
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B1/00—Devices without movable or flexible elements, e.g. microcapillary devices
    • B81B1/002—Holes characterised by their shape, in either longitudinal or sectional plane
    • C—CHEMISTRY; METALLURGY
    • C03—GLASS; MINERAL OR SLAG WOOL
    • C03C—CHEMICAL COMPOSITION OF GLASSES, GLAZES OR VITREOUS ENAMELS; SURFACE TREATMENT OF GLASS; SURFACE TREATMENT OF FIBRES OR FILAMENTS MADE FROM GLASS, MINERALS OR SLAGS; JOINING GLASS TO GLASS OR OTHER MATERIALS
    • C03C23/00—Other surface treatment of glass not in the form of fibres or filaments
    • C03C23/0005—Other surface treatment of glass not in the form of fibres or filaments by irradiation
    • C03C23/002—Other surface treatment of glass not in the form of fibres or filaments by irradiation by ultraviolet light
    • C—CHEMISTRY; METALLURGY
    • C03—GLASS; MINERAL OR SLAG WOOL
    • C03C—CHEMICAL COMPOSITION OF GLASSES, GLAZES OR VITREOUS ENAMELS; SURFACE TREATMENT OF GLASS; SURFACE TREATMENT OF FIBRES OR FILAMENTS MADE FROM GLASS, MINERALS OR SLAGS; JOINING GLASS TO GLASS OR OTHER MATERIALS
    • C03C23/00—Other surface treatment of glass not in the form of fibres or filaments
    • C03C23/007—Other surface treatment of glass not in the form of fibres or filaments by thermal treatment
    • C—CHEMISTRY; METALLURGY
    • C03—GLASS; MINERAL OR SLAG WOOL
    • C03C—CHEMICAL COMPOSITION OF GLASSES, GLAZES OR VITREOUS ENAMELS; SURFACE TREATMENT OF GLASS; SURFACE TREATMENT OF FIBRES OR FILAMENTS MADE FROM GLASS, MINERALS OR SLAGS; JOINING GLASS TO GLASS OR OTHER MATERIALS
    • C03C3/00—Glass compositions
    • C03C3/04—Glass compositions containing silica
    • C03C3/076—Glass compositions containing silica with 40% to 90% silica, by weight
    • C03C3/083—Glass compositions containing silica with 40% to 90% silica, by weight containing aluminium oxide or an iron compound
    • C03C3/085—Glass compositions containing silica with 40% to 90% silica, by weight containing aluminium oxide or an iron compound containing an oxide of a divalent metal
    • C03C3/087—Glass compositions containing silica with 40% to 90% silica, by weight containing aluminium oxide or an iron compound containing an oxide of a divalent metal containing calcium oxide, e.g. common sheet or container glass
    • C—CHEMISTRY; METALLURGY
    • C03—GLASS; MINERAL OR SLAG WOOL
    • C03C—CHEMICAL COMPOSITION OF GLASSES, GLAZES OR VITREOUS ENAMELS; SURFACE TREATMENT OF GLASS; SURFACE TREATMENT OF FIBRES OR FILAMENTS MADE FROM GLASS, MINERALS OR SLAGS; JOINING GLASS TO GLASS OR OTHER MATERIALS
    • C03C3/00—Glass compositions
    • C03C3/04—Glass compositions containing silica
    • C03C3/076—Glass compositions containing silica with 40% to 90% silica, by weight
    • C03C3/089—Glass compositions containing silica with 40% to 90% silica, by weight containing boron
    • C03C3/091—Glass compositions containing silica with 40% to 90% silica, by weight containing boron containing aluminium
    • C—CHEMISTRY; METALLURGY
    • C03—GLASS; MINERAL OR SLAG WOOL
    • C03C—CHEMICAL COMPOSITION OF GLASSES, GLAZES OR VITREOUS ENAMELS; SURFACE TREATMENT OF GLASS; SURFACE TREATMENT OF FIBRES OR FILAMENTS MADE FROM GLASS, MINERALS OR SLAGS; JOINING GLASS TO GLASS OR OTHER MATERIALS
    • C03C3/00—Glass compositions
    • C03C3/04—Glass compositions containing silica
    • C03C3/076—Glass compositions containing silica with 40% to 90% silica, by weight
    • C03C3/089—Glass compositions containing silica with 40% to 90% silica, by weight containing boron
    • C03C3/091—Glass compositions containing silica with 40% to 90% silica, by weight containing boron containing aluminium
    • C03C3/093—Glass compositions containing silica with 40% to 90% silica, by weight containing boron containing aluminium containing zinc or zirconium
    • C—CHEMISTRY; METALLURGY
    • C03—GLASS; MINERAL OR SLAG WOOL
    • C03C—CHEMICAL COMPOSITION OF GLASSES, GLAZES OR VITREOUS ENAMELS; SURFACE TREATMENT OF GLASS; SURFACE TREATMENT OF FIBRES OR FILAMENTS MADE FROM GLASS, MINERALS OR SLAGS; JOINING GLASS TO GLASS OR OTHER MATERIALS
    • C03C3/00—Glass compositions
    • C03C3/04—Glass compositions containing silica
    • C03C3/076—Glass compositions containing silica with 40% to 90% silica, by weight
    • C03C3/097—Glass compositions containing silica with 40% to 90% silica, by weight containing phosphorus, niobium or tantalum
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/15—Ceramic or glass substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B32—LAYERED PRODUCTS
    • B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B2310/00—Treatment by energy or chemical effects
    • B32B2310/04—Treatment by energy or chemical effects using liquids, gas or steam
    • B32B2310/0409—Treatment by energy or chemical effects using liquids, gas or steam using liquids
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B32—LAYERED PRODUCTS
    • B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B2310/00—Treatment by energy or chemical effects
    • B32B2310/08—Treatment by energy or chemical effects by wave energy or particle radiation
    • B32B2310/0806—Treatment by energy or chemical effects by wave energy or particle radiation using electromagnetic radiation
    • B32B2310/0831—Treatment by energy or chemical effects by wave energy or particle radiation using electromagnetic radiation using UV radiation
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B32—LAYERED PRODUCTS
    • B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B2315/00—Other materials containing non-metallic inorganic compounds not provided for in groups B32B2311/00 - B32B2313/04
    • B32B2315/08—Glass
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B32—LAYERED PRODUCTS
    • B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B2457/00—Electrical equipment
    • B32B2457/14—Semiconductor wafers
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2203/00—Basic microelectromechanical structures
    • B81B2203/03—Static structures
    • B81B2203/0315—Cavities
    • C—CHEMISTRY; METALLURGY
    • C03—GLASS; MINERAL OR SLAG WOOL
    • C03C—CHEMICAL COMPOSITION OF GLASSES, GLAZES OR VITREOUS ENAMELS; SURFACE TREATMENT OF GLASS; SURFACE TREATMENT OF FIBRES OR FILAMENTS MADE FROM GLASS, MINERALS OR SLAGS; JOINING GLASS TO GLASS OR OTHER MATERIALS
    • C03C2218/00—Methods for coating glass
    • C03C2218/30—Aspects of methods for coating glass not covered above
    • C03C2218/34—Masking
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15788—Glasses, e.g. amorphous oxides, nitrides or fluorides

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Geochemistry & Mineralogy (AREA)
  • Materials Engineering (AREA)
  • Organic Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Thermal Sciences (AREA)
  • Geometry (AREA)
  • Optical Integrated Circuits (AREA)
  • Surface Treatment Of Glass (AREA)
  • Micromachines (AREA)

Abstract

本公开涉及包括具有多个腔体的玻璃基材的重构晶片和/或面板级封装件。每个腔体被构造用于保持单个IC芯片。所述重构晶片和/或面板级封装件可用于扇出晶片或面板级封装工艺。玻璃基材可包括具有不同光敏性的至少两个层，其中一层的光敏性足以能够实现光加工而形成腔体。

Description

精密结构化玻璃制品、集成电路封装件、光学装置、微流体装 置及其制造方法
背景
相关申请的交叉引用
本申请依据35 U.S.C.§119要求于2017年7月24日提交的系列号为62/536,103的美国临时申请以及2017年11月6日提交的系列号为62/582,297的美国临时申请的优先权权益，本文以上述每件申请的内容为基础，并通过引用将其全文纳入本文。
技术领域
本公开涉及精密结构化玻璃制品及其制造方法。此外，本公开涉及包括精密结构化玻璃制品的集成电路(“IC”)封装件(例如晶片和/或面板级封装件)、光学装置和微流体装置。
背景技术
结构化玻璃制品可具有可用于各种应用的腔体或通道，这些应用例如包括集成电路封装件、光学包封件和微流体装置。这些结构化玻璃制品可通过各种方法来制造，例如包括光结构化、模制和湿法蚀刻。然而，这些方法可导致结构化玻璃制品的腔体或通道的尺寸(例如，宽度、长度和/或深度)不能被精确控制。附加或替代性地，这些方法可导致结构化玻璃制品的腔体或通道的底板和/或侧壁不具有光学品质(例如，粗糙化或不规则表面)。
发明内容
本文公开了精密结构化玻璃制品及其制造方法。这样的结构化玻璃制品可用于集成电路封装件、光学装置和微流体装置。
本文公开了一种结构化玻璃制品，其包括玻璃基材，所述玻璃基材包括熔合到玻璃芯体层的玻璃包覆层，以及在玻璃基材中形成的一个或多个腔体。所述玻璃包覆层在蚀刻剂中具有比玻璃芯体层更高的蚀刻速率。
本文公开了一种用于形成结构化玻璃制品的方法，所述方法包括：向玻璃基材的表面施加掩模，所述玻璃基材包括熔合到玻璃芯体层的玻璃包覆层，以将掩模设置在玻璃包覆层上。所述掩模包括一个或多个开口区域，在所述开口区域处，玻璃基材保持不被掩模覆盖。所述玻璃包覆层在蚀刻剂中具有比玻璃芯体层更高的蚀刻速率。将被掩的玻璃基材暴露于蚀刻剂，从而选择性地蚀刻一部分玻璃包覆层并在玻璃基材中形成一个或多个腔体。在暴露之后可从玻璃基材移除掩模。
描述了重构晶片和/或面板级封装件的多个实施方式。所述封装件包括具有多个腔体的玻璃基材并且在每个腔体中定位有IC芯片。所述腔体的尺寸被精确设置以保持住IC并防止IC在加工期间位移。并且，玻璃基材可用于替代常规载体基材和树脂模制料，以消除或者至少显著降低由这些材料导致的CTE错配。
重构晶片和/或面板级封装件可具有任何尺寸，包括传统的WLP尺寸。由玻璃基材提供的尺寸稳定性尤其适于使用较大基材[例如面板级封装(PLP)中涉及的基材]来制造封装件。无论何种级别，应理解，重构晶片和/或面板级封装件包括WLP、PLP和晶片和/或面板级封装的任何其他尺寸。
玻璃基材可具有各种不同构造。在一些实施方式中，玻璃基材包括熔合在一起的两层或更多层玻璃。例如，玻璃基材可包括熔合到玻璃基底层的玻璃包覆层。在另一些实例中，玻璃基材可包括位于两个玻璃包覆层之间的玻璃基底层。
玻璃基材的不同层可具有不同的光敏性。例如，一个或多个玻璃包覆层的光敏性可高于玻璃基底层的光敏性。这使得可对玻璃包覆层进行光加工以形成腔体。在一些实施方式中，玻璃基底层的光敏性为零。
玻璃包覆层与玻璃基底层之间的差异化光敏性使得可在玻璃基材中形成精确装配IC芯片的腔体。在玻璃基底层的光敏性为零或低至不显著的那些实施方式中，通过光加工仅移除玻璃包覆层并且玻璃基底层形成了腔体的底部。玻璃包覆层可具有与IC芯片相同的厚度，使得当芯片位于腔体中时，它们与玻璃基材的顶表面齐平。
任何合适的方法可用于在玻璃基材中形成腔体。如上所述，一种合适的方法是光加工。该方法可包括：将玻璃包覆层暴露于辐射(例如紫外光)，以造成玻璃包覆层形成结晶区域，所述结晶区域可通过蚀刻移除而形成腔体。光掩模可用于在玻璃基材的表面上形成腔体的图案。
多个腔体可具有任何合适的尺寸。一般而言，腔体全部具有相同尺寸并且在玻璃基材的表面上形成规则的重复图案，其最大程度地增加了每个重构基材可制造的封装件的数目。腔体可具有任何合适的深度。如上所述，腔体可具有与IC芯片相同的深度。在一些实施方式中，腔体的深度在约50微米至约400微米或约75微米至约300微米之间不等。在一些实施方式中，玻璃包覆层的厚度对应于腔体的深度。在一些实施方式中，腔体的尺寸[宽度(x)、长度(y)和深度(z)]与IC芯片的规定值和/或尺寸相差不超过20微米。
重构晶片和/或面板级封装件还可包括这些封装件中典型的任何其他层、涂层等。这些的实例包括RDL、BGA、一种或多种保护性涂层或包装等。
重构晶片和/或面板级封装件可使用各种方法中的任何一种来制造。合适的方法的一个实例包括：形成包括多个腔体的多层玻璃基材以及将IC芯片放置在腔体中。所述腔体可通过下述形成：通过掩模将多层玻璃基材暴露于辐射，以形成结晶区域，通过化学蚀刻移除所述结晶区域。然后，在重构基材上沉积再分布层(“RDL”)、球栅阵列(“BGA”)、保护层等以形成最终的封装件。
提供了一个或多个代表性实施方式来例示所公开的主题的各种特征、特性和优点。应理解，一个实施方式的特征、特性、优点等可单独使用或彼此以各种组合和子项组合形式使用。
提供本发明内容是为了以简化的形式介绍在以下具体实施方式中进一步描述的一些概念。本发明内容和背景并不旨在标识出所公开的主题的关键概念或必要方面，并且它们也不应用于约束或限制权利要求的范围。例如，不应基于权利要求所述的主题是否包含了发明内容中提到的任何方面或所有方面以及/或者是否解决了背景技术中提到的任何问题来限制权利要求的范围。
应理解，前面的一般性描述和以下的具体实施方式都仅仅是示例性的，并且旨在提供用于理解所要求保护的主题的性质和特性的总体评述或框架。所附附图提供了进一步理解，附图被结合在本说明书中并构成说明书的一部分。附图说明了一种或多种实施方式，并与说明书一起用来解释各种实施方式的原理和操作。
附图说明
结合附图公开了各个实施方式，其中：
图1是可用于制造精密结构化玻璃制品的玻璃基材的一些实施方式的截面示意图。
图2是图1的玻璃基材通过掩模被选择性地暴露于辐射以在包覆层中形成结晶区域的截面示意图。
图3是图2的玻璃基材被暴露于任选的热处理以进一步形成结晶区域的截面示意图。
图4是图3的玻璃基材在暴露于辐射和热处理以形成结晶区域之后的透视图。
图5-6分别是图4的玻璃基材在移除了结晶区域以形成腔体之后，或者图7的玻璃基材在其中形成腔体并移除掩模之后的截面示意图和透视图。
图7是图1的玻璃基材通过掩模而选择性地暴露于蚀刻剂以在包覆层中形成腔体的截面示意图。
图8-9分别是重构晶片和/或面板级封装件的一些实施方式的截面示意图和透视图。
图10是在玻璃基材和IC芯片上具有再分布层的图8-9的重构晶片和/或面板级封装件的截面示意图。
图11是在再分布层上具有球栅阵列的图10的重构晶片和/或面板级封装件的截面示意图。
图12是在将图11的重构晶片和/或面板级封装件分割或单个化后，各个IC封装件的截面示意图。
图13是玻璃基材包括在相背的各玻璃包覆层中形成的腔体的重构晶片和/或面板级封装件的一些实施方式的截面示意图。
图14是重构晶片和/或面板级封装件的一些实施方式的截面示意图。
图15是在玻璃基材和IC芯片上具有平面化层的图14的重构晶片和/或面板级封装件的截面示意图。
图16是在平面化层和IC芯片上具有再分布层，并且在再分布层上具有球栅阵列的图15的重构晶片和/或面板级封装件的截面示意图。
图17是示出了示例性玻璃基材的包覆玻璃的蚀刻速率(在x轴上)和示例性玻璃基材的包覆玻璃的蚀刻速率与芯体玻璃的蚀刻速率的比值(在y轴上)的图。
图18是示出了玻璃包覆层相对较薄的示例性玻璃基材的蚀刻时间(在x轴上)和移除深度(在y轴上)的图。
图19是示出了玻璃包覆层相对较厚的示例性玻璃基材的蚀刻时间(在x轴上)和移除深度(在y轴上)的图。
图20是在玻璃基材中形成的腔体的一些实施方式的截面示意图。
图21是在单层基材上使用常规湿法蚀刻方法形成的腔体的照片。
图22是在具有玻璃芯体和玻璃包覆层的玻璃基材上使用蚀刻方法的一些实施方式所形成的腔体的一系列照片。
具体实施方式
现将对附图所示的示例性实施方式进行详细说明。只要可能，在附图中使用相同的附图标记表示相同或相似的部分。附图中的各部件不一定按比例绘制，而是着重于说明示例性实施方式的原理。
数值，包括范围的端点，在本文中可表示为数值前带有“约”、“大约”等的近似值。在这些情况中，其他实施方式包括具体的数值。无论数值是否表示为近似值，在本公开中包括两种实施方式：一种表示为近似，另一种不表示为近似。还应理解，每个范围的端点在与另一个端点有关及独立于另一个端点时都是重要的。
在各个实施方式中，结构化玻璃制品包括玻璃基材以及在玻璃基材中形成的一个或多个腔体。在一些实施方式中，玻璃基材包括熔合到玻璃基底层的玻璃包覆层。在这些实施方式的一些实施方式中，所述一个或多个腔体形成于玻璃包覆层中。例如，在一些实施方式中，玻璃包覆层在蚀刻剂中具有比玻璃芯体层更高的溶解速率或蚀刻速率。玻璃包覆层与玻璃芯体层之间的这种差异化溶解速率或蚀刻速率能够实现使用如本文所述的湿法蚀刻方法在玻璃基材中形成所述一个或多个腔体。在一些实施方式中，玻璃芯体层限定了所述一个或多个腔体的底板。附加或替代性地，玻璃包覆层限定了所述一个或多个腔体的侧壁。在一些实施方式中，所述一个或多个腔体的底板具有光学品质。附加或替代性地，所述一个或多个腔体的底板基本上是平坦的。附加或替代性地，所述一个或多个腔体的侧壁基本上是直的。
在各个实施方式中，用于形成结构化玻璃制品的方法包括：将掩模施加于玻璃基材的表面。在一些实施方式中，玻璃基材包括熔合到玻璃基底层的玻璃包覆层。在这些实施方式的一些实施方式中，施加掩模包括：将掩模施加于玻璃包覆层的表面。所述掩模可由耐蚀刻剂的材料形成。在一些实施方式中，将玻璃基材暴露于蚀刻剂。例如，所述将玻璃基材暴露于蚀刻剂包括：使被掩的玻璃包覆层接触蚀刻剂以选择性地蚀刻一部分玻璃包覆层，从而在玻璃基材中形成一个或多个腔体。所述一个或多个腔体可具有与掩模的开口区域的图案对应的图案。在一些实施方式中，玻璃包覆层在蚀刻剂中具有比玻璃芯体层更高的溶解速率或蚀刻速率。玻璃包覆层与玻璃芯体层之间的这种差异化溶解速率或蚀刻速率能够实现在基本上不蚀刻芯体层的情况下，在玻璃基材中形成所述一个或多个腔体。因此，芯体层可起到蚀刻停止的作用，其能够使所述一个或多个腔体具有如本文所述的精确的尺寸、光学品质的底板、基本上平坦的底板和/或基本上直的侧壁。
在一些实施方式中，一种集成电路封装件包括如本文所述的结构化玻璃制品。例如，集成电路封装件包括位于成形制品的所述一个或多个腔体的每个腔体中的集成电路芯片。这种集成电路封装件可得益于如本文所述的腔体的精确尺寸和/或基本上直的侧壁。例如，这样的尺寸和/或侧壁能够将集成电路精确地放置在封装件的腔体中，从而潜在地能够省略腔体中的聚合物填料(例如，树脂模制料)。
集成电路(IC)封装是半导体装置制造的后端工艺，其中，半导体材料块被封装在支承箱中，所述支承箱提供了从芯片密度到印刷电路板密度的电连接，并且防止了半导体材料的物理损坏和腐蚀。所述箱也被称为“封装件”，其支承将装置连接到电路板的电触头。该过程常被称为封装，但是也可被称为半导体装置组装、包封或密封。
晶片级封装或晶片级芯片规模包封(WLP)是IC(例如芯片或管芯)仍是晶片的部分时对IC进行封装的技术，这与将晶片剖切成各个电路(小块)然后再将其封装的更为常规的方法形成对照。WLP能够以晶片级实现晶片制造、封装、测试和老化的集成，从而简化装置从硅开始到客户出货所经历的制造过程。WLP可包括：扩展晶片制造过程以包括装置互连和装置保护过程。大多数其他种类的封装先对晶片进行切块，然后将单独的管芯放置在塑料封装件中并附接焊料凸块。WLP涉及在IC仍在晶片中时，将封装件的顶部和底部外层以及焊料凸块附接于IC，然后对晶片进行切块。
WLP的一种类型是扇入(FI)，其所有的接触端子均在管芯的占用面积内。当调整接触端子的布局以匹配下一级基材的设计时，这种构造可具有显著限制。扇出(FO)是另一种类型的WLP，其代表管芯级封装与FI WLP之间的折衷。FO WLP涉及对半导体晶片进行切块，然后将单个化IC嵌在重构或人工模制的晶片中。在重构晶片上，各管芯彼此分开一定的距离，该距离足够地大以允许使用标准WLP工艺制造所需的FO再分布层(RDL)。FO WLP提供了将引线节距小的较小的管芯连接到引线节距较大的印刷电路板的一种方式。
虽然FO WLP具有许多优点，例如，成本低、封装尺寸变小以及引线节距小，但是常规的FO WLP提出了许多挑战。例如，其中两个最重要的挑战是管芯位移和翘曲。管芯位移可以由用于将管芯嵌在重构晶片上的方法导致。常规的FO WLP工艺包括：用粘合剂涂覆载体基材，将硅芯片放置在粘合剂上，施加树脂模制料以填充芯片之间的空间，移除载体基材，翻转重构基材，以及在嵌在树脂模制料中的暴露芯片上形成RDL和/或球栅阵列。模制料在管芯之间流动和/或交联期间可发生的树脂体积收缩可导致管芯位移。管芯位置的任何位移——平移和/或旋转——对后续的加工步骤带来了挑战并且可导致不良封装。
翘曲可由重构晶片中的各种材料响应于温度变化而膨胀和/或收缩的不同速率导致。载体基材、硅管芯、树脂模制料和/或重构晶片上的RDL的热膨胀系数(CTE)可显著不同。例如，模制料的CTE超过8ppm/℃，相比于模制料的CTE，硅的CTE是2-3ppm/℃。不同的CTE可造成重构晶片响应于温度变化而翘曲。与管芯位移和翘曲相关的问题可随着重构基材的尺寸增加而放大。常规WLP的挑战可通过使用本文所述的结构化玻璃制品作为封装件而得到缓解。
在一些实施方式中，集成电路封装件被构造成重构晶片和/或面板级封装件，其包括具有多个腔体的结构化玻璃基材，其中的每个腔体的尺寸被设置用于接收和保持集成电路(IC)芯片(例如，单个IC芯片)。所述玻璃基材可减少由常规FO WLP加工造成的管芯位移和翘曲。例如，由于IC芯片通过腔体来物理保持就位，因此消除或至少减少了管芯位移。附加或替代性地，由于相比于聚合物材料，玻璃基材的CTE可以显著更接近硅IC芯片的CTE，因此消除或减少了翘曲。
所述重构晶片和/或面板级封装件可提供最紧凑的封装件占用面积，从而提供有所增加的功能性，改进的热性能以及与印刷电路板的更小的引线节距互连。所述制造过程步骤可以基材级并行进行，而不是在单独的芯片上依次进行来实现尺寸与管芯相同或稍微更大的封装件。所得的封装件在管芯的表面上可直接具有电介质、薄膜金属和焊料凸块而不具有另外的封装。重构晶片和/或面板级封装件的基本结构可具有有源表面，其具有聚合物涂层和凸块，并且在玻璃基材中的腔体中包封有裸硅。
在一些实施方式中，一种光学装置包括如本文所述的结构化玻璃制品。例如，所述光学装置被构造成包括光学有源物体的光学封装件，所述光学有源物体被包封在成形制品的所述一个或多个腔体的每个腔体中。这种光学封装件可得益于如本文所述的腔体的光学透明和/或基本上平坦的底板。例如，这样的底板能够实现光学有源物体的精确的光学分析和/或操纵。
在一些实施方式中，一种微流体装置包括如本文所述的结构化玻璃制品。例如，所述微流体装置被构造成流动单元、微反应器或另外的微流体装置。流体可流动通过成形制品的所述一个或多个腔体以用于分析、反应或另外的流体功能。这种微流体装置可得益于如本文所述的腔体的精确尺寸、基本上平坦的底板和/或基本上直的侧壁。例如，这样的尺寸、底板和/或侧壁能够实现腔体中的流体的精确流动。
图1是玻璃基材100的一些实施方式的截面示意图。玻璃基材100包括玻璃基底或芯体层110，其连接到第一或上玻璃包覆层105和第二或下玻璃包覆层107。玻璃基材100包括多个玻璃层，并且其可被认为是玻璃层压件。在一些实施方式中，层105、107、110熔合在一起而在它们之间不具有任何粘合剂、聚合物层、涂层等。在另一些实施方式中，层105、107、110使用粘合剂等连接(例如粘合)在一起。
玻璃基材100可具有任何合适的组合物并且可使用任何合适的方法来制造。合适的玻璃组合物的实例可包括碱土金属铝硼硅酸盐玻璃、锌硼硅酸盐玻璃和钠钙玻璃以及玻璃陶瓷，例如富含氧化镁、氧化钇、氧化铍、氧化铝或氧化锆的那些。一般而言，玻璃基材100以及玻璃基材100中的层105、107、110中的任一层可具有’451专利或‘266申请中公开的任何一种组合物，或者可使用’451专利或‘266申请中公开的任何一种方法来制造，所述文献各自在本说明书的结尾处有引用。
玻璃基材100被构造成玻璃包覆层105、107和玻璃基底层110中的至少一者具有不同的物理尺寸和/或物理性质，从而允许相对于玻璃基底层110选择性地移除至少一个玻璃包覆层105、107以形成尺寸精确设置的腔体425，如本文所述，所述腔体425的尺寸和形状可被设置用于接收IC芯片，接收光学有源物体和/或起到微流体通道的作用。
玻璃基材100的一个可广泛变化的方面是层105、107、110的厚度。例如，层105、107、110可全部具有相同厚度或不同厚度，或者其中的两个层可具有相同厚度，而第三层具有不同厚度。在一些实施方式中，出于所有的实际目的，期望玻璃包覆层105、107中的一者或两者的厚度与被封装的IC芯片的厚度相同或基本相同(例如，如图8-9所示)。在另一些实施方式中，期望玻璃包覆层105、107中的一者或两者的厚度小于被封装的IC芯片的厚度(例如，如图14-16所示)。在一些实施方式中，期望玻璃包覆层105、107中的一者或两者的厚度尺寸被精确设置以用于微流体流动。
在一些实施方式中，玻璃包覆层105、107中的一者或两者为约10微米至约400微米厚，约10微米至约50微米厚，约70微米至约400微米厚，或约100微米至约300微米厚。例如，包覆层105、107中的一者或两者为至少约10微米厚、至少约20微米厚、至少约50微米厚、至少约70微米厚、或至少约100微米厚。附加或替代性地，包覆层105、107中的一者或两者不超过400微米厚，不超过300微米厚，不超过200微米厚，不超过100微米厚，不超过50微米厚，或不超过30微米厚。这些厚度可对应于通常经受如本文所述的FO WLP加工的IC芯片的厚度，或者可小于同样如本文所述的这些IC芯片的厚度。但应理解，玻璃包覆层105、107可具有其他厚度，尤其是当与厚度小于或大于所公开的厚度的IC芯片一起使用时。
玻璃基材100的另一个可广泛变化的方面是层105、107、110的玻璃组成。例如，层105、107、110可全部具有相同的玻璃组成或不同的玻璃组成，或者其中的两个层可具有相同的玻璃组成，而第三层具有不同的玻璃组成。一般而言，期望玻璃包覆层105、107中的一者或两者的玻璃组成不同于玻璃基底层110的玻璃组成。这向玻璃包覆层105、107提供了某些性质，使得它们适于形成腔体425。
在一些实施方式中，层105、107、110的玻璃组成可不同，以使得层105、107、110的光敏性不同。例如，可期望玻璃包覆层105、107中的一者或两者的光敏性与玻璃基底层110不同。层105、107、110之间的不同光敏性使得可在玻璃基材100的表面中形成腔体425。例如，玻璃包覆层105、107可具有足够的光敏性，使得它们可被光加工而形成腔体425。另一方面，玻璃基底层110可具有足够的非光敏性，以使得其不易被光加工。
在一些实施方式中，期望玻璃包覆层105、107中的一者或两者的光敏性大于玻璃基底层110的光敏性。对于在其中形成腔体425的玻璃包覆层105、107尤为如此。玻璃基底层110的光敏性可以为零或足够接近零，使得其不易被光加工到任何显著的程度。
在一些实施方式中，层105、107、110的玻璃组成可不同，以使得层105、107、110在蚀刻剂中的耐久性不同。例如，可期望玻璃包覆层105、107中的一者或两者在蚀刻剂中的溶解速率与玻璃基底层110不同。层105、107、110之间的不同耐久性使得可在玻璃基材100的表面中形成腔体425。例如，玻璃包覆层105、107在蚀刻剂中可具有足够高的溶解速率，以使得它们被蚀刻而形成腔体425。另一方面，玻璃基底层110在蚀刻剂中可具有足够低的溶解速率，以使得其基本上不易被蚀刻。因此，玻璃基底层110可起到蚀刻停止的作用以限制使用蚀刻剂可将玻璃基材100蚀刻到的深度。
在一些实施方式中，期望玻璃包覆层105、107中的一者或两者在蚀刻剂中的溶解速率大于玻璃基底层110的溶解速率。对于在其中形成腔体425的玻璃包覆层105、107尤为如此。玻璃基底层110在蚀刻剂中的溶解速率可以为零或足够接近零，以使得其不易被蚀刻到任何显著的程度。
应理解，可对图1所示的玻璃基材100的实施方式进行多种改变。例如，在一些实施方式中，玻璃基材100可仅包括两个玻璃层105、110。在另一些实施方式中，玻璃基材100可包括四个或更多个玻璃层。还考虑了多种其他变化形式。
在一些实施方式中，在玻璃基材100中形成腔体425以将玻璃基材转变成如本文所述的结构化制品。例如，可使用如图2-4所示的方法在玻璃基材100的表面中光加工腔体425。参考图2，在一些实施方式中，所述方法中的第一步是通过光掩模215将包覆层105暴露于辐射220的来源以形成腔体425的图案。在光加工过程中可使用任何合适的辐射220的来源，只要其能够改变玻璃包覆层105的性质即可。合适的辐射来源的一个实例是紫外光。
光掩模215可由任何合适的材料制成，并且可具有任何合适的图案。一般而言，光掩模215应由能够有效地阻止辐射220到达和/或影响玻璃基材100的表面的材料制成。光掩模可位于玻璃包覆层105的表面上或者在玻璃包覆层105的表面上方一定距离处。由光掩模215产生的图案可以是规则重复的矩形形状的阵列，例如，如图2-4所示的那些。例如，由光掩模215图案化的形状可紧密对应于如本文所述的IC芯片的形状。也可使用其他形状并且其一般可紧密对应于IC芯片的形状和/或能够将IC芯片稳固地保持在玻璃基材100上的位置中。
在一些实施方式中，玻璃包覆层105具有足够的光敏性以使辐射220改变其结晶度性质。例如，玻璃包覆层105包含在单独暴露于辐射220时经受结晶度改变的玻璃组合物，或者由该玻璃组合物形成。附加或替代性地，玻璃包覆层105包含当暴露于辐射220时经受小规模物理变化(例如纳米级变化)并且所述变化可能难以检测(例如成核中心的形成)的玻璃组合物，或者由该玻璃组合物形成。这些玻璃组合物可经受额外的、任选的热处理以完成结晶度的改变。
图3示出了经受任选的热处理的玻璃基材100的一些实施方式。可将玻璃基材100暴露于热源330。应理解，任何合适的热源可用于提供所述热处理。
在一些实施方式中，辐射和任选的热处理在玻璃包覆层105中形成了结晶区域325，如图3-4所示。例如，在结晶区域325中形成了第二结晶相，其能够通过物理和/或化学程序被选择性地移除，例如选择性蚀刻——例如，使用酸等的湿法蚀刻来选择性移除。在一些实施方式中，第二结晶相的选择性移除通过将结晶区域325与未暴露于辐射的玻璃包覆层105的部分(例如未结晶区域)暴露于蚀刻剂介质(例如氢氟酸)时，该结晶区域325与该部分之间的溶解性差异来实现。溶解性差异可产生蚀刻速率差异，其造成第二结晶相比未暴露的玻璃蚀刻得更快。
在一些实施方式中，结晶区域325比玻璃包覆层105的未暴露部分(例如，未结晶区域)蚀刻至少快1.5倍，至少快2倍，至少快5倍，至少快10倍，至少快20倍，或至少快100倍。在所有的光敏性玻璃组合物中可以存在或者可以不存在这一蚀刻速率和/或溶解性差异化特征。因此，所有的可光加工的玻璃组合物均是光敏性不为零的光敏性玻璃组合物，但是光敏性玻璃组合物不一定是可光加工的。
图5-6示出了移除了结晶区域325的玻璃基材100。玻璃基材100现准备用于接收IC芯片525。在一些实施方式中，未暴露于辐射220的玻璃包覆层105的部分(例如，未暴露部分或未结晶部分)基本上不受用于移除结晶区域325的过程影响。在另一些实施方式中，玻璃包覆层105的未暴露区域的厚度通过移除过程而减小。无论哪种情况，玻璃包覆层105可具有上述厚度中的任何厚度。例如，在未暴露区域的厚度减小的那些实施方式中，可增加起始厚度以补偿被蚀刻过程移除的量，从而使最终厚度对应于所需厚度(例如，对应于IC芯片525的厚度)。
在一些实施方式中，可使用图7所示的方法在玻璃基材100的表面中形成腔体425。在一些实施方式中，该方法包括：在玻璃基材100的表面上形成掩模315。例如，在玻璃包覆层105和/或玻璃包覆层107的表面上形成掩模315。可通过印刷(例如，喷墨印刷、凹版印刷、丝网印刷或另外的印刷工艺)或另外的沉积工艺来形成掩模315。在一些实施方式中，掩模315耐蚀刻剂(例如，将用于蚀刻玻璃基材100中的腔体425的蚀刻剂)。例如，掩模315可包含丙烯酸酯、多官能丙烯酸酯正乙烯基己内酰胺或另外合适的掩模材料。在一些实施方式中，掩模315由包含底漆并且所述底漆用于增强掩模与玻璃基材100之间的粘性的油墨材料形成。这种增强的粘性可减少蚀刻剂在掩模315与玻璃基材100之间渗漏，这可有助于实现本文所述的精确腔体。
在一些实施方式中，掩模315包括一个或多个开口区域，在所述开口区域处，玻璃基材100保持不被覆盖。掩模315的开口区域可具有与要在玻璃基材100中形成的腔体425的所需图案对应的图案。例如，掩模315的图案可以是规则重复的矩形形状的阵列(例如，用于接收如本文所述的IC芯片)。在这样的实施方式中，由掩模315图案化的形状可紧密对应于IC芯片的形状。也可使用其他形状，并且所述形状可紧密对应于IC芯片的形状或者能够将IC芯片稳固地保持在玻璃基材100上的位置中。因此，掩模315可被构造成蚀刻掩模，从而能够如本文所述选择性地蚀刻玻璃包覆层105和/或玻璃包覆层107，并且在玻璃基材100中形成腔体425。
在一些实施方式中，将其上设置有掩模315的玻璃基材100暴露于蚀刻剂320。例如，如图7所示，使玻璃包覆层105和/或玻璃包覆层107接触蚀刻剂320，从而选择性地蚀刻未被掩模315覆盖的相应的玻璃包覆层的暴露部分，并且在玻璃基材中形成腔体425，由此将基材转变成成形制品。因此，在形成腔体425后，玻璃基材100可被称为成形制品。
在一些实施方式中，将其上设置有掩模315的玻璃基材100暴露于处于蚀刻温度下的蚀刻剂320，暴露一定的蚀刻时间。例如，蚀刻温度为约20℃、约22℃、约25℃、约30℃、约35℃、约40℃、约45℃或约50℃，或者由所述数值的任何组合限定的任何范围。较低的蚀刻温度可有助于在蚀刻期间保持掩模315的完整性，而这可使蚀刻时间增加和/或改进如本文所述的腔体形状。附加或替代性地，蚀刻时间可以是约10分钟、约15分钟、约20分钟、约25分钟、约30分钟、约35分钟、约40分钟、约45分钟、约50分钟、约55分钟、约60分钟、约65分钟、约70分钟、约75分钟、约80分钟、约85分钟或约90分钟，或者由所述数值的任何组合限定的任何范围。相对较长的蚀刻时间能够实现如本文所述的腔体425的基本上直的侧壁。
在一些实施方式中，玻璃包覆层105和/或玻璃包覆层107比玻璃芯体层110蚀刻至少快1.5倍，至少快2倍，至少快5倍，至少快10倍，至少快20倍，或至少快100倍。附加或替代性地，玻璃包覆层105和/或玻璃包覆层107的蚀刻速率与玻璃芯体层110的蚀刻速率的比值为约5、约10、约15、约20、约25、约30、约35、约40、约45、约50、约55、约60、约65、约70、约75、约80、约85、约90、约95、约100，或者由所述数值的任何组合限定的任何范围。
在一些实施方式中，所述形成腔体425包括：基本上完全蚀刻穿过玻璃包覆层105和/或玻璃包覆层107，以在腔体的底部处暴露一部分玻璃芯体层110。因此，腔体425的侧壁由玻璃包覆层105和/或玻璃包覆层107限定，并且腔体的底板由玻璃芯体层110限定。在一些实施方式中，在所述形成腔体425期间，玻璃芯体层110基本上不被蚀刻。因此，玻璃芯体层110起到确定腔体425的深度的蚀刻停止作用。
在一些实施方式中，所述一个或多个腔体的底板具有光学品质。例如，腔体425的底板的表面粗糙度为至多约50nm、至多约40nm、至多约30nm、至多约20nm、至多约10nm、至多约9nm、至多约8nm、至多约7nm、至多约6nm、或者至多约5nm。这种低表面粗糙度可通过玻璃芯体层110所提供的蚀刻停止和/或蚀刻期间搅拌蚀刻剂以从腔体移除蚀刻副产物来实现。附加或替代性地，这种低表面粗糙度能够使光通过底板(例如，用于对设置在腔体内的物体或材料进行光学激活和/或分析)而不会显著畸变。
在一些实施方式中，所述一个或多个腔体的底板基本上是平坦的。例如，沿着腔体的周界的第一位置处的腔体的第一深度与沿着腔体的周界并且与第一位置相对(例如，直径上相对)的第二位置处的腔体的第二深度之间的差为至多约5μm、至多约4μm、至多约3μm、至多约2μm、至多约1μm、至多约0.9μm、至多约0.8μm、至多约0.7μm、至多约0.6μm、至多约0.5μm、至多约0.4μm、至多约0.3μm、至多约0.2μm、或者至多约0.1μm。这种低的深度差可通过玻璃芯体层110所提供的蚀刻停止来实现。例如，腔体的深度可以主要由玻璃包覆层105和/或玻璃包覆层107的厚度来决定，而不会因为蚀刻温度和/或蚀刻时间改变而显著改变。
在一些实施方式中，所述一个或多个腔体的侧壁基本上是直的。例如，在腔体的侧壁与底板之间形成的角为至多约30°、至多约25°、至多约20°、至多约19°、至多约18°、至多约17°、至多约16°、或者至多约15°。附加或替代性地，在腔体的顶部处(例如，在玻璃基材的表面附近)的腔体宽度与在腔体的底部处(例如，在腔体的底板附近)的腔体宽度之间的差为至多约1mm、至多约0.9mm、至多约0.8mm、至多约0.7mm、至多约0.6mm、或至多约0.5mm。在一些这样的实施方式中，腔体的深度为至少约50μm、至少约60μm、至少约70μm、至少约80μm、或者至少约90μm。这种低的侧壁角可通过增加蚀刻时间来实现，而玻璃芯体层110所提供的蚀刻停止使得增加蚀刻时间成为可能。例如，可以延长蚀刻时间以在腔体的底部附近移除侧壁与底板之间的相交处的材料而不显著增加腔体的深度。相比于常规的湿法蚀刻工艺，移除这样的材料可得到更直的侧壁。
在一些实施方式中，在形成腔体后，从玻璃基材100移除掩模315。例如，所述移除掩模315包括：使掩模与溶剂接触，由此从玻璃基材的表面移除掩模。在一些实施方式中，溶剂是水。例如，所述移除掩模315包括：将其上设置有掩模315的玻璃基材100浸没到水中，由此从玻璃基材的表面移除掩模。图5-6分别是在其中形成有腔体425并且从其中移除了掩模315的玻璃基材100的截面示意图和透视图。
腔体425的一个优点是它们可以使用常规加工技术通常不可得到的精度来形成。在基底层110不受蚀刻过程影响的那些实施方式中，腔体425的深度尤为精确。在这样的实施方式中，可蚀刻掉玻璃包覆层105直到蚀刻剂到达玻璃基底层110和/或在腔体425的底部处暴露出玻璃基底层110。因此，腔体425的侧部由玻璃包覆层105和/或玻璃包覆层107限定，并且底板或底部由基底层110限定。这使腔体425具有精确的深度。
图5-6所示的腔体425具有对应于IC芯片525的矩形形状。但应理解，腔体425可具有任何合适的形状。例如，腔体425可具有正方形形状、圆形形状或任何其他多边形或非多边形形状。
在一些实施方式中，成形制品可用作集成电路封装件。例如，可从基础晶片切块出IC芯片525，将该IC芯片525放置在腔体425中以形成重构晶片和/或面板级封装件200，如图8-9所示。腔体425可被构造用于接收任何合适的IC芯片525。在一些实施方式中，IC芯片525是硅基IC芯片。
在一些实施方式中，腔体425各自具有与IC芯片525基本相同的尺寸[宽度(x)、长度(y)和/或深度(z)]，以允许将IC芯片525精确地装配在每个对应的腔体425中。如上所述，可取的是，使IC芯片525与玻璃包覆层105和/或玻璃包覆层107的顶表面齐平。然而，可能存在IC芯片525的顶部与玻璃包覆层105和/或玻璃包覆层107可能不完全齐平的情况。只要得到的重构基材能够被进一步加工而产生最终封装件，这是可以接受的。
IC芯片525的尺寸一般可变化1-2微米。在一些实施方式中，相对于(a)腔体425的尺寸的目标大小，(b)IC芯片525的对应尺寸的实际大小和/或(c)IC芯片525的对应尺寸的目标大小，每个腔体425的宽度(x)、长度(y)和/或深度(z)变化不超过20微米，不超过10微米，不超过5微米或者不超过4微米。例如，相比于(a)腔体425的尺寸的目标大小，(b)IC芯片525的对应尺寸的实际大小和/或(c)IC芯片525的对应尺寸的目标大小，每个腔体425的宽度(x)、长度(y)和/或深度(z)大不超过20微米，大不超过10微米，大不超过5微米或者大不超过4微米。相比于常规基材，玻璃基材100的层压结构可提供对腔体425的深度的特别精确的控制。
图10是其表面上具有RDL 640的重构晶片和/或面板级封装件200的一些实施方式的截面示意图。在一些实施方式中，RDL 640覆盖包括包覆层105的玻璃基材100和芯片525的表面。RDL 640可包括单个物理层或多个独立的层，这些多个独立的层组合形成RDL 640。在图10所示的实施方式中，RDL 640包括引线630和635，其从IC芯片525到RDL 640的上表面。引线630可在IC芯片525的尺寸范围内，而引线635可延伸出IC芯片525的尺寸范围外。
图11是在RDL 640上具有BGA的重构晶片和/或面板级封装件200的一些实施方式的截面示意图。在一些实施方式中，BGA包括分别在引线630、635上形成的焊料凸块730和735。在一些实施方式中，将重构晶片和/或面板级封装件200分割或单个化以产生如图12所示的单独的封装单元300。例如，每个封装单元300包括其中的一个IC芯片525。分离可通过切块(例如，机械和/或激光切块)或任何其他合适的分离技术来进行。
图13是在玻璃包覆层105、107中均具有腔体的重构晶片和/或面板级封装件400的一些实施方式的截面示意图。可使用与用于形成玻璃包覆层105中的腔体相同或相似的方法来形成玻璃包覆层107中的腔体。在一些实施方式中，基底层110对辐射(例如UV光)可以是非透射性的，使得将玻璃包覆层105、107中的一者暴露于辐射时对玻璃包覆层105、107中的另一者基本上没有影响。可同时或单独地在玻璃包覆层105和玻璃包覆层107中形成腔体425。例如，可在玻璃包覆层105、107上均形成掩模315，并且通过将玻璃基材100浸没在蚀刻剂中而在两个玻璃包覆层中同时形成腔体。
腔体可以具有各种构造。在一些实施方式中，腔体全部具有相同的尺寸并且/或者在玻璃基材100的表面上形成相同的图案。在另一些实施方式中，在一个玻璃包覆层105、107中的腔体具有与另一个玻璃包覆层105、107中的腔体不同的尺寸或形状。在另一些实施方式中，玻璃包覆层105、107上的腔体图案可以不同。
如图13所示，在玻璃包覆层107中的腔体中可放置IC 625，以形成双侧封装的集成电路。应理解，其他实施方式也是可行的。例如，在一个玻璃包覆层105、107中的腔体可以是空的，而另一个玻璃包覆层105、107中的腔体可以填充有IC。
图14是重构晶片和/或面板级封装件200的一些实施方式的截面示意图。图14所示的重构晶片和/或面板级封装件200类似于图8所示的重构晶片和/或面板级封装件200，不同之处在于玻璃包覆层105、107中的一者或两者的厚度比被封装的IC芯片525的厚度小。例如，如图14所示，设置在腔体425中的IC芯片525的一部分突出超过玻璃包覆层105的表面。可以使用本文所述的任何方法(例如，光加工和/或蚀刻)来形成腔体425。
在一些实施方式中，玻璃包覆层105、107中的一者或两者的厚度和/或腔体425的深度可以是IC芯片的厚度的约5％，IC芯片的厚度的约10％，IC芯片的厚度的约20％，IC芯片的厚度的约30％，IC芯片的厚度的约40％，IC芯片的厚度的约50％，IC芯片的厚度的约60％，IC芯片的厚度的约70％，IC芯片的厚度的约80％，IC芯片的厚度的约90％，或者由所述数值的任何组合限定的任何范围。例如，在IC芯片525的厚度为约100μm至约200μm的一些实施方式中，玻璃包覆层105、107中的一者或两者的厚度和/或腔体425的深度可以是约20μm。这种相对较浅的腔体可有助于在如本文所述的加工期间保持IC芯片就位(例如，避免管芯位移或翘曲)和/或能够抬起管芯(例如，用于移除和/或重新定位IC芯片)。
图15是在玻璃基材100和/或IC芯片525上具有平面化层540的图14所示的重构晶片和/或面板级封装件200的截面示意图。例如，平面化层540可位于玻璃基材上以填充相邻IC芯片525之间的间隙空间。附加或替代性地，平面化层540可与IC芯片525的上表面基本上共面，以使平面化层和IC芯片合作限定用于沉积如本文所述的再分布层和/或球栅阵列的基本平坦的表面。在一些实施方式中，平面化层540包含聚合材料(例如，树脂或环氧模制料)或者由聚合材料(例如，树脂或环氧模制料)形成。例如，平面化层包含在常规FO WLP工艺中用作封装材料的树脂或环氧模制料，或者由其形成。
图16是在平面化层540和/或IC芯片上具有再分布层640，并且在再分布层上具有球栅阵列730、735的图15所示的重构晶片和/或面板级封装件200的截面示意图。再分布层640(包括引线630、635)和/或球栅阵列(包括焊料凸块730、735)可如本文参考图10-12所述来构造。
图17是其表面上具有RDL 640的重构晶片和/或面板级封装件200的一些实施方式的截面示意图。图10是其表面上具有RDL 640的重构晶片和/或面板级封装件200的一些实施方式的截面示意图。
在各个实施方式中，重构晶片和/或面板级封装件被描述成包括具有多个腔体的玻璃基材，并且在玻璃基材中的所述多个腔体的每个腔体中定位有IC。应注意，这种重构晶片和/或面板级封装件可以具有其中定位有或不定位有IC的额外的腔体。例如，在一些实施方式中，重构晶片和/或面板级封装件包括多个腔体，并且在所述多个腔体的每个腔体中定位有IC，以及包括一个或多个其中未定位有IC的额外腔体。在另一些实施方式中，重构晶片和/或面板级封装件包括多个腔体，并且在所述多个腔体的每个腔体中定位有IC，并且重构晶片和/或面板级封装件不包括额外腔体。
在一些实施方式中，重构晶片和/或面板级封装件包括玻璃基材和集成电路芯片，所述玻璃基材包括熔合到玻璃基底层的玻璃包覆层，所述玻璃基材包括多个腔体，所述集成电路芯片位于玻璃基材中的所述多个腔体的每个腔体中。玻璃包覆层可以比玻璃基底层更易溶解。玻璃包覆层的光敏性可高于玻璃基底层的光敏性。玻璃基底层的光敏性可基本上为零。玻璃包覆层是可光加工的。玻璃基底层可形成玻璃基材中的所述多个腔体的底部。玻璃包覆层可形成玻璃基材中的所述多个腔体的侧部。所述多个腔体中的每个腔体可以为至少约50微米深。所述多个腔体中的每个腔体可以不超过400微米深。所述多个腔体中的每个腔体可以为约50微米至约400微米深。腔体的宽度、长度和/或深度可以与位于腔体中的集成电路芯片的宽度、长度和/或深度分别相差20微米以内。腔体的宽度、长度和/或深度可以与位于腔体中的集成电路芯片的宽度、长度和/或深度分别相差5微米以内。玻璃包覆层可以为约50微米至400微米厚。重构晶片和/或面板级封装件可包括再分布层和/或球栅阵列。重构晶片和/或面板级封装件可包括晶片级封装件和/或面板级封装件。
在一些实施方式中，重构晶片和/或面板级封装件包括玻璃基材和集成电路芯片，所述玻璃基材包括熔合到玻璃基底层的玻璃包覆层，所述玻璃基材包括多个腔体，所述集成电路芯片位于玻璃基材中的所述多个腔体的每个腔体中，其中，所述玻璃包覆层形成了所述多个腔体中的每个腔体的侧部，并且玻璃基底层形成了所述多个腔体中的每个腔体的底部，并且其中，所述玻璃包覆层是可光加工的，并且玻璃基底层的光敏性基本为零。所述多个腔体中的每个腔体可以为约20微米至约400微米深。玻璃包覆层可以为约20微米至约400微米厚。重构晶片和/或面板级封装件包括再分布层和/或球栅阵列。
在一些实施方式中，一种用于制造重构晶片和/或面板级封装件的方法包括：形成玻璃基材，所述玻璃基材包括熔合到玻璃基底层的玻璃包覆层，所述玻璃基材包括多个腔体，其中，玻璃包覆层的光敏性大于玻璃基底层的光敏性；以及将集成电路芯片放置在玻璃基材中的所述多个腔体的每个腔体中。所述方法可包括：在玻璃基材中形成多个腔体。在玻璃基材中形成多个腔体可包括：将玻璃包覆层暴露于紫外辐射以形成结晶区域以及从玻璃包覆层移除结晶区域。在玻璃基材中形成多个腔体可包括：将玻璃包覆层暴露于紫外辐射以形成暴露区域和未暴露区域，其中，暴露区域具有比未暴露区域更高的溶解速率。所述方法可包括：对玻璃基材进行光加工以在玻璃基材中形成多个腔体。所述方法可包括：在每个集成电路芯片上形成再分布层。所述方法可包括：在再分布层上形成球栅阵列。
在一些实施方式中，一种封装的集成电路包括：玻璃基材和集成电路芯片，所述玻璃基材包括熔合到玻璃基底层的玻璃包覆层，所述玻璃基材包括腔体，所述集成电路芯片位于玻璃基材中的腔体中。玻璃包覆层可以比玻璃基底层更易溶解。玻璃包覆层的光敏性可高于玻璃基底层的光敏性。玻璃基底层的光敏性可基本上为零。玻璃包覆层是可光加工的。玻璃基底层可形成玻璃基材中的腔体的底部。玻璃包覆层可形成玻璃基材中的腔体的侧部。封装的集成电路可包括位于集成电路和玻璃基材上方的再分布层。封装的集成电路可包括位于再分布层上的球栅阵列。腔体的宽度、长度和/或深度可以与位于腔体中的集成电路芯片的宽度、长度和/或深度分别相差20微米以内。腔体的宽度、长度和/或深度可以与位于腔体中的集成电路芯片的宽度、长度和/或深度分别相差5微米以内。
在一些实施方式中，一种结构化玻璃制品包括玻璃基材，所述玻璃基材包括熔合到玻璃芯体层的玻璃包覆层以及在玻璃基材中形成的一个或多个腔体，其中，所述玻璃包覆层在蚀刻剂中具有比玻璃芯体层更高的蚀刻速率。所述一个或多个腔体可形成于玻璃包覆层中。玻璃芯体层可限定所述一个或多个腔体的底板。所述一个或多个腔体的底板可具有光学品质。所述一个或多个腔体的底板可包括至多约20nm的表面粗糙度。所述一个或多个腔体中的一个腔体在沿着腔体周界的第一位置处的第一深度与所述一个或多个腔体中的该个腔体在沿着腔体周界并且与第一位置相对的第二位置处的第二深度之间的差可以为至多约5μm。玻璃包覆层可限定所述一个或多个腔体的侧壁。所述一个或多个腔体的侧壁可以基本上是直的。在所述一个或多个腔体的侧壁与底板之间形成的角可以为至多约30°。所述一个或多个腔体中的一个腔体在腔体的顶部处的第一宽度与所述一个或多个腔体中的该个腔体在腔体底部处的第二宽度之间的差可以为至多约1mm。所述一个或多个腔体中的一个腔体的深度可以是至少约50μm。在一些实施方式中，一种集成电路封装件包括所述结构化玻璃制品和设置在所述一个或多个腔体内的集成电路芯片。在一些实施方式中，一种光学装置包括所述结构化玻璃制品。在一些实施方式中，一种微流体装置包括所述结构化玻璃制品。
在一些实施方式中，一种用于形成结构化玻璃制品的方法包括：向玻璃基材的表面施加掩模，所述玻璃基材包括熔合到玻璃芯体层的玻璃包覆层，从而将掩模设置在玻璃包覆层上，所述掩模包括一个或多个开口区域，在所述开口区域处，玻璃基材保持不被掩模覆盖，所述玻璃包覆层在蚀刻剂中具有比玻璃芯体层更高的蚀刻速率；以及将被掩的玻璃基材暴露于蚀刻剂，由此选择性地蚀刻一部分玻璃包覆层并在玻璃基材中形成一个或多个腔体。所述方法可包括：在暴露之后从玻璃基材移除掩模。所述一个或多个腔体可具有与掩模的开口区域的图案对应的图案。所述蚀刻剂可包括HF，并且浓度为至多2重量％。所述施加掩模可包括：使用印刷工艺来施加掩模。所述掩模可包含丙烯酸酯、多官能丙烯酸酯、正乙烯基己内酰胺或其组合。
术语和解释规范
术语“连接”意为两个构件直接或间接地彼此结合。这种结合本质上可以是静止的或者本质上是可移动的。这种结合可以通过两个构件或两个构件和任何另外的中间构件实现，这些构件可以彼此一体地形成为单个整体，或者两个构件或两个构件与任何另外的中间构件彼此附接。这种结合本质上可以是永久性的，或者本质上可以是可拆卸或可松脱的。
术语“玻璃”和“玻璃组合物”涵盖玻璃材料和玻璃陶瓷材料，如这两类材料通常被理解的那样。同样地，术语“玻璃结构”涵盖包含玻璃的结构。术语“重构晶片和/或面板级封装件”涵盖包括晶片级封装件和面板级封装件的任何尺寸的重构基材封装件。
术语“光敏性玻璃组合物”是指当暴露于辐射(例如UV辐射)时经历结晶度性质改变的一类玻璃。术语“光敏性”是指当暴露于辐射时，玻璃组合物易于改变其结晶度性质的程度。并非所有的玻璃组合物均是有光敏性的，因此，不展现出任何光敏性的玻璃的光敏性为零。同样地，确实展现出某种程度的光敏性的玻璃组合物具有非零的光敏性。
可客观地确定两种光敏性玻璃组合物的相对光敏性。例如，可以将厚度相同的各种组合物的片材暴露于辐射(例如UV辐射)，暴露各种时间，随后进行热处理以确定在热处理之后，能够使第二结晶相形成穿过各个片材的整个厚度的最小辐射暴露时间。如本文所述的实施方式可适用的，最小辐射暴露时间比第二光敏性玻璃组合物更短的第一光敏性玻璃组合物应被认为光敏性强于第二光敏性玻璃组合物的光敏性。相反，最小辐射暴露时间比第二光敏性玻璃组合物更长的第一光敏性玻璃组合物应被认为光敏性弱于第二光敏性玻璃组合物的光敏性。
术语“可光加工的玻璃组合物”是指在将光敏性玻璃组合物暴露于辐射(例如UV辐射)和任选的热处理后，形成第二结晶相的光敏性玻璃组合物。在辐射暴露和任选的热处理之后所形成的第二结晶相能够通过物理或化学程序(例如选择性蚀刻)被选择性地移除。
除非另有说明，否则术语“表面粗糙度”意为如ISO 25178的《产品几何技术规范(GPS)——表面纹理：平面》(Geometric Product Specifications(GPS)–Surfacetexture:areal)所述的以25μm过滤来确定的Ra表面粗糙度。本文中报告的表面粗糙度值使用基恩士(Keyence)共聚焦显微镜来获得。
术语“由……形成”可意为包含、基本上由……组成或由……组成中的一种或多种情况。例如，由特定材料形成的组分可包含该特定材料，基本上由该特定材料组成，或者由该特定材料组成。
空间或方向术语，例如“左”、“右”、“前”、“后”等与附图中所示的主题相关。然而，应理解，所述主题可以假设各种替代性取向，因此，这些术语不应被认为是限制性的。
冠词，例如“该/所述”、“一个”和“一种”可意味着单数形式或复数形式。并且，当在词语“或”的前面没有“任一”(或指示“或”明确表示为排他性的其他类似语言——例如，x或y中的仅一种等)的情况下使用词语“或”时，其应被解释为包含性的(例如，“x或y”表示x或y中的一种或两种)。
术语“和/或”也应被解释为包含性的(例如“x和/或y”意为x或y中的一种或两种)。在“和/或”或者“或”用作三个或更多个条目的组的连接的情况下，该组应被解释为仅包括一个条目，所有条目在一起，或这些条目的任何组合或数量。另外，说明书和权利要求中使用的术语，例如具有、具备、涵盖和含有应被理解为与术语包含和包括同义。
除非另有说明，否则本说明书(除权利要求外)中所用的表示尺寸、物理特性等的所有数值或措辞应理解为在所有情况下均被术语“约”修饰。至少不是为了将等同原则的应用限制在权利要求，本说明书或权利要求所描述的被术语“约”修饰的每个数值参数应根据所记录的有效数字的位数并运用常用的四舍五入规则进行解释。
所公开的范围应理解为包含任何及所有子范围或各个范围包含的任何和所有的单个值，并且为描述这些子范围或单个值的权利要求提供支持。例如，陈述的1至10的范围应被理解为在最小值1与最大值10之间的任何及所有子范围或者它们之间的单个值(包括和/或不包括端点)，并且为描述这些子范围或单个值的权利要求提供支持；也即，以最小值1或更大的数值开始并以最大值10或更小的数值结束的所有子范围(例如5.5至10、2.34至3.56等)或者1至10的任何值(例如3、5.8、9.9994等)。
所有公开的数值应理解是在任一个方向上可变化0-100％，并因此对描述这些数值或者可由这些数值形成的任何及所有范围或子范围的权利要求提供支持。例如，陈述的数值8应被理解成在0至16之间变化(在任一个方向上变化100％)，并且为描述该范围自身(例如0至16)、该范围中的任何子范围(例如2至12.5)或该范围中的任何单个数值(例如15.2)的权利要求提供支持。
附图应被解释为例示了按比例绘制的一个或多个实施方式和/或未按比例绘制的一个或多个实施方式。这意味着附图可被解释为，例如，示出的：(a)所有事物均按比例绘制，(b)所有事物均未按比例绘制，或(c)一个或多个特征按比例绘制而一个或多个特征未按比例绘制。因此，附图可单独或彼此组合地为描述任何例示的特征的大小、比例和/或其他尺寸提供支持。此外，所有这些大小、比例和/或其他尺寸应被理解为可在任一个方向上变化0-100％，并因此对描述这些数值或者可由这些数值形成的任何及所有范围或子范围的权利要求提供支持。
权利要求中所述的术语应当通过参考广泛使用的通用词典和/或相关技术词典中的相关条目，本领域技术人员通常理解的含义等来确定它们的普通和惯用含义，并且应理解为，由这些来源中的任何一个或组合所赋予的最广泛的含义(例如，应组合两个或更多个相关词典的条目以提供条目组合的最广泛含义等)仅受以下例外的约束：(a)如果术语的使用方式比其普通和惯用含义更广泛，则该术语应具有其普通和惯用含义加上额外的扩展含义，或(b)如果术语已明确定义为通过在术语后面的短语“本文件中使用的术语应意为”或类似的语言(例如，“该术语意为”、“该术语定义为”、“出于本公开的目的，该术语是指”等等)来描述该术语，则该术语明确定义为具有不同的含义。提到具体实例时使用的“即”、词语“发明”等并不意味着援引例外情况(b)或以其他方式来限制所述的要求保护的术语的范围。除了例外情况(b)所适用的情形外，本文件中的任何内容均不应视为放弃或拒绝权利要求的范围。
权利要求中所述的主题不与本文件中描述或例示的任何实施方式、特征或特征的组合同范围，并且不应被解释为与其同范围。即使在本文件中仅例示和描述了特征或特征组合的一个实施方式也如此。
通过引用纳入
下文列出的每份文件的全部内容通过引用纳入本文件中。如果本文件和一份或多份纳入的文件中使用相同术语，则应将其解释为具有这些来源中任何一个或组合所赋予的最广泛含义，除非该术语在本文件中已明确定义为具有不同含义。如果下列文件与本文件不一致，则以本文件为准。所纳入的主题不应用于限制或缩小明确陈述或描述主题的范围。
2013年3月13日提交，2016年5月17日授权的题为“Machining of Fusion-DrawnGlass Laminate Structures Containing a Photomachinable Layer”(含有可光加工层的熔合拉制的玻璃层压结构的加工)的第9,340,451号美国专利(申请号13/798,479)(’451专利)。
2015年3月12日提交，2017年3月16日公开的题为“Glass Article and Methodfor Forming the Same”(玻璃制品及其形成方法)的第2017/0073266号美国专利申请公开(申请号15/125,453)(’266申请)。
实施例
通过以下实施例进一步阐述各个实施方式。
根据下表1所列的批料组合物来制备可适合用作结构化制品的玻璃芯体层的多个芯体玻璃组合物。将氧化物成分组分的批料混合、熔化并形成为玻璃板。测量玻璃熔体和得到的结构化制品的性质，并且表2中报告了结果。表2中报告的蚀刻率根据样品在超声浴中接触60℃的50体积％HCl水溶液30分钟后，相对于样品的原始重量的重量损失来表示。
表1：示例性芯体玻璃组合物
Figure BDA0002421535250000221
表2：示例性芯体玻璃组合物的性质
Figure BDA0002421535250000222
Figure BDA0002421535250000231
根据下表3所列的批料组合物来制备可适合用作结构化制品的玻璃包覆层的多个包覆玻璃组合物。将氧化物成分组分的批料混合、熔化并形成为玻璃板。测量玻璃熔体和得到的结构化制品的性质，并且表4中报告了结果。表4中报告的蚀刻率根据样品在超声浴中接触60℃的50体积％HCl水溶液30分钟后，相对于样品的原始重量的重量损失来表示。
表3：示例性包覆玻璃组合物
Figure BDA0002421535250000232
Figure BDA0002421535250000241
Figure BDA0002421535250000251
Figure BDA0002421535250000261
表4：示例性包覆玻璃组合物的性质
Figure BDA0002421535250000262
Figure BDA0002421535250000271
Figure BDA0002421535250000281
如表2和4中所示，在所选的蚀刻剂(即，50％HCl)中，示例性包覆玻璃组合物比示例性芯体玻璃组合物具有更小的耐久性(即具有更高的蚀刻率)。
如本文所述形成结构化制品并且其包括由示例性芯体玻璃组合物(例如，样品1-1至1-4)形成的玻璃芯体层和由示例性包覆玻璃组合物(例如，样品2-1至2-68)形成的玻璃包覆层。
实施例1
选择购自康宁股份有限公司(Corning Incorporated，纽约州康宁市)的
Figure BDA0002421535250000292
玻璃的玻璃组合物(芯体1)和LotusTMNXT玻璃的玻璃组合物(芯体2)作为示例性芯体玻璃。选择样品2-13的玻璃组合物(包覆组合物)作为示例性包覆玻璃。芯体玻璃与包覆玻璃之间的蚀刻速率比或蚀刻对比度取决于芯体玻璃和包覆玻璃的玻璃组合物以及蚀刻条件。通过改变如表5所示的蚀刻条件(例如，蚀刻剂和蚀刻温度)获得各种蚀刻速率比值。当在40℃的2重量％HF中蚀刻玻璃时，包覆/芯体1和包覆/芯体2分别获得了9和79的蚀刻对比度。
表5：不同蚀刻条件的芯体和包覆之间的蚀刻对比度
Figure BDA0002421535250000291
图17是在x轴上示出了包覆玻璃的蚀刻速率以及在y轴上示出了包覆玻璃的蚀刻速率与芯体玻璃的蚀刻速率的比值的图。图17所示的图通过使用相同的玻璃组合物(包覆和芯体1)并且调整蚀刻化学以实现5至30的蚀刻对比度范围来形成。图17例示了侵蚀性不那么强的蚀刻条件(例如，对应于较低的包覆蚀刻速率)有利于更高的蚀刻对比度。
实施例2
形成具有图1所示的一般构造的玻璃基材。由作为
Figure BDA0002421535250000301
玻璃获得的玻璃组合物形成玻璃芯体层(芯体1)，并且由样品2-13的玻璃组合物形成玻璃包覆层(包覆)。
为了证明在芯体/包覆界面处由玻璃芯体层提供的蚀刻停止功能，将包覆厚度不同的玻璃基材暴露于1重量％HF，暴露不同时间，并且测量移除深度。图18是示出了包覆厚度为约100μm(薄包覆)的玻璃基材的蚀刻时间(在x轴上)和移除深度(在y轴上)的图。图19是示出了包覆厚度为约200μm(厚包覆)的玻璃基材的蚀刻时间(在x轴上)和移除深度(在y轴上)的图。图18-19例示了对于具有薄包覆的玻璃，在100μm的包覆厚度下，随着蚀刻时间增加，腔体深度停止生长，而对于具有厚包覆的玻璃，随着蚀刻时间增加，腔体深度继续生长。因此，温和的蚀刻化学以及具有如本文所述的芯体和包覆层的玻璃基材的组合可在芯体/包覆界面处为蚀刻提供硬性停止，这能够获得更精确和均匀的腔体及其他玻璃结构。
实施例3
形成具有图1所示的一般构造的玻璃基材。由作为
Figure BDA0002421535250000302
玻璃获得的玻璃组合物形成玻璃芯体层(芯体1)，并且由样品2-13的玻璃组合物形成玻璃包覆层(包覆)。玻璃包覆层的厚度为约100μm。
通过以下可表明腔体的高精度：在一件(例如，一个成形制品)之内和各件之间的z-深度差(例如，沿着腔体周界的第一位置处的腔体的第一深度与沿着腔体周界并且与第一位置相对的第二位置处的腔体的第二深度之间的差)的较小变化，宽度差(例如，在成形制品表面附近的腔体顶部处的第一宽度与在腔体底板附近的腔体底部处的第二宽度之间的差)的较小变化，以及腔体的粗糙度(例如，侧壁和/或底板的粗糙度)的较小变化。为了评价使用本文所述的湿法蚀刻过程的腔体精度，在22℃和35℃的蚀刻温度下使用2重量％HF蚀刻被掩的玻璃基材，并且进行不同的蚀刻时间。结果总结在表6中。图20是在玻璃基材中形成的腔体的截面示意图，其示出了表6中参考的尺寸。
表6：通过湿法蚀刻形成的腔体尺寸
Figure BDA0002421535250000311
由于玻璃芯体层在芯体/包覆界面处提供的硬性蚀刻停止，增加蚀刻时间没有显著增加移除深度(例如，腔体深度)。按平均计，对于所有条件，测得z-深度或腔体深度为99.5μm，这接近预计值100μm。发现在蚀刻过程期间，掩模保持粘附于玻璃，这能够使腔体宽度为10.3mm，接近预计值10mm。此外，在腔体上的z-深度差小于2μm，并且腔体顶部处的宽度与腔体底部处的宽度之间的宽度差为0.7μm。还发现腔体是平滑且平坦的。平均表面粗糙度小于7nm。认为通过水平蚀刻和搅拌溶解而增强了这种低的粗糙度，所述水平蚀刻和搅拌溶解有助于从玻璃表面迅速移除蚀刻副产物，使得其在蚀刻期间不会掩盖和粗化玻璃表面。
壁角可以是用于电子制造(例如，IC封装)的腔体或孔穴的重要属性。图21是在单层基材上使用常规湿法蚀刻方法形成的腔体的照片。如图21所示，常规方法得到了具有倾斜的侧壁和圆角的碗形腔体。相反，图22是使用本文所述方法形成的腔体的一系列照片。如图22所示，玻璃芯体层在芯体/包覆界面处提供的蚀刻停止能够实现蚀刻时间延长但不会显著影响所得腔体的深度。因此，在延长的蚀刻时间期间进行的蚀刻主要发生在腔体的侧壁与底板之间的相交处附近的角落区域，这能够改进壁角(例如，减小壁角和/或使侧壁更直)。如图22所示，当在35℃下在2重量％HF中蚀刻玻璃基材时，使蚀刻时间从20分钟延长到30分钟将壁角从43°减小到18°并且基本上移除了圆角。
对本领域的技术人员显而易见的是，可以在不偏离所要求保护的主题的精神或范围的情况下进行各种修改和变动。因此，所要求保护的主题不受所附权利要求书及其等同形式以外的任何内容所限。

Claims (20)

1.一种结构化玻璃制品，其包括：
玻璃基材，所述玻璃基材包括熔合到玻璃基底层的玻璃包覆层；和
在玻璃基材的玻璃包覆层中形成的一个或多个腔体。
2.如权利要求1所述的结构化玻璃制品，其中，玻璃包覆层在蚀刻剂中具有比玻璃芯体层更高的蚀刻速率。
3.如权利要求1所述的结构化玻璃制品，其中，玻璃包覆层的光敏性强于玻璃基底层的光敏性。
4.如权利要求1至3中任一项所述的结构化玻璃制品，其中，玻璃基底层限定了所述一个或多个腔体的底板。
5.如权利要求1至4中任一项所述的结构化玻璃制品，其中，所述一个或多个腔体的底板包含至多约20nm的表面粗糙度。
6.如权利要求1至5中任一项所述的结构化玻璃制品，其中，所述一个或多个腔体中的一个腔体在沿着腔体周界的第一位置处的第一深度与所述一个或多个腔体中的该个腔体在沿着腔体周界并且与第一位置相对的第二位置处的第二深度之间的差为至多约5μm。
7.如权利要求1至6中任一项所述的结构化玻璃制品，其中，玻璃包覆层限定了所述一个或多个腔体的侧壁。
8.如权利要求1至7中任一项所述的结构化玻璃制品，其中，所述一个或多个腔体的侧壁基本上是直的。
9.如权利要求1至8中任一项所述的结构化玻璃制品，其中，在所述一个或多个腔体的侧壁与底板之间形成的角为至多约30°。
10.如权利要求1至9中任一项所述的结构化玻璃制品，其中，所述一个或多个腔体中的一个腔体在腔体顶部处的第一宽度与所述一个或多个腔体中的该个腔体在腔体底部处的第二宽度之间的差为至多约1mm。
11.如权利要求10所述的结构化玻璃制品，其中，所述一个或多个腔体中的一个腔体的深度是至少约50μm。
12.一种封装的集成电路，包括：
如权利要求1至11中任一项所述的结构化玻璃制品；和
设置在所述一个或多个腔体内的集成电路芯片。
13.如权利要求12所述的封装的集成电路，其中，腔体的宽度、长度或深度与位于腔体中的集成电路芯片的宽度、长度或深度分别相差20微米以内。
14.如权利要求12或权利要求13所述的封装的集成电路，其包括再分布层。
15.如权利要求14所述的封装的集成电路，其包括球栅阵列。
16.一种重构晶片和/或面板级封装件，其包括如权利要求12至15中任一项所述的封装的集成电路。
17.一种光学装置，其包括如权利要求1至11中任一项所述的结构化玻璃制品。
18.一种微流体装置，其包括如权利要求1至11中任一项所述的结构化玻璃制品。
19.一种用于形成结构化玻璃制品的方法，所述方法包括：
将掩模施加于玻璃基材的表面，所述玻璃基材包括熔合到玻璃芯体层的玻璃包覆层，使得掩模被设置在玻璃包覆层上，所述掩模包括一个或多个开口区域，在所述开口区域处，玻璃基材保持不被掩模覆盖，所述玻璃包覆层在蚀刻剂中具有比玻璃芯体层更高的蚀刻速率；以及
将被掩的玻璃基材暴露于蚀刻剂，从而选择性地蚀刻一部分玻璃包覆层并在玻璃基材中形成一个或多个腔体。
20.一种用于制造重构晶片和/或面板级封装件的方法，所述方法包括：
在玻璃基材中形成多个腔体，所述玻璃基材包括熔合到玻璃基底层的玻璃包覆层；以及
将集成电路芯片放置在玻璃基材中的所述多个腔体的每个腔体中。
CN201880061674.9A 2017-07-24 2018-07-24 精密结构化玻璃制品、集成电路封装件、光学装置、微流体装置及其制造方法 Pending CN111132943A (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201762536103P 2017-07-24 2017-07-24
US62/536,103 2017-07-24
US201762582297P 2017-11-06 2017-11-06
US62/582,297 2017-11-06
PCT/US2018/043460 WO2019023213A1 (en) 2017-07-24 2018-07-24 GLASS ARTICLES WITH ACCURATE STRUCTURING, INTEGRATED CIRCUIT BOXES, OPTICAL DEVICES, MICROFLUIDIC DEVICES AND METHODS OF MAKING SAME

Publications (1)

Publication Number Publication Date
CN111132943A true CN111132943A (zh) 2020-05-08

Family

ID=63143422

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201880061674.9A Pending CN111132943A (zh) 2017-07-24 2018-07-24 精密结构化玻璃制品、集成电路封装件、光学装置、微流体装置及其制造方法

Country Status (7)

Country Link
US (2) US11367665B2 (zh)
EP (1) EP3658515A1 (zh)
JP (1) JP2020529125A (zh)
KR (1) KR102629592B1 (zh)
CN (1) CN111132943A (zh)
TW (1) TW201909245A (zh)
WO (1) WO2019023213A1 (zh)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3140838B1 (en) 2014-05-05 2021-08-25 3D Glass Solutions, Inc. Inductive device in a photo-definable glass structure
CA3084818C (en) 2017-12-15 2023-01-17 3D Glass Solutions, Inc. Coupled transmission line resonate rf filter
EP3735743A4 (en) 2018-01-04 2021-03-03 3D Glass Solutions, Inc. CONDUCTIVE IMPEDANCE ADAPTATION STRUCTURE FOR HIGH EFFICIENCY RF CIRCUITS
WO2019195385A1 (en) * 2018-04-03 2019-10-10 Corning Incorporated Precision structured glass article having emi shielding and methods for making the same
WO2019195334A1 (en) 2018-04-03 2019-10-10 Corning Incorporated Hermetically sealed optically transparent wafer-level packages and methods for making the same
US11664285B2 (en) * 2018-04-03 2023-05-30 Corning Incorporated Electronic packages including structured glass articles and methods for making the same
DE102018110211A1 (de) * 2018-04-27 2019-10-31 Schott Ag Verfahren zum Erzeugen feiner Strukturen im Volumen eines Substrates aus sprödharten Material
WO2020033193A1 (en) 2018-08-07 2020-02-13 Corning Incorporated Hermetically sealed package
US11594457B2 (en) 2018-12-28 2023-02-28 3D Glass Solutions, Inc. Heterogenous integration for RF, microwave and MM wave systems in photoactive glass substrates
US11342256B2 (en) 2019-01-24 2022-05-24 Applied Materials, Inc. Method of fine redistribution interconnect formation for advanced packaging applications
CA3172853A1 (en) 2019-04-05 2020-10-08 3D Glass Solutions, Inc. Glass based empty substrate integrated waveguide devices
EP3948954B1 (en) * 2019-04-18 2023-06-14 3D Glass Solutions, Inc. High efficiency die dicing and release
IT201900006740A1 (it) 2019-05-10 2020-11-10 Applied Materials Inc Procedimenti di strutturazione di substrati
IT201900006736A1 (it) 2019-05-10 2020-11-10 Applied Materials Inc Procedimenti di fabbricazione di package
US11931855B2 (en) 2019-06-17 2024-03-19 Applied Materials, Inc. Planarization methods for packaging substrates
US11862546B2 (en) 2019-11-27 2024-01-02 Applied Materials, Inc. Package core assembly and fabrication methods
CN111483971B (zh) * 2020-01-17 2023-05-23 杭州电子科技大学 一种二轴对称多孔腔状阵列结构及其制备方法
US11257790B2 (en) 2020-03-10 2022-02-22 Applied Materials, Inc. High connectivity device stacking
US11454884B2 (en) 2020-04-15 2022-09-27 Applied Materials, Inc. Fluoropolymer stamp fabrication method
WO2021211855A1 (en) 2020-04-17 2021-10-21 3D Glass Solutions, Inc. Broadband inductor
US11400545B2 (en) 2020-05-11 2022-08-02 Applied Materials, Inc. Laser ablation for package fabrication
US11232951B1 (en) 2020-07-14 2022-01-25 Applied Materials, Inc. Method and apparatus for laser drilling blind vias
US11676832B2 (en) 2020-07-24 2023-06-13 Applied Materials, Inc. Laser ablation system for package fabrication
US11521937B2 (en) 2020-11-16 2022-12-06 Applied Materials, Inc. Package structures with built-in EMI shielding
US11404318B2 (en) 2020-11-20 2022-08-02 Applied Materials, Inc. Methods of forming through-silicon vias in substrates for advanced packaging
US11705365B2 (en) 2021-05-18 2023-07-18 Applied Materials, Inc. Methods of micro-via formation for advanced packaging

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1942834A (zh) * 2004-04-24 2007-04-04 荣胜表业有限公司 用于将至少一个电子模块集成于表玻璃之中或之上的方法及用该方法所获得的表玻璃
CN102656685A (zh) * 2009-12-17 2012-09-05 英特尔公司 包括多层玻璃芯的集成电路器件衬底及其制造方法
CN102869630A (zh) * 2010-02-10 2013-01-09 生命生物科学有限公司 制造适合微细加工的光敏基底的方法
CN104377188A (zh) * 2013-08-15 2015-02-25 马克西姆综合产品公司 玻璃基多芯片封装
US20150277047A1 (en) * 2012-09-12 2015-10-01 Life Bioscience, Inc. Methods of fabricating photoactive substrates suitable for electromagnetic transmission and filtering applications
CN105392751A (zh) * 2013-02-28 2016-03-09 康宁股份有限公司 含可光机械加工层的熔合拉制的玻璃层叠结构的机械加工
CN105742302A (zh) * 2014-12-24 2016-07-06 意法半导体有限公司 具有玻璃中介层的芯片级封装照相机模块及其制作方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4130680A (en) 1977-08-08 1978-12-19 Corning Glass Works Strong, lightweight photosensitive laminate
US5919607A (en) * 1995-10-26 1999-07-06 Brown University Research Foundation Photo-encoded selective etching for glass based microtechnology applications
GB2315266B (en) 1996-07-12 1999-11-17 Ibm Magnet and method for manufacturing a magnet
JP2000178036A (ja) 1998-12-16 2000-06-27 Fujitsu Ltd 感光性ガラスの結晶化方法
JP2005520202A (ja) 2002-03-14 2005-07-07 コーニング インコーポレイテッド ファイバーアレイおよびファイバーアレイ作製方法
JP4702794B2 (ja) 2003-10-06 2011-06-15 Ｈｏｙａ株式会社 感光性ガラス基板の貫通孔形成方法
US20080142946A1 (en) 2006-12-13 2008-06-19 Advanced Chip Engineering Technology Inc. Wafer level package with good cte performance
US9164404B2 (en) 2008-09-19 2015-10-20 Intel Corporation System and process for fabricating semiconductor packages
US8865078B2 (en) * 2010-06-11 2014-10-21 Industrial Technology Research Institute Apparatus for single-molecule detection
US8890628B2 (en) * 2012-08-31 2014-11-18 Intel Corporation Ultra slim RF package for ultrabooks and smart phones
EP3014250B1 (en) * 2013-06-28 2023-06-07 Nanolyze AB Waveguide structure
CN106458700B (zh) 2014-03-13 2020-03-27 康宁股份有限公司 玻璃制品及其形成方法
DE102016109144A1 (de) 2015-05-18 2016-11-24 Schott Ag Sensibilisiertes, fotosensitives Glas und seine Herstellung
US20160351462A1 (en) 2015-05-25 2016-12-01 Inotera Memories, Inc. Fan-out wafer level package and fabrication method thereof
KR20160143264A (ko) 2015-06-05 2016-12-14 주식회사 에스에프에이반도체 팬-아웃 웨이퍼 레벨 패키지 및 그 제조방법

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1942834A (zh) * 2004-04-24 2007-04-04 荣胜表业有限公司 用于将至少一个电子模块集成于表玻璃之中或之上的方法及用该方法所获得的表玻璃
CN102656685A (zh) * 2009-12-17 2012-09-05 英特尔公司 包括多层玻璃芯的集成电路器件衬底及其制造方法
CN102869630A (zh) * 2010-02-10 2013-01-09 生命生物科学有限公司 制造适合微细加工的光敏基底的方法
US20150277047A1 (en) * 2012-09-12 2015-10-01 Life Bioscience, Inc. Methods of fabricating photoactive substrates suitable for electromagnetic transmission and filtering applications
CN105392751A (zh) * 2013-02-28 2016-03-09 康宁股份有限公司 含可光机械加工层的熔合拉制的玻璃层叠结构的机械加工
CN104377188A (zh) * 2013-08-15 2015-02-25 马克西姆综合产品公司 玻璃基多芯片封装
CN105742302A (zh) * 2014-12-24 2016-07-06 意法半导体有限公司 具有玻璃中介层的芯片级封装照相机模块及其制作方法

Also Published As

Publication number Publication date
US11367665B2 (en) 2022-06-21
US11527452B2 (en) 2022-12-13
KR102629592B1 (ko) 2024-01-26
US20200235020A1 (en) 2020-07-23
TW201909245A (zh) 2019-03-01
US20220278005A1 (en) 2022-09-01
EP3658515A1 (en) 2020-06-03
JP2020529125A (ja) 2020-10-01
KR20200035276A (ko) 2020-04-02
WO2019023213A1 (en) 2019-01-31

Similar Documents

Publication Publication Date Title
CN111132943A (zh) 精密结构化玻璃制品、集成电路封装件、光学装置、微流体装置及其制造方法
EP1719178B1 (en) Micro-optics on optoelectronics
TW445510B (en) Method of separating elements associated within a body, particularly electronic elements
US20170092552A1 (en) Method for use in manufacturing a semiconductor device die
CN116813198A (zh) 支承玻璃基板及使用其的层叠体
TWI682905B (zh) 玻璃板的製造方法
CN106024756A (zh) 一种3d集成电路结构及其制造方法
TWI820111B (zh) 包括結構化玻璃製品的電子封裝及用於製作該等電子封裝的方法
CN112820637B (zh) 用于电子束曝光的芯片内嵌复合物及其制备方法与应用
WO2010008892A1 (en) Microelectronic imager packages with covers having non-planar surface features
CN111434191A (zh) 集成半导体晶片的方法和装置
Tjerkstra et al. Method to pattern etch masks in two inclined planes for three-dimensional nano-and microfabrication
US11764117B2 (en) Hermetically sealed optically transparent wafer-level packages and methods for making the same
US11296038B2 (en) Precision structured glass article having EMI shielding and methods for making the same
US9362255B2 (en) Method for manufacturing a multilayer structure on a substrate
WO2008083028A1 (en) Physical alignment features on integrated circuit devices for accurate die-in-substrate embedding
TW201942082A (zh) 製造玻璃物件中高密度通孔的方法
WO2018085262A1 (en) Delayed via formation in electronic devices
US20220149004A1 (en) Glass carrier for die-up fan-out packaging and methods for making the same
CN114864466A (zh) 晶圆键合的方法及晶圆键合结构
CN117957203A (zh) 具有穿玻璃通孔的玻璃陶瓷基板
Hu A Study on Wafer and feature size
JPWO2023002542A5 (ja) 撮像装置、内視鏡、および、撮像装置の製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination