CN111129069B - 集成电路器件以及形成集成电路器件的方法 - Google Patents

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Abstract

一种集成电路器件具有RRAM单元，RRAM单元包括顶部电极、RRAM电介质层、和具有与RRAM电介质层相接的表面的底部电极。底部电极的氧化物基本上被从底部电极表面去掉。与底部电极的主体区域相比，底部电极在与表面相邻的分区中具有更高的密度。表面具有2nm或更小的粗糙度Ra。用于形成表面的工艺包括化学机械抛光随后是氢氟酸蚀刻随后是氩离子轰击。通过此工艺形成的RRAM单元阵列在窄分布以及低电阻状态与高电阻状态之间的高分离方面是优越的。本发明实施例涉及集成电路器件以及形成集成电路器件的方法。

Description

集成电路器件以及形成集成电路器件的方法
技术领域
本发明的实施例涉及集成电路器件、以及形成集成电路器件的方法。
背景技术
本公开涉及具有电阻式随机存取存储器或金属-绝缘体-金属电容器的集成电路器件、制造这种器件的方法、以及操作这种器件的方法。
电阻式随机存取存储器(RRAM)具有简单结构、低操作电压、高速、良好的耐用性、以及CMOS工艺兼容性。RRAM是一种为传统的闪速存储器提供小型化替代品的很有前途的候选者，并且正在诸如光盘和非易失性存储器阵列的器件中得到广泛应用。
RRAM单元将数据存储在可以被诱导以经历相变的材料层内。可以在整个或部分层内诱导相变以在高电阻状态和低电阻状态之间切换。电阻状态可以被查询并且被理解为表示“0”或“1”。
在通常的RRAM单元中，数据存储层包括非晶金属氧化物。当施加足够的电压时，诱导金属桥形成为横跨数据存储层，这导致低电阻状态。通过施加熔化整个或部分金属结构的窄高电流密度脉冲或以其他方式分解整个或部分金属结构，可以破坏金属桥并恢复高电阻状态。数据存储层快速冷却并且保持在高电阻状态直到再次诱导低电阻状态。RRAM单元通常在前段制程(FEOL)工艺之后形成。在通常的设计中，RRAM单元阵列形成在一对金属互连层之间。
发明内容
本发明的实施例提供一种集成电路器件，包括：衬底；RRAM单元，形成在所述衬底上方，所述RRAM单元包括底部电极、RRAM电介质层、和顶部电极；其中，所述底部电极的主体是第一金属；所述RRAM电介质层的主体是金属氧化物，其中，所述金属氧化物是与所述第一金属不同的金属的氧化物；所述底部电极和所述RRAM电介质层在所述第一金属与所述金属氧化物接触处具有界面。
本发明的另一实施例提供一种集成电路器件，包括：衬底；RRAM单元，形成在所述衬底上方，所述RRAM单元包括底部电极、RRAM电介质层、和顶部电极；其中，所述底部电极和所述RRAM电介质层具有界面；相比于通过所述底部电极的所述界面与所述底部电极间隔开的主体区域而言，形成所述底部电极的材料在与所述界面相邻的分区中具有更高的密度。
本发明的又一实施例提供一种形成方法，包括：提供半导体衬底；在所述半导体衬底上方形成金属化层；在所述金属化层上方形成导电材料的底部电极；在所述底部电极的上表面上执行化学机械平坦化(CMP)；在所述化学机械平坦化之后，执行湿蚀刻以从所述上表面去除氧化物或残留物；在所述湿蚀刻之后，在所述上表面上执行离子轰击；在所述离子轰击之后，在所述底部电极上形成金属氧化物层；在所述金属氧化物层上方形成导电材料的顶部电极。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本公开的各方面。应注意，根据工业中的标准实践，没有按比例绘制各种部件。实际上，为了清楚地讨论，各种部件的尺寸可以被任意增加或减少。
图1提供了根据本公开的一些实施例的集成电路器件的截面图。
图2提供了图1的集成电路器件中的RRAM单元的放大视图。
图3是示出用于图2的RRAM单元的形成操作的电路图。
图4示出了通过图3的形成操作在图2的RRAM单元中创建的灯丝桥。
图5是示出用于图2的RRAM单元的复位操作的电路图。
图6示出了通过图5的复位操作破坏的图2的RRAM单元中的灯丝桥。
图7是示出用于图2的RRAM单元的置位操作的电路图。
图8示出了通过图7的置位操作在图2的RRAM单元中重新形成的灯丝桥。
图9是与施加到图2的RRAM单元的电压相关的电流幅度的曲线图。
图10至图18提供了示出可以用于制造图1的集成电路器件的工艺中的阶段的截面图。
图19至图21示出了在可以用于制造图1的集成电路器件的工艺中的阶段的底部电极表面上的影响。
图22至图25提供了示出可用于制造图1的集成电路器件的工艺中的附加阶段的截面图。
图26是根据本公开的一些实施例的方法的流程图。
图27是显示用于四种工艺方案中的每一种工艺方案的样品之中高电阻状态和低电阻状态的电阻变化和分布的电阻数据的图。
具体实施方式
以下公开内容提供了多种不同的实施例或实例，用于实现本发明的不同部件。以下描述部件和布置的特定实例以简化本发明。当然，这些仅是实例并且不旨在限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，也可以包括其中可以在第一部件和第二部件之间形成额外的部件使得第一部件和第二部件不可以直接接触的实施例。另外，本发明可以在各种实例中重复参考标号和/或字符。这种重复用于简化和清楚，并且其本身不表示多个实施例和/或配置之间的关系。
RRAM单元具有低电阻状态(LRS)和高电阻状态(HRS)。当考虑阵列、器件或晶圆中的所有RRAM单元时，通过范围表示LRS电阻和HRS电阻。保持这些范围窄并且大程度地分离，降低了故障率、改进了性能、并且能够降低功率要求。本公开在多个实施例中提供了一种包括RRAM单元的集成电路器件，RRAM单元在几何形状、成分、底部电极的最邻近RRAM电介质的部分的密度方面具有改进。这些改进导致更窄的LRS和HRS电阻范围以及这些范围之间的分离的改进。本公开包括生产改进的RRAM单元的制造工艺。
图1示出了集成电路器件100的一部分，集成电路器件100包括形成在衬底114上方的互连结构115。衬底114可以是例如体衬底(例如，体硅衬底)或绝缘体上硅(SOI)衬底。衬底114也可以是二元半导体衬底(例如，GaAs)、三元半导体衬底(例如，AlGaAs)、或更高阶半导体衬底。衬底114可以包含通过用电介质填充衬底114中的沟槽形成的浅沟槽隔离(STI)区域116。互连结构115包括与金属化层118交错的多个层间电介质(ILD)层117。ILD层117可以包括电介质108的线路网(matrix)中的通孔109。电介质108可以是例如低k电介质，诸如非掺杂的硅酸盐玻璃或氧化物，诸如二氧化硅或碳化硅。电介质108可以是极低k电介质，极低k电介质可以是具有降低整体介电常数的孔隙率的低k电介质。金属化层118包括形成在电介质108内的沟槽中的金属部件107。金属部件107可以包括导线和通孔。金属部件107和通孔109可以由诸如铜或铝的金属制成并且可以衬有介电保护层，介电保护层可以是诸如SiC的低k介电材料。通孔109可以在不同的金属化层118中的金属部件107之间形成连接。金属化层118常常以它们在衬底114上方堆叠的顺序标识为M1、M2、M3、M4等。
集成电路器件100还包括RRAM单元103和作为用于RRAM单元103的开关器件的晶体管113。在示出的实施例中，集成电路器件100具有一个晶体管、一个电阻器(1T1R)架构。在一些其他实施例中，开关器件是二极管并且架构是一个二极管、一个电阻器(1D1R)。在其他实施例中，开关器件是双极结型晶体管并且架构是一个双极结型晶体管、一个电阻器(1BJT1R)。在又一些其他实施例中，开关器件是双极开关并且架构是一个开关、一个电阻器(1S1R)。
通过图2更详细示出的RRAM单元103包括顶部电极104、RRAM电介质105、和底部电极106。RRAM单元103形成在M3和M4金属化层118之间。可选地，RRAM单元103可以形成在另一对相邻的金属化层118之间，诸如在M4和M5金属化层118之间、或集成电路器件100内的其他处。
晶体管113可以包括形成在衬底114中的源极区域112和漏极区域110以及形成在衬底114上方的栅极111。接触件119从最低的金属化层118(例如，M1)延伸到源极区域112和漏极区域110。接触件119可以由例如金属制成，诸如铜或钨。
底部电极106可以连接到漏极区域110。用于RRAM单元103的源极线SL 101可以位于金属化层118中的一个(诸如M2层)中并且可以连接到源极区域112。用于寻址RRAM单元103的位线BL 102可以连接到顶部电极104并且位于RRAM单元103上方的金属化层118中的一个(诸如M4层)中。用于寻址RRAM单元103的字线WL可以与栅极111集成或者可以位于金属化层118中的一个中并且连接到栅极111。
如图2所示，底部电极106可以包括在电介质层123中形成通孔的第一部分122、处于电介质层123的顶部上的第二部分121、界面区域125，界面区域125是底部电极106的薄层，该薄层紧邻RRAM电介质105并且与RRAM电介质105形成界面。RRAM电介质105比底部电极106的第一部分122宽。周界126或RRAM电介质105处于第一部分122的周界129的外侧。通孔120将顶部电极104连接到位线102。底部电极106连接到在RRAM单元103下面的金属化层118中的金属部件107。
界面区域125具有关于其几何形状、成分和密度的独特特性。界面区域125比底部电极106的主体部分具有更高的密度，其中主体部分在界面区域125下方。该更高的密度限制于表面127附近的窄区域并且可以用扫描透射电子显微镜来检测。一般会邻近表面127出现的形成界面区域125的材料的氧化物实际上不存在。通过界面区域125形成的表面127非常平坦。表面127可以具有2nm或者更小的粗糙度Ra，例如1.5nm。
底部电极106的主体成分是导电金属，诸如Al、Ti、Ta、Au、Pt、W、Ni、Ir、或者Cu。在一些实施例中，底部电极106是金属氮化物。在一些实施例中，底部电极106的主体成分是TiN、TaN或者其组合。在一些实施例中，底部电极106是TiN。底部电极106的合适厚度可以是在
Figure BDA0002253333980000051
至
Figure BDA0002253333980000052
的范围内的厚度。在一些实施例中，底部电极106的厚度在
Figure BDA0002253333980000053
至
Figure BDA0002253333980000054
的范围内，例如
Figure BDA0002253333980000055
RRAM电介质105可以具有适合于RRAM单元的数据存储层的任何成分。适合于RRAM单元的数据存储层的材料，是可以被诱导以经历高电阻状态和低电阻状态之间的可逆相变的材料。在一些实施例中，这种变化是在非晶态和金属态之间变化。相变可以伴随分子结构的变化或者与分子结构的变化有关。例如，非晶态金属氧化物在经历相变至金属态时可以失去氧。氧可以存储在保持于非晶态的RRAM电介质105的一部分中或存储在相邻的层中。RRAM电介质105被描述为关于高电阻状态的电介质。在低电阻状态下，RRAM电介质105可以是导电材料。例如，在低电阻状态下，RRAM电介质105可以包括高k电介质，高k电介质具有一个或多个从底部电极延伸到顶部电极的导电灯丝，其中这些灯丝有效地使得RRAM电介质105导电。在大多数实施例中，这些灯丝在低电阻状态下被断开，以使得在高电阻状态下时RRAM电介质105是完全分离顶部电极104和底部电极106的高k电介质。在一些实施例中，RRAM电介质105是过渡金属氧化物。可以适用于RRAM电介质105的材料的实例包括NiOX、TayOX、TiOX、HfOX、TayOX、WOX、ZrOX、AlyOX和SrTiOX。在一些实施例中，RRAM电介质105是沉积在底部电极106上方的材料层。用于RRAM电介质105的合适厚度可以在
Figure BDA0002253333980000061
至
Figure BDA0002253333980000062
的范围内。在一些实施例中，RRAM电介质105的厚度在
Figure BDA0002253333980000063
至
Figure BDA0002253333980000064
的范围内，例如
Figure BDA0002253333980000065
RRAM电介质105可以包括覆盖层。覆盖层可以提供有助于RRAM电介质105内的相变的氧存储功能。在一些实施例中，覆盖层是氧浓度相对低的金属或金属氧化物。可以适用于覆盖层的金属的实例包括Ti、Hf、Pt和Al。可以适用于覆盖层的金属氧化物的实例包括TiOX、HfOX、ZrOX、GeOX、CeOX。覆盖层可以具有任何合适的厚度。用于覆盖层的合适厚度可以在
Figure BDA0002253333980000066
至
Figure BDA0002253333980000067
的范围内。在一些实施例中，RRAM电介质105包括覆盖层219，覆盖层219具有在
Figure BDA0002253333980000068
至
Figure BDA0002253333980000069
的范围内的厚度，例如
Figure BDA00022533339800000610
顶部电极104的主体成分可以是导电金属，诸如Al、Ti、Ta、Au、Pt、W、Ni、Ir、或者Cu。顶部电极104可以是金属氮化物。可选地，顶部电极104和底部电极106可以提供为不同材料的多个层。用于顶部电极104的合适厚度可以在
Figure BDA00022533339800000611
至
Figure BDA00022533339800000612
的范围内，例如
Figure BDA00022533339800000613
图3至图8示出了集成电路器件100内的RRAM单元103的操作。图3示出了对RRAM单元103施加形成电压。形成电压可以只施加一次并且可以认为是用于集成电路器件100的部分制造工艺。如图3所示，当源极线101连接到地(GND)并且晶体管113保持断开时，形成电压可以是施加到位线102的大的正电压脉冲。如图4所示，形成电压造成灯丝结构130形成在RRAM电介质105中。灯丝结构130形成顶部电极104和底部电极106之间的桥而使RRAM单元103处于低电阻状态(LRS)。灯丝结构130可以由构成RRAM电介质105的主体的氧化物的还原产物组成。
图5示出了用于RRAM单元103的复位操作。用相反的脉冲完成复位，可以在位线102接地并且晶体管113保持断开时通过对源极线101施加正电压脉冲来产生相反的脉冲。如图6所示，复位操作破坏灯丝结构130的一部分，由此灯丝结构130不再形成顶部电极104和底部电极106之间的桥。复位操作极大地增加了RRAM单元103的电阻并且使RRAM单元103处于高电阻状态(HRS)。
图7示出了用于RRAM单元103的置位操作。除了置位操作涉及较低电压脉冲之外，置位操作可以类似于形成操作。如图8所示，较低电压脉冲恢复由复位操作破坏的灯丝结构130的部分并使RRAM单元103返回到LRS。可以在集成电路器件100的操作寿命期间多次执行置位和复位操作。
参考图2，在一些实施例中，构造RRAM单元103由此灯丝结构130从RRAM单元103的周界126向内形成。灯丝结构130形成为从周界126向内足够远以使得，可以在形成集成电路100的工艺期间已经引入的RRAM电介质105的周界126处的任何损坏或污染不会影响灯丝结构130。在一些实施例中，RRAM单元103的结构防止灯丝结构130形成在周界126的20埃的距离内，由此与周界126有关的损坏或污染不会影响灯丝结构130。为此目的的RRAM单元103的结构是如下一种结构，在该结构中，RRAM单元103的第二部分121(处于电介质层123的顶部上的部分)薄的程度达到其对于向外流动电流的电阻防止灯丝结构130形成在周界126附近。为此目的的其它结构包括但不限于如下那些结构，使顶部电极104和底部电极106之间的距离在周界126附近比在从周界126向内的位置处更大的那些结构。可以使用在沉积RRAM层105之前在底部电极106上方形成的额外的电介质层来获得这样的结构。额外的电介质层覆盖周界126附近的底部电极106的部分，但是不覆盖从周界126向内间隔开的底部电极106的部分。
图9用电流与电压的曲线图示出了用于RRAM单元103的操作。由于置位和复位操作的滞后效应，曲线图是具有表示LRS的上电流曲线142和表示HRS的下电流曲线144的双峰。在施加诸如读取电压145的小电压的情况下，如果RRAM单元103在LRS中则电流响应将遵循上电流曲线142，如果RRAM单元103在HRS中则电流响应将遵循下电流曲线144。如果RRAM单元103在HRS中，电压升高到点143则开始从下电流曲线144到上电流曲线142的转变，这是置位操作。如果RRAM单元103在LRS中，电压降低到点141则开始从上电流曲线142到下电流曲线144的转变。界面区域125的独特特性有助于在读取电压145处在上电流曲线142和下电流曲线144之间产生大的分离，并且有助于使得在集成电路器件100中的大量RRAM单元103中分离是一致的。
图10至图18和图22至图25示出了在多个制造阶段处的集成电路器件100。虽然关于一系列动作描述了图10至图18和图22至图25，应理解，在一些情况下动作的顺序可以改变并且这一系列动作适用于除所示出的结构之外的结构。在一些实施例中，可以全部或部分省略这些动作中的一些。
图10示出了在形成金属化层118A之后的后段制程(BEOL)工艺阶段处的集成电路器件100。金属化层118A是M3层，但可以可选地是M4层或一些其他金属化层118。金属化层118A形成在衬底114A上方，衬底114A表示衬底114加上在金属化层118A之前形成的任何附加的金属化层118。在此工艺阶段处，衬底114可以是半导体晶圆的部分。半导体晶圆可以具有任何合适的直径，例如，1英寸(25毫米)；2英寸(51毫米)；3英寸(76毫米)；4英寸(100毫米)；5英寸(130毫米)或者125毫米(4.9英寸)；150毫米(5.9英寸，经常称为“6英寸”)；200毫米(7.9英寸，经常称为“8英寸”)；300毫米(11.8英寸，经常称为“12英寸”)；或450毫米(17.7英寸，经常称为“18英寸”)。在稍后的工艺阶段处，可以将晶圆分割成对应于单个集成电路器件100的单个管芯。
如图11所示，在金属化层118A上方形成电介质层123随后是用于图案化电介质层123的掩模150。在一些实施例中，电介质层123是SiC。可以使用光刻形成掩模150。使用光刻形成的掩模可以是光刻胶掩模，但也可以是使用光刻胶掩模图案化的诸如氮化物硬掩模的硬掩模。
图12示出了在掩模150已经用于形成电介质层123中的开口151然后被剥离之后的集成电路器件100。通过蚀刻由掩模150暴露在外的电介质层123的区域来形成开口151。开口151暴露金属化层118A中的某些金属部件107。
图13示出了在沉积阻挡层124和底部电极106的第一部分之后的集成电路器件100。金属部件107可以是铜并且底部电极106可以是防止铜扩散的材料。因此，阻挡层124可以是扩散阻挡层。扩散阻挡层可以是例如TiN。
图14示出了在化学机械平坦化(CMP)之后的集成电路器件100，CMP去除了底部电极106的处于电介质层123中的开口151(见图12)外部的部分。CMP基本上平坦化底部电极106的上表面127，然而，在处理开口151填充的这一点上可能是不完美的。此外，期望形成底部电极106以包括电介质层123上方的材料薄层。薄层可以在
Figure BDA0002253333980000091
至
Figure BDA0002253333980000092
的范围内。由于这些原因，可以沉积底部电极106的附加厚度，如图15所示。在第二次沉积之后，与第一次沉积之后相比底部电极106的上表面127的均匀性更大。
图16显示了第二次CMP操作的结果。第二次CMP凹进底部电极106但留下在电介质层123中形成通孔的第一部分122和处于电介质层123的顶部上的第二部分121。在一些实施例中，工艺生产化学和物理上均匀的上表面127，这促进了RRAM单元103之间的一致性。将第二部分121保留在电介质层123的顶部上可以改进此一致性。改进一致性的一种方法是通过覆盖区域153，在区域153处与诸如阻挡层124的材料相邻并且与底部电极106的材料具有不同的磨损率的材料可能导致几何形状非均匀性。可以有助于改进一致性的将第二部分121保留在电介质层123的顶部上的另一种方法是，第二部分121覆盖可能非均匀地蚀刻或者成为污染物存放处的区域153中的界面。
图16以夸大方式示出了保留在底部电极106的上表面127上的残留物154。残留物154包括形成底部电极106材料的氧化产物。图19中也显示了残留物154，其中以底部电极106的单个晶粒160是可见的分辨率示意性地示出了上表面127。
图17和图20示出了通过例如用氢氟酸(HF)的湿蚀刻去除残留物154的结果。湿蚀刻用于去除残留物154是有效的，但是如图20所示，湿蚀刻化学物优先沿着晶粒160之间的边界攻击底部电极106，这导致湿蚀刻增加了上表面127的粗糙度。已经发现，在RRAM单元103阵列的均匀性和LRS与HRS分离的总体影响方面，在此工艺阶段通过湿蚀刻去除残留物154的益处超过不利之处。
图18和图21示出了在湿蚀刻之后和在上表面127上形成任何显著的氧化物之前，使用离子轰击使上表面127平坦的结果。离子轰击造成邻近上表面127的区域125中的底部电极106重构，导致与底部电极106的主体相比此区域的密度增加。重构可以包括单个晶粒160改变形状并且减小晶粒160之间间隙的体积。离子轰击也使上表面127平坦，使其粗糙度降低至比湿蚀刻前的粗糙度甚至更小。湿蚀刻倾向于增加上表面127的粗糙度。因此，在湿蚀刻之前(例如，图19)，残留物可以存在于底部电极106的单个晶粒160上方。在湿蚀刻之后(例如，图20)，晶粒160的上表面127的粗糙度Ra可以在约5nm至约8nm的范围内。在离子轰击之后(例如，图21)，晶粒160的表面127的粗糙度可以减小到2nm或者更小的粗糙度Ra，例如1.5nm。
图22示出了在底部电极106上方形成RRAM电介质105、顶部电极104、和RRAM单元图案化掩模162之后的集成电路器件100。在一些实施例中，通过在底部电极106上方沉积材料来形成RRAM电介质105。形成这些层中的任何一些可以涉及沉积不同材料的多个层。
图23示出了在使用掩模162图案化RRAM单元103然后剥离掩模162之后的集成电路器件100。然后可以在RRAM单元103的外围上形成如图24所示的间隔件163。间隔件163可以是任何合适的材料或材料的组合。例如，间隔件163可以是氮化硅。
图25示出了在形成电介质层164、165和166之后的集成电路器件100。电介质层164可以是碳化硅层。电介质层165可以是二氧化硅层，并且可以是衍生自原硅酸四乙酯(TEOS)的二氧化硅层。电介质层166可以是极低k电介质。可以在镶嵌或者双镶嵌工艺中图案化电介质层164、165和166以形成图2所示的结构。
图26是根据本教导的一些方面的方法200的流程图。方法200可以用于形成集成电路器件100。方法200开始于201，在金属化层118A上方形成电介质层123。通过此序列，RRAM单元103形成在ILD层117内。但是RRAM单元103也可以形成在集成电路器件100内的其它处。金属化层118A可以是M3层、M4层、或者是在后段制程(BEOL)工艺期间在衬底100上方形成的任何其他金属化层118。电介质层123可以是例如SiC。
方法200继续动作203，选择性地蚀刻电介质层123以形成开口151，例如如图12所示。选择性蚀刻可以从形成限定蚀刻图案的掩模150开始。掩模150可以使用标准光刻方法形成，诸如沉积光刻胶、根据期望的图案化选择性地暴露光刻胶的一部分、以及显影光刻胶以形成掩模150。蚀刻可以是等离子体蚀刻。在蚀刻之后剥离掩模150。
方法200继续进行动作205，沉积阻挡层124。阻挡层124覆盖金属化层118A中的暴露的金属部件107。此动作是可选的，但是对于金属部件107是铜或者另外不适合于与底部电极106的材料直接接触的实施例是理想的。阻挡层124可以是例如TaN。
方法200继续进行动作207，沉积底部电极106的第一层。可以例如通过物理气相沉积来沉积材料。可以使用适合于底部电极106的任何材料。材料可以是例如TiN。例如如图13所示，材料可能稍微不平地沉积，这部分原因是材料所沉积的表面不平。
方法200继续动作209，化学机械平坦化(CMP)。用通常使用抛光垫施加到晶圆表面的化学反应浆料进行CMP。动作209的CMP可以在阻挡层124上停止，在这种情况下，在动作207中沉积的剩余材料可以限制在阻挡层124中的开口中，例如如图14所示。
方法200继续动作211，沉积底部电极106的第二层。材料可以是用于沉积底部电极106的第一层的相同材料、或者不同材料。在一些实施例中，材料是相同的。通过第二次沉积生产的表面比通过动作207的沉积生产的表面更均匀但是可能仍然相对粗糙，例如如图15所示。
方法200继续第二次CMP操作的动作213。例如如图16所示，第二次CMP操作可以不达到阻挡层124而停止。可以用一次CMP操作之后的一次沉积来沉积底部电极106的材料，但是在两个阶段中进行此工艺可以具有优点，诸如提供更好的阻挡层124中的开口填充以及更好地控制覆盖阻挡层124的底部电极106的厚度。
例如如图16和图19所示，CMP在底部电极106的表面上保留残留物154。残留物154包括形成底部电极106材料的氧化物。图16和图19大大夸大了表面127上的氧化物的量。然而已经发现，去除此氧化物对集成电路器件100内的RRAM单元103阵列内的LHS和RHS分布和分离具有意想不到的有益影响。
方法200继续是湿蚀刻的动作215。在一些实施例中，湿蚀刻是用氢氟酸(HF)。湿蚀刻可以涉及将晶圆浸入HF溶液中。例如如图17和图20所示，湿蚀刻去除残留物154。同时，由于沿着晶粒边界的底部电极106的选择性蚀刻，湿蚀刻可以增加表面127的粗糙度。
方法200继续是漂洗操作的动作217。漂洗操作可以是去离子水漂洗。漂洗去除湿蚀刻操作中使用的化学物的残留物。
方法200继续是离子轰击的动作219。可以使用任何合适的离子。在一些实施例中，离子是惰性气体离子。在一些实施例中，离子轰击是用氩离子(Ar+)。轰击在氩离子使表面127平坦的能量水平下进行。当使表面127平坦时，离子轰击还可以增加底部电极106在紧邻表面127的区域125中的密度。离子轰击可以使表面127平坦至粗糙度Ra为2nm或者更小，例如1.5nm。
如果离子轰击先于氢氟酸蚀刻，则离子轰击的效果得到改进。改进可以与从表面127去除氧化物相关。因此，期望在自然氧化物形成在表面127上之前进行动作219。用氢氟酸蚀刻钝化表面127，这允许表面暴露于大气一段有限的时间而没有显著程度的天然氧化物形成。在一些实施例中，在湿蚀刻的1小时内进行离子轰击以避免显著的天然氧化物形成。在一些实施例中，在湿蚀刻之后10分钟或更短时间执行离子轰击。
方法200继续动作221，在表面127上方沉积RRAM电介质105。在一些实施例中，沉积RRAM电介质105而不氧化底部电极106的表面127。例如，RRAM电介质105可以通过物理或化学气相沉积来形成。
方法200继续动作223，在RRAM电介质105上方形成顶部电极104。顶部电极层104可以是任何合适的导电材料或者材料的组合并且可以通过任何合适的方法来形成。可能合适的材料的实例包括氮化钛或者氮化钽。合适的工艺可以是物理气相沉积。
方法200继续动作225，选择性地蚀刻RRAM单元堆叠件，RRAM单元堆叠件包括底部电极106、RRAM电介质105和顶部电极104以限定RRAM单元103。选择性地蚀刻RRAM单元堆叠可以包括在顶部电极104上方形成掩模162，例如如图22所示。掩模162可以是光刻胶掩模和/或用光刻形成的硬掩模。蚀刻可以包括等离子体蚀刻。电介质层123可以提供蚀刻停止。掩模162可在蚀刻完成后剥离，例如如图23所示。
方法200继续动作227，在RRAM单元103的侧面上形成间隔件163，例如如图24所示。间隔件163可以由任何合适的材料制成并且可以通过任何合适的方法来形成。合适的材料可以是例如氮化硅(SiN)。合适的工艺可以包括在RRAM单元103上方沉积SiN以及等离子体蚀刻以去除除了形成间隔件163以外的SiN。
方法200继续动作229，沉积一个或多个附加的电介质层以包封和绝缘RRAM单元103，例如如图25所示。电介质层可以包括例如碳化硅电介质层164、二氧化硅电介质层165、和极低k电介质层166。这些层可以通过任何合适的方法来形成。例如，可以通过沉积原硅酸四乙酯(TEOS)来形成二氧化硅电介质层165。
方法200继续动作231，形成用于RRAM单元103的上部接触件。动作231包括形成穿过电介质层164、165、和166的开口以暴露顶部电极104并且用导电材料填充开口以创建通孔120。动作231可以包括完成包含RRAM单元103的ILD层117。动作231还可以包括形成处于RRAM单元103上方的金属化层118。动作231可以包括双镶嵌工艺的镶嵌以生产类似于图2所示结构的结构。
方法200包括在形成RRAM电介质105之前进行的底部电极106的表面127的处理。这些表面处理包括湿蚀刻和离子轰击。湿蚀刻可以是用诸如氢氟酸溶液的酸溶液等。离子轰击可以是用诸如氩离子等的重离子。图27显示了这些表面处理在LRS和HRS范围上的影响。纵轴是电流。横轴对应于多个样本。第一数据集302中的样本用于没有任何表面处理制备的RRAM单元103。第一数据集302中左侧的值是九个样本中的每一个样本的低电阻状态的测量值。第一数据集302中右侧的值是那些相同的九个样本中的每一个样本的高电阻状态的测量。矩形显示在平均值的一个标准偏差内的值的范围。矩形301示出了数据集302中的样本的LRS范围。矩形303示出了那些相同样本的HRS范围。
第一数据集302数据集提供基线。第二数据集305显示了施加湿蚀刻的效果。如矩形304和306所示，湿蚀刻改进了LRS和HRS范围的分离，但是HRS范围仍然相当大。第三数据集308显示了没有湿蚀刻情形下施加离子轰击的效果。如矩形307和309所示，与基线相比第三数据集308显示了LRS和HRS范围、宽度和分离的适度改进。第四数据集311显示了根据本发明的包括两种表面处理的工艺的效果。如矩形310和312所示，与任何其他数据集相比，第四数据集311显示了LRS和HRS范围、宽度和分离的显著改进。
采用低电阻状态的平均值以下一个标准偏差电流和高电阻状态的平均值以上一个标准偏差电流之间的比率，给出对于第一数据集302的约13、对于第二数据集305约120、对于第三数据集308约38、和对于四数据集311约250的高电阻与低电阻的比率。只有使用两种表面处理获得的器件在标准测量电压处提供了大于200的高电阻状态与低电阻状态的比率。
本教导的一些方面关于一种集成电路器件，具有形成在衬底上方的RRAM单元。RRAM单元包括顶部电极，RRAM电介质层和底部电极，底部电极具有与RRAM电介质层交界的表面。在一些实施例中，底部电极的氧化物基本上不存在于底部电极的表面处。在一些实施例中，与底部电极的体区域相比，底部电极在邻近表面的区域中具有更高的密度。在一些实施例中，表面具有2nm或更小的粗糙度Ra。表面可具有所有这些特征。在与RRAM电介质层交界的表面处具有这些特性的底部电极，提供窄且良好分离的LRS和HRS范围。
本教导的一些方面关于一种集成电路器件，具有在衬底上形成的RRAM单元。RRAM单元包括顶部电极、RRAM电介质层、和具有与RRAM电介质层相接的表面的底部电极。表面是包括化学机械抛光底部电极以生产其上存在氧化物的表面、湿蚀刻以去除氧化物、以及离子轰击以使表面平坦的工艺的产物。此工艺可以导致底部电极的氧化物在表面处被基本上去掉，与底部电极的主体区域相比底部电极在与表面相邻的分区中可以具有更高的密度，并且表面可以具有2nm或者更小的粗糙度Ra。
在一些实施例中，所述底部电极的第一部分在电介质层中形成通孔；所述底部电极的第二部分位于所述通孔的顶部，以及所述表面位于所述第二部分上。在一些实施例中，所述底部电极的第一部分在电介质层中形成通孔，底部电极的第二部分比通孔宽，以及所述表面位于所述第二部分上。这些实施例具有电介质层和底部电极之间的界面从表面凹进的结构，这可以改进表面的均匀性。
本教导的一些方面涉及制造集成电路器件的方法。方法包括提供半导体衬底，在所述半导体衬底上方形成金属化层，在所述金属化层上方形成导电材料的底部电极，在所述底部电极的上表面上执行化学机械平坦化(CMP)，在CMP之后，执行湿蚀刻以去除CMP操作留下的氧化物或残留物，在通过湿蚀刻清洁的表面上执行离子轰击，在用离子轰击而平坦的表面上形成金属氧化物层，以及在金属氧化物层上方形成导电材料的顶部电极。根据此方法生产的集成电路器件中的RRAM单元阵列，其特征可以在于窄并且分离良好的LRS和HRS范围。
在一些实施例中，CMP在上表面上留下氧化物并且湿蚀刻去除氧化物。在一些实施例中，在自然氧化物形成在通过湿蚀刻处理的表面上之前发生离子轰击。在一些实施例中，化学机械平坦化使得表面具有第一粗糙度，以及湿蚀刻使表面达到大于第一粗糙度的第二粗糙度。在一些实施例中，离子轰击使上表面达到小于第二粗糙度的第三粗糙度。这些实施例反映了这样的发现：尽管氢氟酸显著增加了表面粗糙度，但在氩离子轰击之前通过氢氟酸蚀刻从表面除去氧化物也意想不到地产生了优异的结果。
在一些实施例中，通过在底部电极上方沉积金属氧化物形成RRAM单元的金属氧化物层。形成金属氧化物层的这种方法维护了表面质量，如果通过诸如快速热氧化底部电极的上部的可选方法形成金属氧化物层则该表面质量可能改变。
在一些实施例中，该方法还包括在衬底上方形成电介质层以及选择性地在电介质层中形成开口。在这些实施例的一些中，形成底部电极包括在电介质层中的一个开口内并且还在电介质层上方沉积导电材料，结果述底部电极与开口上方的金属氧化物层相接。在这些实施例的一些中，形成底部电极包括在电介质层中的开口内和上方沉积材料。在进一步工艺之后，电介质层具有与RRAM单元的边沿对齐的边沿，以及与RRAM单元的边沿对齐的电介质层的边沿位于开口的外侧。在一些实施例中，电介质层中的开口具有最大宽度，以及RRAM单元内的RRAM电介质层具有大于开口的最大宽度的宽度。
本教导的一些方面涉及一种方法，方法包括提供半导体衬底，在半导体衬底上方形成后段制程(BEOL)互连结构，BEOL互连结构包括电介质结构内的多个金属部件，在BEOL互连结构的金属部件上方形成导电材料的底部电极，其中底部电极的上表面具有第一表面粗糙度，在底部电极的上表面上执行化学机械平坦化(CMP)以提供平坦化的上表面，其中平坦化的上表面具有小于第一表面粗糙度的第二表面粗糙度，并且其中，在平坦化的上表面上形成氧化物，执行湿蚀刻以去除氧化物，由此暴露底部电极的导电材料的上表面，导电材料的暴露的上表面具有大于第二表面粗糙度的第三表面粗糙度，并且在底部电极的导电材料的暴露的上表面上执行离子轰击，由此将第三表面粗糙度减小到第四表面粗糙度。
本教导的一些方面关于一种集成电路器件，具有在衬底上方形成的RRAM单元。RRAM单元包括顶部电极、RRAM电介质层和底部电极层。底部电极的主体是第一金属。RRAM电介质层的主体是金属氧化物。金属氧化物是与第一金属不同的金属的氧化物。底部电极和RRAM电介质层具有界面，在该界面处第一金属与金属氧化物接触。
本教导的一些方面关于一种集成电路器件，具有在衬底上方形成的RRAM单元。RRAM单元包括顶部电极、RRAM电介质层和底部电极层。底部电极和RRAM电介质层具有界面。与底部电极的主体区域相比，形成底部电极的材料在与界面相邻的分区中具有更高的密度。
本发明的一方面实施例提供一种集成电路器件，包括：衬底；RRAM单元，形成在所述衬底上方，所述RRAM单元包括底部电极、RRAM电介质层、和顶部电极；其中，所述底部电极的主体是第一金属；所述RRAM电介质层的主体是金属氧化物，其中，所述金属氧化物是与所述第一金属不同的金属的氧化物；所述底部电极和所述RRAM电介质层在所述第一金属与所述金属氧化物接触处具有界面。
在一些实施例中，与所述底部电极的主体区域相比，所述底部电极在与所述界面相邻的分区中具有更高的密度。
在一些实施例中，所述第一金属在所述界面处具有2nm或者更小的粗糙度Ra。
在一些实施例中，其中，所述底部电极的第一部分在电介质层中形成通孔；所述底部电极的第二部分位于所述通孔的顶部；以及所述界面位于所述第二部分上方。
在一些实施例中，其中，所述底部电极的第一部分在电介质层中形成通孔；所述底部电极的第二部分比所述通孔宽；以及用所述第二部分制成所述界面。
本发明的另一方面实施例提供一种集成电路器件，包括：衬底；RRAM单元，形成在所述衬底上方，所述RRAM单元包括底部电极、RRAM电介质层、和顶部电极；其中，所述底部电极和所述RRAM电介质层具有界面；相比于通过所述底部电极的所述界面与所述底部电极间隔开的主体区域而言，形成所述底部电极的材料在与所述界面相邻的分区中具有更高的密度。
在一些实施例中，其中：形成所述底部电极的所述材料是第一金属；以及所述RRAM电介质层的主体是金属氧化物，其中，所述金属氧化物是与所述第一金属不同的金属的氧化物。
在一些实施例中，其中，所述第一金属和所述金属氧化物在所述界面处直接接触。
在一些实施例中，其中，所述底部电极在所述界面处具有表面；所述表面具有2nm或者更小的粗糙度Ra。
在一些实施例中，其中，所述底部电极的第一部分在电介质层中形成通孔；所述底部电极的第二部分位于所述通孔的顶部；以及所述界面位于所述第二部分上。
在一些实施例中，其中，所述界面比所述通孔宽。
本发明的又一方面的实施例提供一种形成集成电路器件的方法，包括：提供半导体衬底；在所述半导体衬底上方形成金属化层；在所述金属化层上方形成导电材料的底部电极；在所述底部电极的上表面上执行化学机械平坦化(CMP)；在所述化学机械平坦化之后，执行湿蚀刻以从所述上表面去除氧化物或残留物；在所述湿蚀刻之后，在所述上表面上执行离子轰击；在所述离子轰击之后，在所述底部电极上形成金属氧化物层；在所述金属氧化物层上方形成导电材料的顶部电极。
在一些实施例中，其中，所述化学机械平坦化在所述上表面上保留所述氧化物，并且所述湿蚀刻去除所述氧化物。
在一些实施例中，其中，所述离子轰击在自然氧化物形成在通过所述湿蚀刻处理的所述上表面上之前发生。
在一些实施例中，其中：所述化学机械平坦化使所述上表面具有第一粗糙度；以及所述湿蚀刻使所述上表面达到大于所述第一粗糙度的第二粗糙度。
在一些实施例中，其中：所述离子轰击使所述上表面达到小于所述第二粗糙度的第三粗糙度。
在一些实施例中，其中，在所述底部电极上形成所述金属氧化物层包括：在所述底部电极上方沉积所述金属氧化物层。
在一些实施例中，形成集成电路器件的方法还包括：在所述半导体衬底上方形成电介质层；选择性地在所述电介质层中形成开口；其中，形成所述底部电极包括：在所述电介质层中所述开口之一内并且还在所述电介质层上方沉积所述导电材料；以及所述底部电极与所述开口上方的所述金属氧化物层相接。
在一些实施例中，形成集成电路器件的方法还包括：在所述半导体衬底上方形成电介质层；以及图案化所述底部电极、所述电介质层、和所述顶部电极以形成具有边沿的RRAM单元；其中，形成所述底部电极包括在所述电介质层中的开口内和上方沉积所述导电材料；所述电介质层具有与所述RRAM单元的所述边沿对齐的边沿；以及与所述RRAM单元的所述边沿对齐的所述电介质层的所述边沿位于所述开口的外侧。
在一些实施例中，该形成集成电路器件的方法还包括：在所述半导体衬底上方形成具有开口的电介质层；以及图案化所述底部电极、所述电介质层、和所述顶部电极以在所述开口上方形成RRAM单元；其中，形成所述底部电极包括在所述开口内沉积导电材料；所述开口具有最大宽度；以及所述RRAM单元内的所述电介质层具有大于所述开口的所述最大宽度的宽度。
上面概述了若干实施例的特征，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (20)

1.一种集成电路器件，包括：
衬底；
RRAM单元，形成在所述衬底上方，所述RRAM单元包括底部电极、RRAM电介质层、和顶部电极，所述底部电极的第一部分形成在电介质层中，所述底部电极的位于所述第一部分上的第二部分比所述第一部分宽；
其中，所述底部电极的主体是第一金属；
所述RRAM电介质层的主体是金属氧化物，其中，所述金属氧化物是与所述第一金属不同的金属的氧化物；
所述底部电极的所述第二部分和所述RRAM电介质层在所述第一金属与所述金属氧化物接触处具有在所述第一部分上方并且比所述第一部分宽的平坦的界面，与所述底部电极的主体区域相比，所述底部电极在与所述界面相邻的分区中具有更高的密度。
2.根据权利要求1所述的集成电路器件，其中，所述顶部电极包括与所述RRAM电介质层直接接触的底面。
3.根据权利要求1所述的集成电路器件，其中，所述第一金属在所述界面处具有2nm或者更小的粗糙度Ra。
4.根据权利要求1所述的集成电路器件，其中，
所述底部电极的第一部分在电介质层中形成通孔；
所述底部电极的第二部分位于所述通孔的顶部；以及
所述界面位于所述第二部分上方。
5.根据权利要求1所述的集成电路器件，其中，
所述底部电极的第一部分在所述电介质层中形成通孔；
所述底部电极的第二部分比所述通孔宽。
6.一种集成电路器件，包括：
衬底；
RRAM单元，形成在所述衬底上方，所述RRAM单元包括底部电极、RRAM电介质层、和顶部电极，所述底部电极的第一部分形成在电介质层中，所述底部电极的位于所述第一部分上的第二部分比所述第一部分宽；
其中，所述底部电极的所述第二部分和所述RRAM电介质层具有在所述第一部分上方并且比所述第一部分宽的平坦的界面；
相比于通过所述底部电极的所述界面与所述底部电极间隔开的主体区域而言，形成所述底部电极的材料在与所述界面相邻的分区中具有更高的密度。
7.根据权利要求6所述的集成电路器件，其中：
形成所述底部电极的所述材料是第一金属；以及
所述RRAM电介质层的主体是金属氧化物，其中，所述金属氧化物是与所述第一金属不同的金属的氧化物。
8.根据权利要求7所述的集成电路器件，其中，所述第一金属和所述金属氧化物在所述界面处直接接触。
9.根据权利要求6所述的集成电路器件，其中，
所述底部电极在所述界面处具有表面；
所述表面具有2nm或者更小的粗糙度Ra。
10.根据权利要求6所述的集成电路器件，其中，
所述底部电极的第一部分在所述电介质层中形成通孔；以及
所述底部电极的第二部分位于所述通孔的顶部。
11.根据权利要求10所述的集成电路器件，其中，所述界面比所述通孔宽。
12.一种形成集成电路器件的方法，包括：
提供半导体衬底；
在所述半导体衬底上方形成金属化层；
在所述金属化层上方形成导电材料的底部电极；
在所述底部电极的上表面上执行化学机械平坦化(CMP)；
在所述化学机械平坦化之后，执行湿蚀刻以从所述上表面去除氧化物或残留物；
在所述湿蚀刻之后，在所述上表面上执行离子轰击，所述离子轰击使所述上表面的粗糙度降低至比所述湿蚀刻之前的粗糙度更小；
在所述离子轰击之后，在所述底部电极上形成金属氧化物层；
在所述金属氧化物层上方形成导电材料的顶部电极。
13.根据权利要求12所述的形成集成电路器件的方法，其中，所述化学机械平坦化在所述上表面上保留所述氧化物，并且所述湿蚀刻去除所述氧化物。
14.根据权利要求12所述的形成集成电路器件的方法，其中，所述离子轰击在自然氧化物形成在通过所述湿蚀刻处理的所述上表面上之前发生。
15.根据权利要求12所述的形成集成电路器件的方法，其中：
所述化学机械平坦化使所述上表面具有第一粗糙度；以及
所述湿蚀刻使所述上表面达到大于所述第一粗糙度的第二粗糙度。
16.根据权利要求15所述的形成集成电路器件的方法，其中：
所述离子轰击使所述上表面达到小于所述第二粗糙度的第三粗糙度。
17.根据权利要求12所述的形成集成电路器件的方法，其中，在所述底部电极上形成所述金属氧化物层包括：在所述底部电极上方沉积所述金属氧化物层。
18.根据权利要求12所述的形成集成电路器件的方法，还包括：
在所述半导体衬底上方形成电介质层；
选择性地在所述电介质层中形成开口；
其中，形成所述底部电极包括：在所述电介质层中所述开口之一内并且还在所述电介质层上方沉积所述导电材料；以及
所述底部电极与所述开口上方的所述金属氧化物层相接。
19.根据权利要求12所述的形成集成电路器件的方法，还包括：
在所述半导体衬底上方形成电介质层；以及
图案化所述底部电极、所述电介质层、和所述顶部电极以形成具有边沿的RRAM单元；
其中，形成所述底部电极包括在所述电介质层中的开口内和上方沉积所述导电材料；
所述电介质层具有与所述RRAM单元的所述边沿对齐的边沿；以及
与所述RRAM单元的所述边沿对齐的所述电介质层的所述边沿位于所述开口的外侧。
20.根据权利要求12所述的形成集成电路器件的方法，还包括：
在所述半导体衬底上方形成具有开口的电介质层；以及
图案化所述底部电极、所述电介质层、和所述顶部电极以在所述开口上方形成RRAM单元；
其中，形成所述底部电极包括在所述开口内沉积导电材料；
所述开口具有最大宽度；以及
所述RRAM单元内的所述电介质层具有大于所述开口的所述最大宽度的宽度。
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