KR20200050339A - 개선된 rram 하부 전극 - Google Patents

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Abstract

집적 회로 디바이스는, 상부 전극, RRAM 유전체층, 및 상기 RRAM 유전체층과 계면을 형성하는 표면을 갖는 하부 전극을 포함하는, RRAM 셀을 갖는다. 하부 전극의 산화물이 상기 하부 전극 표면에는 실질적으로 없다. 하부 전극은, 상기 하부 전극의 벌크 영역에 비해 상기 표면에 인접한 영역에서 밀도가 더 높다. 표면은 2 nm 이하의 거칠기(Ra)를 갖는다. 표면을 형성하는 공정은 화학적 기계 평탄화를 행한 다음 불화수소산 에칭을 수행하고 이어서 아르곤 이온 충격을 포함한다. 이 공정에 의해 형성되는 RRAM 셀의 어레이는, 저저항 상태와 고저항 상태 간의 높은 분리 및 좁은 분포의 관점에서 우수하다.

Description

개선된 RRAM 하부 전극{IMPROVED RRAM BOTTOM ELECTRODE}
<관련 출원의 참조>
본 출원은 2018년 10월 30일에 출원한 미국 가출원 번호 제62/752,593호에 대해 우선권을 주장하며, 이 우선권 출원의 내용은 그 전체가 본 명세서에 포함된다.
<배경>
본 개시내용은 저항성 랜덤 액세스 메모리 또는 금속-절연체-금속 커패시터를 구비한 집적 회로 디바이스, 이러한 디바이스를 제조하는 방법, 및 이러한 디바이스의 동작 방법에 관한 것이다.
RRAM(resistive random access memory)는 간단한 구조, 낮은 동작 전압, 고속, 양호한 내구성, 및 CMOS 공정 호환성을 갖는다. RRAM은 기존의 플래시 메모리를 대체할 소형화된 유망한 대안이며, 광디스크 및 비휘발성 메모리 어레이와 같은 디바이스에서 폭넓게 응용될 것이다.
RRAM 셀은 상 변화(phase change)를 겪도록 유도될 수 있는 재료층 내에 데이터를 저장한다. 상 변화는 층의 전체 또는 부분에서 유도되어 고저항 상태와 저저항 상태 사이를 스위칭할 수 있다. 저항 상태란, "0" 또는 "1"을 나타내는 것으로 해석될 수 있는 것이다.
통상의 RRAM 셀의 경우, 데이터 저장층은 비정질 금속 산화물을 포함한다. 충분한 전압을 인가하면, 금속 브릿지가 데이터 저장층에 걸쳐 형성되어 저저항 상태가 된다. 금속 구조의 전부 또는 일부를 융해하거나 다른 식으로 파괴하는 짧은 고전류 밀도의 펄스를 인가함으로써 금속 브릿지가 손상되어 고저항 상태를 복원할 수 있다. 데이터 저장층은 빠르게 냉각되어 저저항 상태가 다시 유도될 때까지 고저항 상태를 유지한다. RRAM 셀은 일반적으로 FEOL(front-end-of line) 처리 후에 형성된다. 통상의 설계에서, RRAM 셀의 어레이는 한 쌍의 금속 인터커넥트층 사이에 형성된다.
본 개시내용의 양태들은 첨부 도면을 참조한 이하의 상세한 설명으로부터 가장 잘 이해된다. 해당 산업계의 표준 관행에 따라, 다양한 피처를 비율에 따라 도시하지는 않는다. 사실상, 다양한 피처의 치수는 설명의 편의상 임의대로 확대 또는 축소될 수 있다.
도 1은 본 개시내용의 일부 실시형태에 따른 집적 회로 디바이스의 단면도를 제공한다.
도 2는 도 1의 집적 회로 디바이스 내의 RRAM 셀의 확대도를 제공한다.
도 3은 도 2의 RRAM 셀에 대한 형성 동작을 보여주는 회로도이다.
도 4는 도 3의 형성 동작에 의해 도 2의 RRAM 셀에 만들어진 필라멘트 브릿지를 도시한다.
도 5는 도 2의 RRAM 셀에 대한 리셋 동작을 예시하는 회로도이다.
도 6은 도 5의 리셋 동작에 의해 붕괴된, 도 2의 RRAM 셀 내의 필라멘트 브릿지를 도시한다.
도 7은 도 2의 RRAM 셀에 대한 세트 동작을 예시하는 회로도이다.
도 8은 도 7의 세트 동작에 의해 도 2의 RRAM 셀에 재형성된 필라멘트 브릿지를 도시한다.
도 9는 도 2의 RRAM 셀에 인가된 전압에 대한 전류 크기의 플롯이다.
도 10 내지 도 18은 도 1의 집적 회로 디바이스를 제조하는데 사용될 수 있는 공정 단계를 보여주는 단면도를 제공한다.
도 19 내지 도 21은 도 1의 집적 회로 디바이스를 제조하는데 사용될 수 있는 공정 단계에 있어서 하부 전극 표면에 미치는 영향을 나타낸다.
도 22 내지 도 25는 도 1의 집적 회로 디바이스를 제조하는데 사용될 수 있는 공정의 추가 단계를 보여주는 단면도를 제공한다.
도 26은 본 개시내용의 일부 실시형태에 따른 방법의 흐름도이다.
도 27은 네 가지 처리 레짐(processing regime)에 있어서의 샘플들 간의 고저항 및 저저항 상태에 대한 저항의 변동 및 확산을 나타내는 저항 데이터 차트이다.
이하의 개시내용은 본 발명의 상이한 특징을 구현하기 위해 다수의 상이한 실시형태 또는 실시예를 제공한다. 본 개시내용을 단순화하기 위해 구성요소 및 구성의 특정 실시예에 대해 후술한다. 물론 이들은 예시일 뿐이며, 한정되는 것을 목적으로 하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피처 위(over) 또는 상(on)의 제1 피처의 형성은 제1 및 제2 피처가 직접 접촉으로 형성되는 실시형태를 포함할 수도 있고, 제1 및 제2 피처가 직접 접촉하지 않도록 제1 및 제2 피처 사이에 추가 피처가 형성될 수 있는 실시형태도 또한 포함할 수 있다. 또한, 본 개시내용은 다양한 실시예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순화 및 명확화를 위한 것이며, 그 자체가 설명하는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하지 않는다.
RRAM 셀은 저저항 상태(LRS, low resistance state)와 고저항 상태(HRS, low resistance state)를 갖는다. LRS 및 HRS 저항은 어레이, 디바이스, 또는 웨이퍼 내의 모든 RRAM 셀에서 고려될 때에 범위로 표시된다. 이들 범위를 좁게 그리고 넓게 분리시키면 고장률을 감소하고, 성능을 높이며, 전력 요건을 줄일 수 있다. 다양한 실시형태로 설명하는 본 개시내용은 RRAM 유전체에 가장 근접한 하부 전극의 해당 부분의 구조(geometry), 조성, 및 밀도가 개선된 RRAM 셀을 포함하는 집적 회로 디바이스를 제공한다. 이러한 개선으로 LRS 및 HRS 저항 범위가 좁아지고 이러한 범위 간의 분리가 향상되었다. 본 개시내용은 개선된 RRAM 셀을 생산하는 제조 공정을 포함한다.
도 1은 기판(114) 위에 형성된 인터커넥트 구조(115)를 포함하는 집적 회로 디바이스(100)의 일부를 도시한다. 기판(114)은 예컨대 벌크 기판(예컨대, 벌크 실리콘 기판) 또는 SOI(silicon-on-insulator) 기판일 수 있다. 기판(114)은 이원 반도체 기판(예, GaAs), 삼원 반도체 기판(예, AlGaAs), 또는 그보다 고차 반도체 기판일 수도 있다. 기판(114)은 기판(114) 내의 트렌치를 유전체로 충전함으로써 형성되는 STI(shallow trench isolation) 영역(116)을 포함할 수 있다. 인터커넥트 구조(115)는 금속배선층(118)이 인터리빙된 복수의 레벨간 유전체(ILD)층(117)을 포함한다. ILD층(117)은 유전체(108)의 매트릭스 내에 비아(109)를 포함할 수 있다. 유전체(108)는 예컨대, 도핑되지 않은 실리케이트 유리 또는 실리콘 이산화물과 같은 산화물, 또는 실리콘 탄화물 등의 로우-k 유전체일 수 있다. 유전체(108)는 전체 유전상수를 감소시키는 다공성을 지닌 로우-k 유전체일 수 있는 초 로우-k 유전체일 수도 있다. 금속배선층(118)은 유전체(108) 내의 트렌치에 형성된 금속 피처(107)를 포함한다. 금속 피처(107)는 와이어 및 비아를 포함할 수 있다. 금속 피처(107) 및 비아(109)는 구리 또는 알루미늄 등의 금속으로 제조될 수 있고, SiC와 같은 로우-k 유전체 재료일 수 있는 유전체-보호 층으로 라이닝될 수 있다. 비아(109)는 상이한 금속배선층(118)에서 금속 피처(107) 간의 접속을 형성할 수 있다. 금속배선층(118)은 일반적으로 기판(114) 위에서의 적층 순서로 M1, M2, M3, M4 등으로 식별된다.
집적 회로 디바이스(100)는 RRAM 셀(103)과, RRAM 셀(103)의 스위칭 디바이스인 트랜지스터(113)를 더 포함한다. 도시하는 실시형태에서는, 집적 회로 디바이스(100)가 1 트랜지스터, 1 레지스터(1T1R) 아키텍처를 갖는다. 일부 다른 실시형태에서는, 스위칭 디바이스가 다이오드이고, 아키텍처는 1 다이오드, 1 레지스터(1D1R)이다. 다른 실시형태에서는, 스위칭 디바이스가 바이폴라 정션 트랜지스트이고, 아키텍처는 1 바이폴라 정션 트랜지스터, 1 레지스터(1BJT1R)이다. 또 다른 실시형태에서는, 스위칭 디바이스가 바이폴라 스위치이고, 아키텍처는 1 스위치, 1 레지스터(1S1R)이다.
도 2에서 더욱 상세하게 도시하는 RRAM 셀(103)은 상부 전극(104), RRAM 유전체(105), 및 하부 전극(106)을 포함한다. RRAM 셀(103)은 M3 및 M4 금속배선층(118) 사이에 형성된다. 한편, RRAM 셀(103)은 M4 및 M5 금속배선층(118) 사이, 또는 집적 회로 디바이스(100) 내의 다른 곳과 같은, 또 다른 인접한 금속배선층(118) 쌍 사이에 형성될 수도 있다.
트랜지스터(113)는 기판(114) 내에 형성된 소스 영역(112)과 드레인 영역(110) 및 기판(114) 위에 형성된 게이트(111)를 포함할 수 있다. 컨택(119)이 금속배선층(118)(예, M1)의 최저 지점부터 소스 영역(112) 및 드레인 영역(110)까지 연장된다. 컨택(119)은 예컨대 구리나 텅스텐과 같은 금속으로 제조될 수 있다.
하부 전극(106)이 드레인 영역(110)에 접속될 수 있다. RRAM 셀(103)의 소스 라인(101)은 M2층과 같은, 금속배선층(118) 중 하나에 위치할 수 있으며, 소스 영역(112)에 접속될 수 있다. RRAM 셀(103)을 어드레싱하기 위한 비트 라인(102)이 상부 전극(104)에 접속되며, M4층과 같은, RRAM 셀(103) 위에 있는 금속배선층(118) 중 하나에 위치할 수 있다. RRAM 셀(103)을 어드레싱하기 위한 워드 라인은 게이트(111)와 통합될 수도 또는 금속배선층(118) 중 하나에 위치하여 게이트(111)에 접속될 수도 있다.
도 2에 도시하는 바와 같이, 하부 전극(106)은 유전체층(123)에 비아를 형성하는 제1 부분(122)과, 유전체층(123)의 상단부 상에 위치하는 제2 부분(121)과, RRAM 유전체(105)에 바로 인접하게 위치하며 RRAM 유전체(105)와 계면을 형성하는, 하부 전극(106)의 얇은 층인 계면 영역(125)을 포함할 수 있다. RRAM 유전체(105)는 하부 전극(106)의 제1 부분(122)보다 더 넓다. 주변부(126) 또는 RRAM 유전체(105)가 제1 부분(122)의 주변부(129) 외측에 위치한다. 비아(120)는 상부 전극(104)을 비트 라인(102)에 접속시킨다. 하부 전극(106)은 RRAM 셀(103) 밑에서 금속배선층(118) 내의 금속 피처(107)에 접속된다.
계면 영역(125)은 그것의 구조, 조성 및 밀도와 관련하여 특유한 특성을 갖는다. 계면 영역(125)은 하부 전극(106)의 벌크 부분보다 더 높은 밀도를 가지며, 여기서 벌크 부분은 계면 영역(125) 아래에 있다. 이러한 고밀도는 표면(127) 근처의 좁은 영역에 제한되며 주사 투과 전자 현미경으로 검출될 수 있다. 통상적으로 표면(127) 근처에서 존재할 수 있는 계면 영역(125)을 형성하는 재료의 산화물이 사실상 없다. 계면 영역(125)에 의해 형성된 표면(127)은 특이하게도 편평하다. 표면(127)은, 예를 들어, 2 nm 이하, 예컨대 1.5 nm의 거칠기(Ra)를 가질 수 있다.
하부 전극(106)의 벌크 조성은 Al, Ti, Ta, Au, Pt, W, Ni, Ir, 또는 Cu 등의 전도성 금속이다. 일부 실시형태에서, 하부 전극(106)은 금속 질화물이다. 일부 실시형태에서, 하부 전극(106)의 벌크 조성은 TiN, TaN 또는 이들의 조합이다. 일부 실시형태에 있어서, 하부 전극(106)은 TiN이다. 하부 전극(106)의 적절한 두께는 20 Å 내지 200 Å의 범위의 두께일 수 있다. 일부 실시형태에 있어서, 하부 전극(106)의 두께는 50 Å 내지 150 Å의 범위, 예컨대 100 Å이다.
RRAM 유전체(105)는 RRAM 셀의 데이터 저장층에 적절한 임의의 조성을 가질 수 있다. RRAM 셀의 데이터 저장층에 적절한 재료는 고저항 상태와 저저항 상태 사이에서 가역적 상 변화를 겪도록 유도될 수 있는 물질이다. 일부 실시형태에서, 그 변화는 비정질 상태와 금속 상태 사이에 있다. 상 변화는 분자 구조의 변화를 동반하거나 그 변화와 연관될 수 있다. 예를 들어, 비정질 금속 산화물은 금속 상태로의 상 변화를 겪을 때 산소를 잃을 수 있다. 산소는 비정질 상태 또는 인접한 층에 남아 있는 RRAM 유전체(105)의 일부에 저장될 수 있다. RRAM 유전체(105)는 고저항 상태를 참조하여 유전체로서 설명된다. 저저항 상태에서, RRAM 유전체(105)는 전도성 재료일 수 있다. 예를 들어, 저저항 상태에서, RRAM 유전체(105)는 하부 전극으로부터 상부 전극까지 연장되는 하나 이상의 전도성 필라멘트를 갖는 하이-k 유전체를 포함할 수 있으며, 이들 필라멘트는 RRAM 유전체(105)를 효과적으로 전도시킨다. 대부분의 실시형태에서, 이들 필라멘트가 저저항 상태에서 파괴되어, RRAM 유전체(105)는 고저항 상태에서 상부 전극(104)과 하부 전극(106)을 완전히 분리하는 하이-k 유전체이다. 일부 실시형태에서, RRAM 유전체(105)는 전이 금속 산화물이다. RRAM 유전체(105)에 적절할 수 있는 재료의 예는 NiOX, TayOX, TiOX, HfOX, TayOX, WOX, ZrOX, AlyOX, 및 SrTiOX를 포함한다. 일부 실시형태에서, RRAM 유전체(105)는 하부 전극(106) 위에 퇴적되는 재료층이다. RRAM 유전체(105)의 적절한 두께는 20 Å 내지 170 Å의 범위일 수 있다. 일부 실시형태에서, RRAM 유전체(105)의 두께는 60 Å 내지 140 Å의 범위, 예컨대 100 Å이다.
RRAM 유전체(105)는 캡핑층을 포함할 수 있다. 캡핑층은 RRAM 유전체(105) 내의 상 변화를 용이하게 하는 산소 저장 기능을 제공할 수 있다. 일부 실시형태에서, 캡핑층은 금속 또는 산소 농도가 비교적 낮은 금속 산화물이다. 캡핑층에 적절할 수 있는 금속의 예는 Ti, Hf, Pt 및 Al을 포함한다. 캡핑층에 적절할 수 있는 금속 산화물의 예는 TiOX, HfOX, ZrOX, GeOX, CeOX을 포함한다. 캡핑층은 임의의 적절할 두께를 가질 수 있다. 캡핑층(105)의 적절한 두께는 20 Å 내지 100 Å의 범위일 수 있다. 일부 실시형태에서, RRAM 유전체(105)는 30 Å 내지 70 Å 범위, 예컨대 50 Å의 두께를 가진 캡핑층(219)을 포함한다.
상부 전극(104)의 벌크 조성은 Al, Ti, Ta, Au, Pt, W, Ni, Ir, 또는 Cu 등의 전도성 금속일 수 있다. 상부 전극(104)은 금속 질화물일 수도 있다. 한편, 상부 전극(104)과 하부 전극(106)은 상이한 금속으로 이루어진 복수층으로서 제공될 수도 있다. 상부 전극(104)의 적절한 두께는 75 Å 내지 150 Å의 범위, 예컨대 100 Å일 수 있다.
도 3 내지 도 8은 집적 회로 디바이스(100) 내의 RRAM 셀(103)의 동작을 보여준다. 도 3은 RRAM 셀(103)에의 형성 전압의 인가를 도시한다. 형성 전압은 한번만 인가될 수 있고 집적 회로 디바이스(100)의 제조 공정의 일부로 간주될 수 있다. 도 3에 도시하는 바와 같이, 형성 전압은, 소스 라인(101)이 접지에 접속되고 트랜지스터(113)가 개방 상태로 유지되는 동안 비트 라인(102)에 인가되는 높은 포지티브 전압 펄스일 수 있다. 형성 전압은 도 4에 도시하는 바와 같이 필라멘트 구조(130)가 RRAM 유전체(105) 내에 형성되게 한다. 필라멘트 구조(130)는 상부 전극(104)과 하부 전극(106) 사이에 브릿지를 형성하여 RRAM 셀(103)을 저저항 상태(LRS)로 둔다. 필라멘트 구조(130)는 RRAM 유전체(105)의 벌크를 구성하는 산화물의 환원 생성물로 구성될 수 있다.
도 5는 RRAM 셀(103)에 대한 리셋 동작을 도시한다. 리셋은 역펄스에 의해 달성되는데, 이것은 비트 라인(102)이 접지되고 트랜지스터(113)가 개방 상태로 유지되는 동안 포지티브 전압 펄스를 소스 라인(101)에 인가함으로써 생성될 수 있다. 도 6에 도시하는 바와 같이, 리셋 동작은 필라멘트 구조(130)의 일부를 파괴함으로써, 필라멘트 구조(130)가 더 이상 상부 전극(104)과 하부 전극(106) 사이에 브릿지를 형성하지 못한다. 리셋 동작은 RRAM 셀(103)의 저항을 크게 증가시키고 RRAM 셀(103)을 고저항 상태(HRS)로 둔다.
도 7은 RRAM 셀(103)에 대한 세트 동작을 도시한다. 세트 동작은 더 낮은 전압 펄스를 포함한다는 점을 제외하고는 형성 동작과 유사할 수 있다. 도 8에 도시하는 바와 같이, 더 낮은 전압 펄스는 리셋 동작에 의해 파괴되었던 필라멘트 구조(130)의 부분을 복원하고 RRAM 셀(103)을 LRS로 되돌린다. 세트 및 리셋 동작은 집적 회로 디바이스(100)의 동작 수명에 걸쳐 여러 번 수행될 수 있다.
도 2를 참조하면, 일부 실시형태에서, RRAM 셀(103)은 필라멘트 구조(130)가 RRAM 셀(103)의 주변부(126)로부터 안쪽으로 형성되는 식으로 구성된다. 필라멘트 구조(130)는 주변부(126)로부터 충분히 안쪽으로 형성되어, 집적 회로(100)를 형성하기 위한 처리 중에 도입될 수 있는 RRAM 유전체(105)의 주변부(126)에서의 임의의 손상 또는 오염이 필라멘트 구조(130)에 영향을 미치지 않는다. 일부 실시형태에서, RRAM 셀(103)의 구조는 필라멘트 구조(130)가 주변부(126)과의 20 Å의 간격 내에서 형성되는 것을 방지함으로써, 주변부(126)과 연관된 손상 또는 오염이 필라멘트 구조(130)에 영향을 주지 않는다. 이러한 목적에 맞는 RRAM 셀(103)의 구조는, RRAM 셀(103)의 제2 부분(121), 즉 유전체층(123)의 상단부에 있는 부분이, 바깥쪽으로 흐르는 전류에 대한 저항이 주변부(126) 부근에서의 필라멘트 구조(130)의 형성을 막는 정도로, 얇은 것이다. 이러한 목적에 맞는 다른 구조는, 제한되는 것은 아니지만, 상부 전극(104)과 하부 전극(106) 사이의 거리를, 주변부(126)의 안쪽 지점에서보다 주변부(126) 부근에서 더 크게 하는 것을 포함한다. 이러한 구조는 RRAM 층(105)을 퇴적하기 전에 하부 전극(106) 위에 형성되는 여분의 유전체층을 사용하여 달성될 수 있다. 여분의 유전체층은 주변부(126) 부근에 있는 하부 전극(106)의 부분은 덮지만, 주변부(126)로부터 안쪽으로 이격된 하부 전극(106)의 부분은 덮지 않는다.
도 9는 전류 대 전압의 플롯을 갖는 RRAM 셀(103)에 대한 동작을 도시한다. 세트 및 리셋 동작의 히스테리시스 효과 때문에, 플롯은 LRS를 나타내는 상측 전류 곡선(142) 및 HRS를 나타내는 하측 전류 곡선(144)을 갖는 바이모달(bimodal)이다. 판독 전압(145)과 같은 소전압의 인가 시에, 전류 응답은 RRAM 셀(103)이 LRS이면 상측 전류 곡선(142)을 따르고, RRAM 셀(103)이 HRS이면 하측 전류 곡선(144)을 따른다. RRAM 셀(103)이 HRS인 경우, 전압을 포인트(143)로 상승시키면 하측 전류 곡선(144)으로부터 세트 동작인 상측 전류 곡선(142)으로의 전이가 시작된다. RRAM 셀(103)이 LRS인 경우, 전압을 포인트(141)로 강하시키면 상측 전류 곡선(142)으로부터 하측 전류 곡선(144)으로의 전이가 시작된다. 계면 영역(125)의 특유의 특성은, 판독 전압(145)에서 상측 전류 곡선(142)과 하측 전류 곡선(144) 사이에 큰 간격을 생성하고 그러한 간격이 집적 회로 디바이스(100) 내의 다수의 RRAM 셀(103) 사이에서 지속되는 것을 돕는다.
도 10 내지 도 18 그리고 도 22 내지 도 25는 다양한 제조 단계에 있는 집적 회로 디바이스(100)를 도시한다. 도 10 내지 도 18 그리고 도 22 내지 도 25는 일련의 동작과 관련하여 설명되지만, 동작 순서는 경우에 따라 변경될 수도 있고 이러한 일련의 동작이 도시된 것 이외의 구조에 적용될 수 있음을 이해해야 할 것이다. 일부 실시형태에서는 이들 동작 중 일부가 전체적으로 또는 부분적으로 생략될 수도 있다.
도 10은 금속배선층(118A)의 형성 이후의 BEOL(back-end-of-line) 처리 단계에서의 집적 회로 디바이스(100)를 도시한다. 금속배선층(118A)은 M3층이지만, 한편으로는 M4층일 수도 또는 기타 다른 금속배선층(118)일 수도 있다. 금속배선층(118A)은 기판(114A) 위에 형성되는데, 기판(114A)은 기판(114)과, 금속배선층(118A) 이전에 형성된 임의의 추가 금속배선층(118)을 더한 것을 나타낸다. 이 처리 단계에서, 기판(114)은 반도체 웨이퍼의 부분일 수 있다. 반도체 웨이퍼는 임의의 적절한 직경, 예컨대 1인치(25 mm); 2인치(51 mm); 3인치(76 mm); 4인치(100 mm); 5인치(130 mm) 또는 125 mm(4.9 인치); 150 mm(5.9인치, 대개 "6인치"라고 함); 200 mm(7.9인치, 대개 "8인치"라고 함); 300 mm(11.8인치, 대개 "12인치"라고 함); 또는 450 mm(17.7인치, 대개 "18인치"라고 함)을 가질 수 있다. 이후 처리 단계에서, 웨이퍼는 개별 집적 회로 디바이스(100)에 대응하는 개별 다이로 개별화될 수 있다.
도 11에 도시하는 바와 같이, 유전체층(123)이 금속배선층(118A) 위에 형성된 다음 유전체층(123)을 패터닝하기 위한 마스크(150)가 형성된다. 일부 실시형태에 있어서, 유전체층(123)은 SiC이다. 마스크(150)는 포토리소그래피를 사용하여 형성될 수 있다. 리소그래피를 사용하여 형성된 마스크는 포토레지스트 마스크일 수 있지만 포토레지스트 마스크를 사용하여 패터닝된 질화물 하드 마스크와 같은 하드 마스크일 수도 있다.
도 12는 유전체층(123)에 개구부(151)를 형성하기 위해 마스크(150)를 사용한 다음에 박리해 없앤 후의 집적 회로 디바이스(100)를 도시한다. 개구부(151)는 마스크(150)에 의해 노출되어 버린 유전체층(123)의 영역을 에칭함으로써 형성된다. 개구부(151)는 금속배선층(118A) 내의 소정의 금속 피처(107)를 노출한다.
도 13은 배리어층(124) 및 하부 전극(106)의 제1 부분의 퇴적 후의 집적 회로 디바이스(100)를 도시한다. 금속 피처(107)는 구리일 수 있고, 하부 전극(106)은 구리 확산으로부터 보호되는 재료일 수 있다. 따라서, 배리어층(124)은 확산 배리어층일 수 있다. 확산 배리어층은 예컨대 TiN일 수 있다.
도 14는 유전체층(123)에서 개구부(151)(도 12 참조) 외측에 있는 하부 전극(106)의 부분을 제거하는, 화학적 기계 평탄화(CMP) 후의 집적 회로 디바이스(100)를 도시한다. CMP는 일반적으로 하부 전극(106)의 상부 표면(127)을 평탄화하는데, 이 처리 시점에서의 개구부(151)의 충전은 불완전할 수 있다. 또한, 유전체층(123) 위에 얇은 재료층을 포함하도록 하부 전극(106)을 형성하는 것이 바람직하다. 얇은 층은 약 50 Å 내지 200 Å의 범위일 수 있다. 이러한 이유로 도 15에 도시하는 바와 같이 하부 전극(106)의 추가 두께가 퇴적될 수 있다. 하부 전극(106)의 상부 표면(127)의 균일성은 첫번째 퇴적과 비교해 이 제2 퇴적 후에 더 높다.
도 16은 제2 CMP 동작의 결과를 보여준다. 제2 CMP는 하부 전극(106)은 리세싱하지만 유전체층(123)에 비아를 형성하는 제1 부분(122)과 유전체층(123)의 상단부 상에 위치하는 제2 부분(121)은 남겨둔다. 일부 실시형태에서, 처리는 RRAM 셀(103) 간에 일관성을 증진시키는 화학 및 물리적으로 균일한 상부 표면(127)을 생성한다. 유전체층(123)의 상단부에 제2 부분(121)을 남기면 이러한 일관성을 향상시킬 수 있다. 일관성이 향상되는 한가지 방법은, 하부 전극(106)의 재료에 인접하고 하부 전극(106)의 재료와는 상이한 마모율을 가진 배리어층(124)의 재료와 같은 재료로, 기하학적인 불균일성을 초래할 수 있는 영역(153)을 덮는 것이다. 유전체층(123)의 상단부에 제2 부분(121)을 남겨서 일관성의 향상을 촉진시킬 수 있는 또 다른 방법은, 불균일하게 에칭되거나 오염물의 저장소가 될 수 있는 영역(153) 내의 계면을 제2 부분(121)으로 덮는 것이다.
도 16은 잔류물(154)이 하부 전극(106)의 상부 표면(127) 상에 남겨지는 것을 과장하여 도시하고 있다. 잔류물(154)은 하부 전극(106)을 형성하는 재료의 산화 생성물을 포함한다. 이 잔류물(154)은 또한 하부 전극(106)의 개개의 입자(160)를 볼 수 있는 해상도로 상부 표면(127)을 개략적으로 나타내는 도 19에서도 보여진다.
도 17 및 도 20은 예컨대 불화수소산(HF)을 사용한 습식 에칭에 의해 잔류물(154)을 제거한 결과를 도시한다. 습식 에칭은 잔류물(154)을 제거하는 데에는 효과적이지만, 도 20에 도시하는 바와 같이, 습식 에칭 화학물이 입자들(160) 사이의 경계를 따라 하부 전극(106)을 우선적으로 공격하여, 습식 에칭이 상부 표면(127)의 거칠기를 상승시키게 된다. 이 처리 단계에서의 습식 에칭을 통해 잔류물(154)을 제거하는 이점이, RRAM 셀(103)의 어레이에 있어서 균일성 및 LRS와 HRS 간의 분리에 관한 전반적인 효과의 관점에 있어서, 전술한 단점보다 중요하다고 판명되었다.
도 18 및 도 21은 습식 에칭 후에 그리고 상부 표면(127) 상에 임의의 유효한 산화물을 형성하기 전에 이온 충격을 사용하여 상부 표면(127)을 평탄화한 결과를 도시한다. 이온 충격은 상부 표면(127)에 근접한 영역(125)에서 하부 전극(106)의 재구성을 유발하여, 하부 전극(106)의 벌크에 비해 해당 영역에서 밀도를 더 상승시킨다. 재구성은 개개 입자(160)를 재성형하는 것과 입자들(160) 사이의 간극의 양을 감소시키는 것을 포함할 수 있다. 이온 충격은 또한 상부 표면(127)을 평탄화하여, 습식 에칭 이전의 거칠기보다도 낮게 거칠기를 감소시킨다. 습식 에칭은 표면(127)의 거칠기를 상승시키는 경향이 있다. 따라서, 습식 에칭전(예컨대, 도 19), 하부 전극(106)의 개개 입자(160) 위에 잔류물이 존재할 수 있다. 습식 에칭후(예컨대, 도 20), 입자(160)의 상부 표면(127)의 거칠기(Ra)는 약 5 nm 내지 약 8 nm의 범위일 수 있다. 이온 충격후(예를 들어, 도 21), 입자(160)의 표면(127)의 거칠기는 2 nm 이하, 예컨대 1.5 nm의 거칠기(Ra)로 감소할 수 있다.
도 22는 하부 전극(106) 위에 RRAM 유전체(105), 상부 전극(104), 및 RRAM 셀 패터닝 마스크(162)를 형성한 후의 집적 회로 디바이스(100)를 도시한다. 일부 실시형태에서, RRAM 유전체(105)는 하부 전극(106) 위에 재료를 퇴적함으로써 형성된다. 이들 층 중 임의의 층의 형성은 상이한 재료로 된 복수의 층을 퇴적하는 것을 수반할 수 있다.
도 23은 마스크(162)를 사용하여 RRAM 셀(103)을 패터닝한 다음 마스크(162)를 박리한 후의 집적 회로 디바이스(100)를 도시한다. 그런 다음, 도 24에 도시하는 바와 같은 스페이서(163)가 RRAM 셀(103)의 주변부에 형성될 수 있다. 스페이서(163)는 임의의 적합한 재료일 수도 또는 재료들의 조합일 수도 있다. 예를 들어, 스페이서(163)는 실리콘 질화물일 수 있다.
도 25는 유전체층(164, 165 및 166)의 형성 후의 집적 회로 디바이스(100)를 도시한다. 유전체층(164)은 실리콘 탄화물층일 수 있다. 유전체층(165)은 실리콘 이산화물층일 수도 있고, 테트라에틸 오르토실리케이트(TEOS)로부터 유도된 실리콘 이산화물층일 수도 있다. 층(166)은 초 로우-k 유전체일 수 있다. 유전체층(164, 165 및 166)은 다마신 또는 이중 다마신 공정에서 패터닝되어 도 2에 도시하는 구조를 형성할 수 있다.
도 26은 본 지침의 일부 양태에 따른 방법(200)의 흐름도이다. 방법(200)은 집적 회로 디바이스(100)를 형성하는데 이용될 수 있다. 방법(200)은 금속배선층(118) 위에 유전체층(123)을 형성하는 단계 201에서 시작된다. 이 순서로, RRAM 셀(103)이 ILD층(117) 내에 형성될 것이다. 그러나, RRAM 셀(103)은 집적 회로 디바이스(100) 내의 다른 곳에 형성될 수도 있다. 금속배선층(118)은 M3층, M4층, 또는 BEOL(back-end-of-line) 처리 동안 기판(100) 위에 형성된 임의의 다른 금속배선층(118)일 수 있다. 유전체층(123)은 예컨대 SiC일 수 있다.
방법(200)은 예컨대 도 12에서 도시한 바와 같이 유전체층(123)을 선택적으로 에칭하여 개구부(151)를 형성하는 단계 203에서 계속된다. 선택적 에칭은 에칭 패턴을 규정하는 마스크(150)를 형성하는 것에서 시작될 수 있다. 마스크(150)는 포토레지스트를 퇴적하고, 원하는 패터닝에 따라 포토레지스트의 일부를 선택적으로 노출하며, 포토레지스트를 현상하여 마스크(150)를 형성하는 것과 같은, 표준 포토리소그래피 방법을 사용하여 형성될 수 있다. 에칭은 플라즈마 에칭일 수도 있다. 에칭 후에, 마스크(150)는 박리된다.
방법(200)은 배리어층(124)을 퇴적하는 단계 205에서 계속된다. 배리어층(124)은 금속배선층(118A) 내의 노출된 금속 피처(107)를 덮는다. 이 단계는 선택적이지만, 금속 피처(107)가 구리이거나 달리 하부 전극(106)의 재료와 직접 접촉하기에 부적절한 실시형태의 경우 바람직하다. 배리어층(124)은 예컨대 TaN일 수 있다.
방법(200)은 하부 전극(106)의 제1 층을 퇴적하는 단계 207에서 계속된다. 해당 재료는, 예컨대 물리적 기상 증착에 의해 퇴적될 수 있다. 하부 전극(106)에 적합한 임의의 재료가 사용될 수 있다. 해당 재료는 예컨대 TiN일 수 있다. 그 재료는 예컨대 도 13에 도시한 바와 같이, 해당 재료가 퇴적되는 표면의 불균일성 때문에 다소 불균일하게 퇴적될 수도 있다.
방법(200)은 화학적 기계 평탄화(CMP) 단계 209에서 계속된다. CMP는 일반적으로 연마 패드를 사용하여 웨이퍼 표면에 도포되는 화학 반응성 슬러리에 의해 수행된다. 단계 209의 CMP는 배리어층(124)에서 멈출 수 있고, 이 경우 단계 207에서 퇴적된 나머지 재료는 예컨대 도 14에 도시한 바와 같이 배리어층(124) 내의 개구부로 제한될 수 있다.
방법(200)은 하부 전극(106)의 제2 층을 퇴적하는 단계 211에서 계속된다. 해당 재료는 하부 전극(106)의 제1 층을 퇴적하는데 사용된 재료 또는 상이한 재료일 수 있다. 일부 실시형태에서는 재료가 동일하다. 이 제2 퇴적에 의해 생성된 표면은 단계 207의 퇴적에 의해 생성된 표면보다는 균일하지만, 예컨대 도 15에 도시한 바와 같이 여전히 비교적 거칠 수 있다.
방법(200)은 제2 CMP 작업인 단계 213에서 계속된다. 예컨대 도 16에 도시한 바와 같이, 제2 CMP 작업은 배리어층(124) 직전에 정지할 수 있다. 하부 전극(106)의 재료는 1회 퇴적후 1회 CMP 작업으로 퇴적될 수 있는데, 이 공정을 2 단계로 수행하면, 배리어층(124) 내의 개구부를 더욱 양호하게 충전할 수 있고, 배리어층(124)을 덮는 하부 전극(106)의 두께를 보다 양호하게 제어할 수 있는 등의 효과가 있을 수 있다.
예를 들어, 도 16 및 도 19에 도시한 바와 같이, CMP는 하부 전극(106)의 표면 상에 잔류물(154)을 남긴다. 잔류물(154)은 하부 전극(106)을 형성하는 재료의 산화물을 포함한다. 도 16 및 도 19는 표면(127) 상의 산화물의 양을 크게 과장해서 도시한다. 그러나, 이 산화물을 제거하면, 집적 회로 디바이스(100) 내의 RRAM 셀(103)의 어레이 내에서의 LHS 및 RHS 분포 및 분리에 예기치 않은 유익한 영향을 미친다는 것이 밝혀졌다.
방법(200)은 습식 에칭 단계 215에서 계속된다. 일부 실시형태에서, 이 습식 에칭은 불화수소산(HF)을 사용한다. 습식 에칭은 웨이퍼를 HF 용액에 침지하는 것을 수반할 수 있다. 도 17 및 도 20에 도시하는 바와 같이, 예컨대 습식 에칭은 잔류물(154)을 제거한다. 동시에, 습식 에칭은 입자 경계를 따른 하부 전극(106)의 선택적 에칭으로 인해 표면(127)의 거칠기를 상승시킬 수 있다.
방법(200)은 린스 작업 단계 217에서 계속된다. 린스 작업은 탈이온수 린스일 수 있다. 린스 작업은 습식 에칭 작업에 이용된 화학 물질 잔류물을 제거한다.
방법(200)은 이온 충격 단계 219에서 계속된다. 임의의 적절한 이온이 사용될 수 있다. 일부 실시형태에서, 이온은 비활성 가스 이온일 수 있다. 일부 실시형태에서, 이온 충격은 아르곤 이온(Ar+)을 사용한다. 충격은 아르곤 이온이 표면(127)을 평탄화하는 에너지 레벨에서 수행된다. 표면(127)을 평탄화하는 동안, 이온 충격은 또한 표면(127)에 바로 인접한 영역(125)에서 하부 전극(106)의 밀도를 증가시킬 수 있다. 이온 충격은 표면(127)을 2 nm 이하, 예컨대 1.5 nm의 거칠기(Ra)로 평탄화할 수 있다.
이온 충격의 결과는 불화수소산 에칭에 후속하여 이온 충격이 이루어질 때에 개선된다. 이 개선은 표면(127)으로부터의 산화물 제거와 관련될 수 있다. 따라서, 자연 산화물이 표면(127) 상에 형성되기 전에 단계 219를 수행하는 것이 바람직하다. 불화수소산에 의한 에칭은 표면(127)을 패시베이팅하여, 상당할 정도의 자연 산화물이 형성되지 않고서 해당 표면이 제한된 기간 동안 대기에 노출되게 한다. 일부 실시형태에서, 이온 충격은 상당한 자연 산화막의 형성을 피하기 위해 습식 에칭의 1 시간 이내에 수행된다. 일부 실시형태에서, 이온 충격은 습식 에칭 후 10 분 이내에 수행된다.
방법(200)은 표면(127) 위에 RRAM 유전체(105)를 퇴적하는 단계 221에서 계속된다. 일부 실시형태에서, RRAM 유전체(105)는 하부 전극(106)의 표면(127)의 산화 없이 퇴적될 수 있다. RRAM 유전체(105)는 예컨대 물리적 또는 화학적 기상 증착에 의해 형성될 수 있다.
방법(200)은 RRAM 유전체(105) 위에 상부 전극(104)을 퇴적하는 단계 223에서 계속된다. 상부 전극층(104)은 임의의 적절한 전도성 재료 또는 재료들의 조합일 수 있고 임의의 적절한 방법에 의해 형성될 수 있다. 잠재적으로 적합한 재료의 예는 티탄 질화물 또는 탄탈 질화물을 포함한다. 적절한 공정은 물리적 기상 증착일 수 있다.
방법(200)은 RRAM 셀(103)을 규정하기 위해 하부 전극(106), RRAM 유전체(105), 및 상부 전극(104)을 포함할 수 있는 RRAM 셀 스택을 선택적으로 에칭하는 단계 225에서 계속된다. RRAM 셀 스택을 선택적으로 에칭하는 단계는 예컨대 도 22에 도시한 바와 같이 상부 전극(104) 위에 마스크(162)를 형성하는 단계를 포함할 수 있다. 마스크(162)는 포토레지스트 마스크 및/또는 포토리소그래피로 형성된 하드 마스크일 수 있다. 에칭은 플라즈마 에칭을 포함할 수도 있다. 유전체층(123)은 에칭 정지부를 제공할 수 있다. 예를 들어, 도 23에 도시한 바와 같이 에칭이 완료된 후에 마스크(162)는 제거될 수 있다.
방법(200)은 예컨대 도 24에 도시한 바와 같이 RAMS 셀(103)의 측면 상에 스페이서(163)를 형성하는 단계 227에서 계속된다. 스페이서(163)는 임의의 적절한 재료로 제조될 수 있으며 임의의 적합한 방법에 의해 형성될 수 있다. 적절한 재료는 예컨대 실리콘 질화물(SiN)일 수 있다. 적절한 공정은 RRAM 셀(103) 위에 SiN을 퇴적하는 것과, 스페이서(163)가 형성된 SiN을 제외하고 SiN을 제거하기 위한 플라즈마 에칭을 포함할 수 있다.
방법(200)은 예컨대 도 25에 도시한 바와 같이 하나 이상의 추가 유전체층을 퇴적하여 RRAM 셀(103)을 캡슐화하고 절연시키는 단계 229에서 계속된다. 유전체층은 예컨대 실리콘 탄화물 유전체층(164), 실리콘 이산화물 유전체층(165), 및 초 로우-k 유전체층(166)을 포함할 수 있다. 이들 층은 임의의 적절한 방법에 의해 형성될 수 있다. 예를 들어, 실리콘 이산화물 유전체층(165)은 테트라에틸 오르토실리케이트(TEOS)를 퇴적함으로써 형성될 수 있다.
방법(200)은 RRAM 셀(103)의 상부 컨택을 형성하는 단계 231에서 계속된다. 단계 231은 상부 전극(104)을 노출하기 위해 유전체층(164, 165 및 166)을 통과해 개구부를 형성하고 해당 개구부를 전도성 재료로 충전하여 비아(120)를 생성하는 것을 포함한다. 단계 231은 RRAM 셀(103)을 포함하는 ILD층(117)을 완성하는 것을 포함할 수 있다. 단계 231은 또한 RRAM 셀(103) 위에 있는 금속배선층(118)을 형성하는 것도 포함할 수 있다. 단계 231은 도 2에 도시한 바와 같은 구조를 생성하기 위한 이중 다마신 공정의 다마신을 포함할 수 있다.
방법(200)은 RRAM 유전체(105)를 형성하기 전에 수행되는 하부 전극(106)의 표면(127) 처리를 포함한다. 이러한 표면 처리는 습식 에칭 및 이온 충격을 포함한다. 습식 에칭은 불화수소산 등과 같은 산성 용액을 사용할 수 있다. 이온 충격은 아르곤 이온 등의 중이온을 사용할 수 있다. 도 27은 이러한 표면 처리가 LRS 및 HRS 범위에 미치는 영향을 보여준다. 수직축은 전류이다. 수평축은 다양한 샘플에 해당한다. 제1 데이터 세트(302) 내의 샘플은 표면 처리 없이 준비된 RRAM 셀(103)에 대한 것이다. 제1 데이터 세트(302) 내의 좌측 값은 9개 샘플 각각에 대한 저저항 상태의 측정치이다. 제1 데이터 세트(302) 내의 우측 값은 이들 9개 샘플 각각에 대한 고저항 상태의 측정치이다. 사각형은 평균치의 1 표준 편차 내에서의 값의 범위를 나타낸다. 사각형(301)은 데이터 세트(302) 내의 샘플에 대한 LRS 범위를 나타낸다. 사각형(303)은 동일한 샘플에 대한 HRS 범위를 나타낸다.
제1 데이터 세트(302)가 기준선을 제공한다. 제2 데이터 세트(305)는 습식 에칭을 적용한 결과를 보여준다. 습식 에칭은 사각형(304 및 306)이 나타내는 바와 같이 LRS 및 HRS 범위 분리를 개선하지만, HRS 범위는 다소 크게 유지된다. 제3 데이터 세트(308)는 습식 에칭 없이 이온 충격을 가한 결과를 나타낸다. 사각형(307 및 309)이 나타내는 바와 같이, 제3 데이터 세트(307)는 기준선과 비교하여, LRS 및 HRS 범위, 폭 및 분리에 있어서 중간 정도의 개선을 보여준다. 제4 데이터 세트(311)는 두가지 표면 처리를 모두 포함하는 본 발명에 따른 공정의 결과를 나타낸다. 사각형(310 및 312)이 나타내는 같이, 제3 데이터 세트(31)는 임의의 다른 데이터 세트와 비교하여, LRS 및 HRS 범위, 폭 및 분리에 있어서 상당한 개선을 보여준다.
저저항 상태에 대한 평균치보다 1 표준 편차 낮은 전류와 고저항 상태에 대한 평균치보다 1 표준 편차 높은 전류 간의 비율을 취하면, 제1 데이터 세트(302)의 경우 약 13, 제2 데이터 세트(305)의 경우 약 120, 제3 데이터 세트(308)의 경우 약 38, 그리고 제4 데이터 세트(311)의 경우 약 250의 고저항 대 저저항 비율을 보인다. 두가지 표면 처리를 이용해서 얻어진 디바이스만이 표준 측정 전압에서 200보다 높은 고저항 상태 대 저저항 상태 비율을 나타낸다.
본 지침의 일부 양태는 기판 위에 형성된 RRAM 셀을 갖는 집적 회로 디바이스에 관한 것이다. RRAM 셀은 상부 전극, RRAM 유전체층, 및 상기 RRAM 유전체층과 계면을 형성하는 표면을 갖는 하부 전극을 포함한다. 일부 실시형태에서는, 하부 전극의 산화물이 상기 표면에서 하부 전극에 실질적으로 없다. 일부 실시형태에서, 하부 전극은, 상기 하부 전극의 벌크 영역에 비해 상기 표면에 인접한 영역에서 밀도가 더 높다. 일부 실시형태에서, 상기 표면은 2 nm 이하의 거칠기(Ra)를 갖는다. 상기 표면은 이들 특성을 모두 가질 수 있다. RRAM 유전체층과 계면을 형성하는 표면에 이들 특성을 갖는 하부 전극은 양호하게 분리되며 좁은 LRS 및 HRS 범위를 제공한다.
본 지침의 일부 양태는 기판 위에 형성된 RRAM 셀을 갖는 집적 회로 디바이스에 관한 것이다. RRAM 셀은 상부 전극, RRAM 유전체층, 및 상기 RRAM 유전체층과 계면을 형성하는 표면을 갖는 하부 전극을 포함한다. 상기 표면은 산화물이 존재하는 표면을 생성하도록 상기 하부 전극을 화학적 기계 평탄화하는 것, 상기 산화물을 제거하기 위한 습식 에칭, 및 상기 표면을 평탄화하기 위한 이온 충격을 포함하는 공정의 결과(product)이다. 이들 공정은 하부 전극의 산화물이 표면에 실질적으로 존재하지 않게 할 수 있고, 하부 전극은, 하부 전극의 벌크 영역에 비해 표면에 인접한 영역에서 밀도가 더 높을 수 있으며, 표면은 2 nm 이하의 거칠기를 가질 수 있다.
일부 실시형태에서, 하부 전극의 제1 부분은 유전체층 내의 비아를 형성하고, 하부 전극의 제2 부분은 비아의 정상부에 있고, 표면은 제2 부분 상에 있다. 일부 실시형태에서, 하부 전극의 제1 부분은 유전체층 내의 비아를 형성하고, 하부 전극의 제2 부분은 비아보다 더 넓으며, 표면은 제2 부분 상에 있다. 이들 실시형태는 유전체층과 하부 전극 사이의 계면이 표면으로부터 리세싱된 구조를 가지므로, 표면의 균일성을 향상시킬 수 있다.
본 지침의 일부 양태는 집적 회로 디바이스를 제조하는 방법에 관한 것이다. 본 방법은, 반도체 기판을 제공하는 단계와, 상기 반도체 기판 위에 금속배선층을 형성하는 단계와, 금속배선층 위에 전도성 재료로 이루어진 하부 전극을 형성하는 단계와, 하부 전극의 상부 표면에 대해 화학적 기계 평탄화(CMP)를 수행하고, CMP 이후에, CMP 작업으로부터 남아 있는 산화물 또는 잔류물을 제거하기 위해 습식 에칭을 수행하는 단계와, 습식 에칭에 의해 세정된 표면에 대해 이온 충격을 수행하는 단계와, 이온 충격으로 평탄화된 표면 상에 금속 산화물층을 형성하는 단계와, 금속 산화물층 위에 전도성 재료로 이루어진 상부 전극을 형성하는 단계를 포함한다. 본 방법에 따라 생성된 집적 회로 디바이스 내의 RRAM 셀 어레이는 양호하게 분리된 좁은 LRS 및 HRS 범위를 갖는 것을 특징으로 한다.
일부 실시형태에서, CMP는 상부 표면 상에 산화물을 남기고, 습식 에칭이 상기 산화물을 제거한다. 일부 실시형태에서는, 습식 에칭에 의해 처리된 표면 상에 자연 산화물이 형성되기 전에 이온 충격이 행해진다. 일부 실시형태에서, CMP에 의해 표면은 제1 거칠기를 갖고, 습식 에칭에 의해 상기 표면은 상기 제1 거칠기보다 큰 제2 거칠기를 갖는다. 일부 실시형태에서는, 이온 충격에 의해 상기 상부 표면은 상기 제2 거칠기보다 낮은 제3 거칠기를 갖는다. 이들 실시형태는 불화수소산이 표면 거칠기를 현저히 증가시킨다 할지라도 아르곤 이온 충격 이전에 불화수소산 에칭으로 표면으로부터 산화물을 제거하는 것이 예기치 않게 우수한 결과를 생성한다는 발견을 반영한다.
일부 실시형태에서, RRAM 셀의 금속 산화물층은 하부 전극 위에 금속 산화물을 퇴적함으로써 형성된다. 금속 산화물층을 형성하는 이러한 접근법이 금속 산화물층이 하부 전극의 상부의 급속 열 산화와 같은 대안적인 방법에 의해 형성되는 경우에 바뀔 수도 있는 표면의 품질을 보존한다.
일부 실시형태에서, 상기 방법은 상기 기판 위에 유전체층을 형성하는 단계와, 상기 유전체층에 개구부를 선택적으로 형성하는 단계를 더 포함한다. 이들 실시형태 중 일부에 있어서, 하부 전극을 형성하는 단계는 유전체층의 개구부 중 하나에 그리고 유전체층 위에 전도성 재료를 퇴적하는 단계를 포함하고, 그 결과 하부 전극이 상기 개구부 위에서 금속 산화물층과 계면을 형성하게 된다. 이들 실시형태 중 일부에 있어서, 하부 전극을 형성하는 단계는 유전체층의 개구부 내에 또 개구부 위에 재료를 퇴적하는 단계를 포함한다. 추가 처리 후에, 유전체층은 RRAM 셀의 가장자리부에 정렬된 가장자리부를 가지며, RRAM 셀의 가장자리부에 정렬되는 유전체층의 가장자리부는 개구부 외부에 있다. 일부 실시형태에서, 유전체층의 개구부는 최대 폭을 가지며, RRAM 셀 내의 RRAM 유전체층은 개구부의 최대 폭보다 큰 폭을 갖는다.
본 지침의 일부 양태는, 반도체 기판을 제공하는 단계와, 상기 반도체 기판 위에, 유전체 구조 내에 복수의 금속 피처를 포함하는 BEOL(back-end-of-line) 인터커넥트 구조를 형성하는 단계와, 상기 BEOL 인터커넥트 구조의 금속 피처 위에 전도성 재료의 하부 전극을 형성하는 단계로서, 상기 하부 전극의 상부 표면은 제1 표면 거칠기를 갖는, 상기 하부 전극 형성 단계와, 평탄화된 상부 표면을 제공하기 위해 상기 하부 전극의 상부 표면에 대해 화학적 기계 평탄화(CMP)를 수행하는 단계로서, 상기 평탄화된 상부 표면은 상기 제1 표면 거칠기보다 낮은 제2 표면 거칠기를 갖고, 상기 평탄화된 상부 표면 상에 산화물이 형성되는 것인, 상기 CMP 수행 단계와, 상기 상화물을 제거하기 위해 습식 에칭을 수행하여 상기 하부 전극의 전도성 재료의 상부 표면을 노출시키는 단계로서, 상기 전도성 재료의 노출된 상부 표면은 상기 제2 표면 거칠기보다 큰 제3 표면 거칠기를 갖는, 상기 상부 표면 노출 단계와, 상기 하부 전극의 전도성 재료의 노출된 상부 표면에 대해 이온 충격을 수행하여, 상기 제3 표면 거칠기를 제4 표면 거칠기로 감소시키는 단계를 포함하는 방법에 관한 것이다.
본 지침의 일부 양태는 기판 위에 형성된 RRAM 셀을 갖는 집적 회로 디바이스에 관한 것이다. RRAM 셀은 상부 전극, RRAM 유전체층, 및 하부 전극층을 포함한다. 하부 전극의 벌크는 제1 금속이다. RRAM 유전체층의 벌크는 금속 산화물이다. 금속 산화물은 상기 제1 금속과는 상이한 금속의 산화물이다. 하부 전극과 RRAM 유전체층은 상기 제1 금속이 상기 금속 산화물과 접촉하는 계면을 갖는다.
본 지침의 일부 양태는 기판 위에 형성된 RRAM 셀을 갖는 집적 회로 디바이스에 관한 것이다. RRAM 셀은 상부 전극, RRAM 유전체층, 및 하부 전극층을 포함한다. 하부 전극과 RRAM 유전체층은 계면을 갖는다. 하부 전극을 형성하는 재료는 하부 전극의 벌크 영역에 비해 상기 표면에 인접한 영역에서 밀도가 더 높다.
이상은 당업자가 본 개시내용의 양태를 더 잘 이해할 수 있도록 여러 실시형태의 특징을 개관한 것이다. 당업자라면 동일한 목적을 달성하기 위한 다른 공정 및 구조를 설계 또는 변형하고/하거나 본 명세서에 소개하는 실시형태들의 동일한 효과를 달성하기 위한 기본으로서 본 개시내용을 용이하게 이용할 수 있다고 생각할 것이다. 또한 당업자라면 그러한 등가의 구조가 본 개시내용의 사상 및 범주에서 벗어나지 않는다는 것과, 본 개시내용의 사상 및 범주에서 일탈하는 일없이 다양한 변화, 대체 및 변형이 이루어질 수 있다는 것을 인식할 것이다.
<부기>
1. 집적 회로 디바이스에 있어서,
기판과,
상기 기판 위에 형성되며, 하부 전극, RRAM 유전체층, 및 상부 전극을 포함하는 RRAM 셀을 포함하고,
상기 하부 전극의 벌크는 제1 금속이며,
상기 RRAM 유전체층의 벌크는 금속 산화물이고, 상기 금속 산화물은 상기 제1 금속과는 상이한 금속의 산화물이며,
상기 하부 전극과 상기 RRAM 유전체층은 상기 제1 금속이 상기 금속 산화물과 접촉하는 계면을 갖는, 집적 회로 디바이스.
2. 제1항에 있어서, 상기 하부 전극은, 상기 하부 전극의 벌크 영역에 비해 상기 계면에 인접한 영역에서 밀도가 더 높은, 집적 회로 디바이스.
3. 제1항에 있어서, 상기 제1 금속은 상기 계면에서 2 nm 이하의 거칠기(Ra)를 갖는, 집적 회로 디바이스.
4. 제1항에 있어서,
상기 하부 전극의 제1 부분이 유전체층 내의 비아를 형성하고,
상기 하부 전극의 제2 부분이 상기 비아의 정상부에 있으며,
상기 계면은 상기 제2 부분 위에 있는, 집적 회로 디바이스.
5. 제1항에 있어서,
상기 하부 전극의 제1 부분이 유전체층 내의 비아를 형성하고,
상기 하부 전극의 제2 부분이 상기 비아보다 넓으며,
상기 계면은 상기 제2 부분으로 제조되는, 집적 회로 디바이스.
6. 집적 회로 디바이스에 있어서,
기판과,
상기 기판 위에 형성되며, 하부 전극, RRAM 유전체층, 및 상부 전극을 포함하는 RRAM 셀을 포함하고,
상기 하부 전극과 상기 RRAM 유전체층은 계면을 가지며,
상기 하부 전극을 형성하는 재료는, 상기 하부 전극으로부터 상기 하부 전극의 계면에 의해 이격되어 있는 벌크 영역에 비해 상기 계면에 인접한 영역에서 밀도가 더 높은, 집적 회로 디바이스.
7. 제6항에 있어서,
상기 하부 전극를 형성하는 재료는 제1 금속이고,
상기 RRAM 유전체층의 벌크는 금속 산화물이고, 상기 금속 산화물은 상기 제1 금속과는 상이한 금속의 산화물인, 집적 회로 디바이스.
8. 제7항에 있어서, 상기 제1 금속과 상기 금속 산화물은 상기 계면에서 직접 접촉하는, 집적 회로 디바이스.
9. 제6항에 있어서,
상기 하부 전극은 상기 계면에 표면을 가지며,
상기 표면은 2 nm 이하의 거칠기(Ra)를 갖는, 집적 회로 디바이스
10. 제6항에 있어서,
상기 하부 전극의 제1 부분이 유전체층 내의 비아를 형성하고,
상기 하부 전극의 제2 부분이 상기 비아의 정상부에 있으며,
상기 계면은 상기 제2 부분 상에 있는, 집적 회로 디바이스.
11. 제10항에 있어서, 상기 계면은 상기 비아보다 더 넓은, 집적 회로 디바이스.
12. 방법에 있어서,
반도체 기판을 제공하는 단계와,
상기 반도체 기판 위에 금속배선층을 형성하는 단계와,
상기 금속배선층 위에 전도성 재료의 하부 전극을 형성하는 단계와,
상기 하부 전극의 상부 표면에 대해 화학적 기계 평탄화(CMP)를 수행하는 단계와,
상기 CMP 후에, 상기 상부 표면으로부터 산화물 또는 잔류물을 제거하기 위해 습식 에칭을 수행하는 단계와,
상기 습식 에칭 후에, 상기 상부 표면에 대해 이온 충격을 수행하는 단계와,
상기 이온 충격 후에, 상기 하부 전극 상에 금속 산화물층을 형성하는 단계와,
상기 금속 산화물층 위에 전도성 재료의 상부 전극을 형성하는 단계를 포함하는, 방법.
13. 제12항에 있어서, 상기 CMP는 상기 상부 표면 상에 산화물을 남기고, 상기 습식 에칭은 상기 산화물을 제거하는, 방법.
14. 제12항에 있어서, 상기 이온 충격은, 상기 습식 에칭에 의해 처리된 표면 상에 자연 산화물이 형성되기 전에 행해지는, 방법.
15. 제12항에 있어서,
상기 CMP에 의해 상기 상부 표면은 제1 거칠기를 갖고,
상기 습식 에칭에 의해 상기 상부 표면은 상기 제1 거칠기보다 큰 제2 거칠기를 갖는, 방법.
16. 제15항에 있어서,
상기 이온 충격에 의해 상기 상부 표면은 상기 제2 거칠기보다 낮은 제3 거칠기를 갖는, 방법.
17. 제12항에 있어서, 상기 하부 전극 상에 금속 산화물층을 형성하는 단계는 상기 하부 전극 위에 상기 금속 산화물층을 퇴적하는 단계를 포함하는, 방법.
18. 제12항에 있어서,
상기 반도체 기판 위에 유전체층을 형성하는 단계와,
상기 유전체층에 선택적으로 개구부를 형성하는 단계를 더 포함하고,
상기 하부 전극을 형성하는 단계는 상기 유전체층의 개구부 중 하나에 그리고 상기 유전체층 위에 전도성 재료를 퇴적하는 단계를 포함하며,
상기 하부 전극은 상기 개구부 위에서 상기 금속 산화물층과 계면을 형성하는, 방법.
19. 제12항에 있어서,
상기 반도체 기판 위에 유전체층을 형성하는 단계와,
상기 하부 전극, 상기 유전체층, 및 상기 상부 전극을 패터닝하여, 가장자리부를 갖는 RRAM 셀을 형성하는 단계를 더 포함하고,
상기 하부 전극을 형성하는 단계는 상기 유전체층의 개구부 내에 그리고 개구부 위에 전도성 재료를 퇴적하는 단계를 포함하며,
상기 유전체층은 상기 RRAM 셀의 가장자리부에 정렬되는 가장자리부를 갖고,
상기 RRAM 셀의 가장자리부에 정렬되는 상기 유전체층의 가장자리부는 상기 개구부 외부에 있는, 방법.
20. 제12항에 있어서,
상기 반도체 기판 위에 개구부를 갖는 유전체층을 형성하는 단계와,
상기 하부 전극, 상기 유전체층, 및 상기 상부 전극을 패터닝하여, 상기 개구부 위에 RRAM 셀을 형성하는 단계를 더 포함하고,
상기 하부 전극을 형성하는 단계는 상기 개구부 내에 전도성 재료를 퇴적하는 단계를 포함하며,
상기 개구부는 최대 폭을 갖고,
상기 RRAM 셀 내의 유전체층은 상기 개구부의 최대 폭보다 큰 폭을 갖는, 방법.

Claims (10)

  1. 집적 회로 디바이스에 있어서,
    기판과,
    상기 기판 위에 형성되며, 하부 전극, RRAM 유전체층, 및 상부 전극을 포함하는 RRAM 셀
    을 포함하고,
    상기 하부 전극의 벌크는 제1 금속이며,
    상기 RRAM 유전체층의 벌크는 금속 산화물이고, 상기 금속 산화물은 상기 제1 금속과는 상이한 금속의 산화물이며,
    상기 하부 전극과 상기 RRAM 유전체층은 상기 제1 금속이 상기 금속 산화물과 접촉하는 계면을 갖는, 집적 회로 디바이스.
  2. 제1항에 있어서, 상기 하부 전극은, 상기 하부 전극의 벌크 영역에 비해 상기 계면에 인접한 영역에서 밀도가 더 높은, 집적 회로 디바이스.
  3. 제1항에 있어서, 상기 제1 금속은 상기 계면에서 2 nm 이하의 거칠기(Ra)를 갖는, 집적 회로 디바이스.
  4. 제1항에 있어서,
    상기 하부 전극의 제1 부분이 유전체층 내의 비아를 형성하고,
    상기 하부 전극의 제2 부분이 상기 비아의 정상부에 있으며,
    상기 계면은 상기 제2 부분 위에 있는, 집적 회로 디바이스.
  5. 제1항에 있어서,
    상기 하부 전극의 제1 부분이 유전체층 내의 비아를 형성하고,
    상기 하부 전극의 제2 부분이 상기 비아보다 넓으며,
    상기 계면은 상기 제2 부분으로 제조되는, 집적 회로 디바이스.
  6. 집적 회로 디바이스에 있어서,
    기판과,
    상기 기판 위에 형성되며, 하부 전극, RRAM 유전체층, 및 상부 전극을 포함하는 RRAM 셀
    을 포함하고,
    상기 하부 전극과 상기 RRAM 유전체층은 계면을 가지며,
    상기 하부 전극을 형성하는 재료는, 상기 하부 전극으로부터 상기 하부 전극의 계면에 의해 이격되어 있는 벌크 영역에 비해 상기 계면에 인접한 영역에서 밀도가 더 높은, 집적 회로 디바이스.
  7. 방법에 있어서,
    반도체 기판을 제공하는 단계와,
    상기 반도체 기판 위에 금속배선층을 형성하는 단계와,
    상기 금속배선층 위에 전도성 재료의 하부 전극을 형성하는 단계와,
    상기 하부 전극의 상부 표면에 대해 화학적 기계 평탄화(CMP)를 수행하는 단계와,
    상기 CMP 후에, 상기 상부 표면으로부터 산화물 또는 잔류물을 제거하기 위해 습식 에칭을 수행하는 단계와,
    상기 습식 에칭 후에, 상기 상부 표면에 대해 이온 충격을 수행하는 단계와,
    상기 이온 충격 후에, 상기 하부 전극 상에 금속 산화물층을 형성하는 단계와,
    상기 금속 산화물층 위에 전도성 재료의 상부 전극을 형성하는 단계
    를 포함하는, 방법.
  8. 제7항에 있어서,
    상기 반도체 기판 위에 유전체층을 형성하는 단계와,
    상기 유전체층에 선택적으로 개구부를 형성하는 단계를 더 포함하고,
    상기 하부 전극을 형성하는 단계는 상기 유전체층의 개구부 중 하나에 그리고 상기 유전체층 위에 전도성 재료를 퇴적하는 단계를 포함하며,
    상기 하부 전극은 상기 개구부 위에서 상기 금속 산화물층과 계면을 형성하는, 방법.
  9. 제7항에 있어서,
    상기 반도체 기판 위에 유전체층을 형성하는 단계와,
    상기 하부 전극, 상기 유전체층, 및 상기 상부 전극을 패터닝하여, 가장자리부를 갖는 RRAM 셀을 형성하는 단계를 더 포함하고,
    상기 하부 전극을 형성하는 단계는 상기 유전체층의 개구부 내에 그리고 상기 개구부 위에 전도성 재료를 퇴적하는 단계를 포함하며,
    상기 유전체층은 상기 RRAM 셀의 가장자리부에 정렬되는 가장자리부를 갖고,
    상기 RRAM 셀의 가장자리부에 정렬되는 상기 유전체층의 가장자리부는 상기 개구부 외부에 있는, 방법.
  10. 제7항에 있어서,
    상기 반도체 기판 위에 개구부를 갖는 유전체층을 형성하는 단계와,
    상기 하부 전극, 상기 유전체층, 및 상기 상부 전극을 패터닝하여, 상기 개구부 위에 RRAM 셀을 형성하는 단계를 더 포함하고,
    상기 하부 전극을 형성하는 단계는 상기 개구부 내에 전도성 재료를 퇴적하는 단계를 포함하며,
    상기 개구부는 최대 폭을 갖고,
    상기 RRAM 셀 내의 유전체층은 상기 개구부의 최대 폭보다 큰 폭을 갖는, 방법.
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