CN111106003A - 沟槽顶部圆角化的方法 - Google Patents

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Abstract

本发明提供一种沟槽顶部圆角化的方法，在该衬底上形成一硬掩膜层并用光刻工艺定义出沟槽区域图形；按照沟槽区域图形刻蚀硬掩膜层，衬底上表面为刻蚀停止层；沿硬掩膜层的侧壁刻蚀衬底，形成该衬底深区域的沟槽；将衬底上的所述硬掩膜层采用湿法刻蚀去除至留下一薄层为止；对沟槽顶部进行圆角化工艺；对沟槽进行牺牲氧化，将沟槽顶部进一步圆角化；在沟槽侧壁生长栅氧层，之后沉积多晶硅填充所述沟槽，本发明在湿法去除硬掩膜层的过程中，将硬掩膜层留下一薄层，由于湿法的各向异性导致沟槽顶部的位置边缘是没有氧化层保护的，此时使用圆角化工艺，顶部区域没有氧化层保护的地方会被圆角化，因此可以达到沟槽顶部圆角化的效果。

Description

沟槽顶部圆角化的方法
技术领域
本发明涉及半导体制造领域，特别是涉及一种沟槽顶部圆角化的方法。
背景技术
现有技术中的沟槽顶部圆角化工艺有两种，一种是在沟槽刻蚀形成之后，使用湿法刻蚀将硬掩膜层TEOS(正硅酸乙酯)向后推一定距离(pll back)，然后使用圆角化技术(rounding)将沟槽顶部圆角化，然后再去除硬掩膜，达到沟槽顶部圆角化的效果；另一种是在沟槽形成之后，使用湿法刻蚀硬掩膜层TEOS(正硅酸乙酯)向后推一定距离(pll back)，然后使用950℃的H2退火，然后再去除硬掩膜层，达到沟槽顶部圆角化的效果。
参考J.Kim,T.M.Roh,S.-G.Kim,D.W.Lee,J.G.Koo,and K.-I.Cho,"A NovelProcess Technique for Fabricating High Reliable Trench DMOSFETs using Self-Align Technique and Hydrogen Annealing”,Proceedings of the ISPSD2001 pp.139-142,2001，以及S.-G.Kim,T.M.Roh,J.Kim,I.Y.Park,J.W.Lee,J.G.Koo,I.-H.20Bae,andK.I.Cho,"Behavior of trench surface by H2 annealing for reliable trench gateoxide,"J.Cryst.Growth,vol.255,pp.123-129,July,2003，或者S.G.km,et al.,TrenchCorner Rounding Technology Using Hydrogen Annealing for Highly ReliableTrench DMOSFETs,ISPSD'2000,pp.87,90,2000。
以上两种实现沟槽圆角化的方法工艺复杂，并且实现成本高，因此，需要提出一种新的方法来解决上述问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种沟槽顶部圆角化的方法，用于解决现有技术中实现沟槽圆角化的方法工艺复杂，并且成本高的问题。
为实现上述目的及其他相关目的，本发明提供一种沟槽顶部圆角化的方法，该方法至少包括以下步骤：
步骤一、提供一衬底，在该衬底上形成一硬掩膜层并用光刻工艺定义出沟槽区域图形；
步骤二、按照定义出的沟槽区域图形刻蚀所述硬掩膜层，所述衬底上表面为刻蚀停止层；
步骤三、沿所述硬掩膜层的侧壁刻蚀所述衬底，形成该衬底深区域的沟槽；
步骤四、将所述衬底上的所述硬掩膜层采用湿法刻蚀去除至留下一薄层为止；
步骤五、对所述沟槽顶部进行圆角化工艺；
步骤六、对所述沟槽进行牺牲氧化，将所述沟槽顶部进一步圆角化；
步骤七、在所述沟槽侧壁生长栅氧层，之后沉积多晶硅填充所述沟槽。
优选地，步骤一中的所述衬底为N型外延层硅片。
优选地，步骤一中的所述硬掩膜层材料为正硅酸乙酯。
优选地，步骤一中用光刻胶定义出沟槽区域的方法为：在所述衬底上悬涂一层光刻胶；接着利用掩膜板进行曝光和显影，之后形成位于所述衬底上的光刻胶图形。
优选地，步骤二中刻蚀所述硬掩膜层的方法为干法刻蚀。
优选地，步骤二中对所述硬掩膜层刻蚀完成后去除剩余光刻胶。
优选地，步骤三中采用干法刻蚀所述衬底。
优选地，步骤四中留下一薄层所述硬掩膜层的厚度约为300埃。
优选地，步骤七中在所述沟槽侧壁生成栅氧层的同时，所述衬底上表面也生长有栅氧层；沉积多晶硅填充沟槽后，所述衬底上表面的栅氧层上也沉积有多晶硅。
如上所述，本发明的沟槽顶部圆角化的方法，具有以下有益效果：本发明在湿法去除硬掩膜层的过程中，将硬掩膜层留下约为300A的薄薄一层，由于湿法的各向异性导致沟槽顶部的位置边缘是没有氧化层保护的，此时使用圆角化工艺，顶部区域没有氧化层保护的地方会被圆角化，因此可以达到沟槽顶部圆角化的效果。
附图说明
图1显示为本发明的一种沟槽顶部圆角化的方法流程示意图；
图2显示为本发明中在该衬底上形成一硬掩膜层并用光刻工艺定义出沟槽区域图形的结构示意图；
图3显示为本发明的沟槽顶部圆角化的方法中形成衬底深区域沟槽的结构示意图；
图4显示为本发明的沟槽顶部圆角化的方法中去除硬掩膜层至留下一薄层的结构示意图；
图5a显示为本发明中将沟槽顶部圆角化的结构示意图；
图5b显示为图5a的电子显微镜图；
图6a显示为本发明中对沟槽进行牺牲氧化，将沟槽顶部进一步圆角化的结构示意图；
图6b显示为图6a的电子显微镜图；
图7a显示为本发明中在沟槽中形成栅氧层和多晶硅层的结构示意图；
图7b显示为本发明中在沟槽中形成栅氧层和多晶硅层的电子显微镜图。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图7b。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
步骤一、提供一衬底，在该衬底上形成一硬掩膜层并用光刻工艺定义出沟槽区域图形。如图2所示，本发明进一步地，步骤一中的所述衬底3为N型外延层硅片。本发明更进一步地，步骤一中的所述硬掩膜层(hard mask)2的材料为正硅酸乙酯(TEOS)。本实施例中步骤一中用光刻工艺定义出沟槽区域01的方法为：在所述衬底3上悬涂一层光刻胶1；接着利用掩膜板进行曝光和显影，之后形成位于所述衬底3上的光刻胶1图形。如图2所示，图2显示为本发明中在该衬底上形成一硬掩膜层并用光刻工艺定义出沟槽区域图形的结构示意图。图2中所形成的光刻胶图形即为步骤一中利用光刻定义出的沟槽区域图形。
步骤二、按照定义出的沟槽区域图形刻蚀所述硬掩膜层，所述衬底上表面为刻蚀停止层。本发明进一步地，步骤二中刻蚀所述硬掩膜层2的方法为干法刻蚀。该步骤中利用干法刻蚀工艺沿所述沟槽区域刻蚀所述硬掩膜层2，直到将所述衬底的上表面暴露出来为止。本发明更进一步地，步骤二中对所述硬掩膜层2刻蚀完成后去除剩余光刻胶，即将步骤一中形成的光刻胶图形去除。
步骤三、沿所述硬掩膜层的侧壁刻蚀所述衬底，形成该衬底深区域的沟槽。如图3所示，图3显示为本发明的沟槽顶部圆角化的方法中形成衬底深区域沟槽的结构示意图。该步骤中沿着步骤二中的所述硬掩膜层2的侧壁继续刻蚀所述衬底3，本发明进一步地，该步骤中刻蚀所述衬底3的方法为干法刻蚀。
步骤四、将所述衬底3上的所述硬掩膜层2采用湿法刻蚀去除至留下一薄层为止，如图4所示，图4显示为本发明的沟槽顶部圆角化的方法中去除硬掩膜层至留下一薄层的结构示意图。本发明进一步地，步骤四中留下一薄层所述硬掩膜层2的厚度约为300埃。该步骤去除所述硬掩膜层2的方法为湿法去除，因此，在去除所述硬掩膜至留下一薄层的过程中，如图4所示，所述沟槽顶部的边缘裸露在外，没有被硬掩膜层保护。以利于后续沟槽顶部的圆角化。
步骤五、对所述沟槽顶部进行圆角化工艺。如图5a所示，图5a显示为本发明中将沟槽顶部圆角化的结构示意图。该步骤中所述沟槽顶部由于没有被所述硬掩膜层保护，在进行沟槽圆角化工艺中，所述整个沟槽被圆角化，包括所述沟槽顶部没有被所述硬掩膜层保护的边缘。参见图5b，图5b显示为图5a的电子显微镜图。图5b中，所述沟槽底部被圆角化，同时所述沟槽顶部亦被圆角化。
步骤六、对所述沟槽进行牺牲氧化，将所述沟槽顶部进一步圆角化。如图6a所示，图6a显示为本发明的一种沟槽顶部圆角化的方法中进一步圆角化沟槽顶部的结构示意图。该步骤中为了将所述沟槽顶部进一步圆角化，因此对所述沟槽侧壁及顶部进行牺牲氧化，氧化后在步骤五的基础上，所述沟槽的顶部实现了进一步地圆角化。参见图6b，图6b显示为图6a的电子显微镜图。
步骤七、在所述沟槽侧壁生长栅氧层，之后沉积多晶硅填充所述沟槽。如图7a所示，图7a显示为本发明的一种沟槽顶部圆角化的方法中在沟槽中形成栅氧层和多晶硅层的结构示意图。进一步地，步骤七中在所述沟槽侧壁生成栅氧层的同时，所述衬底上表面也生长有栅氧层；沉积多晶硅填充沟槽后，所述衬底上表面的栅氧层上也沉积有多晶硅。亦即，如图7a中，在所述衬底上形成的沟槽表面生长栅氧化层4，之后在所述栅氧化层4上沉积多晶硅5，所述多晶硅填充在所述沟槽中，同时所述衬底上表面的所述栅氧化层上也沉积有所述多晶硅5。
参见图7b，图7b显示为图7a的电子显微镜图，即图7b中的电子显微镜显示了覆盖有所述栅氧化层的沟槽中填充了多晶硅，所述沟槽顶部的圆角化程度在采用本发明的方法后其效果更佳。
综上所述，本发明在湿法去除硬掩膜层的过程中，将硬掩膜层留下约为300A的薄薄一层，由于湿法的各向异性导致沟槽顶部的位置边缘是没有氧化层保护的，此时使用圆角化工艺，顶部区域没有氧化层保护的地方会被圆角化，因此可以达到沟槽顶部圆角化的效果。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (9)

1.一种沟槽顶部圆角化的方法，其特征在于，该方法至少包括以下步骤：
步骤一、提供一衬底，在该衬底上形成一硬掩膜层并用光刻工艺定义出沟槽区域图形；
步骤二、按照定义出的沟槽区域图形刻蚀所述硬掩膜层，所述衬底上表面为刻蚀停止层；
步骤三、沿所述硬掩膜层的侧壁刻蚀所述衬底，形成该衬底深区域的沟槽；
步骤四、将所述衬底上的所述硬掩膜层采用湿法刻蚀去除至留下一薄层为止；
步骤五、对所述沟槽顶部进行圆角化工艺；
步骤六、对所述沟槽进行牺牲氧化，将所述沟槽顶部进一步圆角化；
步骤七、在所述沟槽侧壁生长栅氧层，之后沉积多晶硅填充所述沟槽。
2.根据权利要求1所述的沟槽顶部圆角化的方法，其特征在于：步骤一中的所述衬底为N型外延层硅片。
3.根据权利要求1所述的沟槽顶部圆角化的方法，其特征在于：步骤一中的所述硬掩膜层材料为正硅酸乙酯。
4.根据权利要求1所述的沟槽顶部圆角化的方法，其特征在于：步骤一中用光刻工艺定义出沟槽区域的方法为：在所述衬底上悬涂一层光刻胶；接着利用掩膜板进行曝光和显影，之后形成位于所述衬底上的光刻胶图形。
5.根据权利要求1所述的沟槽顶部圆角化的方法，其特征在于：步骤二中刻蚀所述硬掩膜层的方法为干法刻蚀。
6.根据权利要求1所述的沟槽顶部圆角化的方法，其特征在于：步骤二中对所述硬掩膜层刻蚀完成后去除剩余光刻胶。
7.根据权利要求1所述的沟槽顶部圆角化的方法，其特征在于：步骤三中采用干法刻蚀所述衬底。
8.根据权利要求1所述的沟槽顶部圆角化的方法，其特征在于：步骤四中留下一薄层所述硬掩膜层的厚度约为300埃。
9.根据权利要求1所述的沟槽顶部圆角化的方法，其特征在于：步骤七中在所述沟槽侧壁生成栅氧层的同时，所述衬底上表面也生长有栅氧层；沉积多晶硅填充沟槽后，所述衬底上表面的栅氧层上也沉积有多晶硅。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5434447A (en) * 1990-05-28 1995-07-18 Kabushiki Kaisha Toshiba Semiconductor device having a trench for device isolation and method of fabricating the same
JP2000277488A (ja) * 1999-03-23 2000-10-06 Fuji Electric Co Ltd 半導体装置の製造方法
CN104576340A (zh) * 2013-10-16 2015-04-29 上海华虹宏力半导体制造有限公司 深沟槽顶部圆角的形成方法
CN105225940A (zh) * 2015-09-22 2016-01-06 上海华虹宏力半导体制造有限公司 沟槽工艺方法
CN109411404A (zh) * 2018-10-31 2019-03-01 武汉新芯集成电路制造有限公司 浅沟槽隔离结构及其制造方法和半导体器件

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5434447A (en) * 1990-05-28 1995-07-18 Kabushiki Kaisha Toshiba Semiconductor device having a trench for device isolation and method of fabricating the same
JP2000277488A (ja) * 1999-03-23 2000-10-06 Fuji Electric Co Ltd 半導体装置の製造方法
CN104576340A (zh) * 2013-10-16 2015-04-29 上海华虹宏力半导体制造有限公司 深沟槽顶部圆角的形成方法
CN105225940A (zh) * 2015-09-22 2016-01-06 上海华虹宏力半导体制造有限公司 沟槽工艺方法
CN109411404A (zh) * 2018-10-31 2019-03-01 武汉新芯集成电路制造有限公司 浅沟槽隔离结构及其制造方法和半导体器件

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