CN111048134A - 操作电阻式存储器装置的方法 - Google Patents

操作电阻式存储器装置的方法 Download PDF

Info

Publication number
CN111048134A
CN111048134A CN201910426834.1A CN201910426834A CN111048134A CN 111048134 A CN111048134 A CN 111048134A CN 201910426834 A CN201910426834 A CN 201910426834A CN 111048134 A CN111048134 A CN 111048134A
Authority
CN
China
Prior art keywords
post
memory cell
write
write pulse
resistance state
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201910426834.1A
Other languages
English (en)
Inventor
李广宇
鲁汉彬
沈揆理
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1020180121190A external-priority patent/KR102669148B1/ko
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN111048134A publication Critical patent/CN111048134A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5678—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using amorphous/crystalline phase transition storage elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0033—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0038—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0061—Timing circuits or methods
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H10B63/24—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes of the Ovonic threshold switching type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5685—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using storage elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0026—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0092—Write characterized by the shape, e.g. form, length, amplitude of the write pulse
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/76—Array using an access device for each cell which being not a transistor and not a diode

Landscapes

  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)

Abstract

公开一种操作电阻式存储器装置的方法。一种用于增大读取裕度的操作电阻式存储器装置的方法包括：将写入脉冲施加到存储器单元，使得存储器单元被编程到目标电阻状态；以及将写入后脉冲施加到存储器单元，以增大处于目标电阻状态的存储器单元的电阻，其中，写入后脉冲作为具有至少n个阶梯电压电平的单个脉冲被施加，n是等于或大于2的整数，并且写入后脉冲的第n阶梯电压电平被设置为低于由写入后脉冲的第(n‑1)阶梯电压电平改变的目标电阻状态的最小阈值电压电平。

Description

操作电阻式存储器装置的方法
本申请要求于2018年10月11日提交到韩国知识产权局的第10-2018-0121190号韩国专利申请的权益，所述韩国专利申请的公开通过引用完整地包含于此。
技术领域
本发明构思的示例实施例涉及一种非易失性存储器装置，更具体地讲，涉及一种操作电阻式存储器装置的方法，其中，写入后脉冲(post-write pulse)在复位方向写入操作(reset-directional write operation)中被施加，以增大电阻式存储器装置的读取裕度。
背景技术
电阻式存储器装置(诸如，相变随机存取存储器(PRAM)、电阻式RAM(RRAM)和磁性RAM(MRAM))被称为非易失性存储器装置。电阻式存储器装置采用被配置为基于电阻状态的变化来存储数据的可变电阻元件作为存储器单元。可通过将存储器单元布置在多条位线与多条字线之间的交叉处来配置交叉点型(cross-point-type)电阻式存储器装置。电阻式存储器装置可将电压施加到存储器单元的两端并访问存储器单元，并且被访问的存储器单元可基于存储器单元的阈值电阻来存储逻辑“1”(或置位数据(set data)或低电阻状态)或逻辑“0”(或复位数据(reset data)或高电阻状态)。
在存储器单元被编程之后，存储器单元的电阻特性可随着时间流逝而劣化，使得由存储器单元的低电阻状态(置位数据)和高电阻状态(复位数据)导致的阈值电压分布可以以不同的电阻增加率增大和修改。由于置位数据的电阻率的相对大的增加，所以置位数据与复位数据之间的感测裕度或读取裕度可能减小，这可导致读取错误。也就是说，当由低电阻状态导致的阈值电压分布与由高电阻状态导致的阈值电压分布之间的非重叠间隔(例如，读取窗口(或感测窗口))窄时，对存储器单元的读取操作中可能发生读取错误。因此，为了减少电阻式存储器装置中的读取错误并确保电阻式存储器装置的读取裕度，开发一种可增大读取窗口的操作电阻式存储器装置的方法将是有益的。
发明内容
本发明构思的一些示例实施例提供了一种操作电阻式存储器装置的方法，其中，写入后脉冲在复位方向写入操作中被施加，以增大存储器单元的电阻，从而扩展电阻式存储器装置的读取裕度并减少读取错误。
根据本发明构思的一些示例实施例，提供一种操作包括存储器单元的电阻式存储器装置的方法。所述方法包括：将写入脉冲施加到存储器单元，使得存储器单元处于目标电阻状态；以及将写入后脉冲施加到存储器单元，以增大处于目标电阻状态的存储器单元的电阻。写入后脉冲是具有至少n个阶梯电压电平的单个脉冲(n是等于或大于2的整数)。
根据本发明构思的一些示例实施例，提供一种操作包括存储器单元的电阻式存储器装置的方法。所述方法包括：将写入脉冲施加到存储器单元，使得存储器单元处于目标电阻状态；以及将至少n个写入后脉冲施加到存储器单元，以增大处于目标电阻状态的存储器单元的电阻(n是等于或大于2的整数)。
根据本发明构思的一些示例实施例，提供一种电阻式存储器装置，包括：存储器单元阵列，包括存储器单元；写入电路，被配置为将存储器单元编程到目标电阻状态；以及控制电路，被配置为控制写入脉冲和写入后脉冲被施加到存储器单元，其中，写入后脉冲跟随写入脉冲。响应于写入脉冲，存储器单元被编程到目标电阻状态，并且响应于写入后脉冲，处于目标电阻状态的存储器单元的电阻增大。
附图说明
根据以下结合附图进行的详细描述，将更清楚地理解本发明构思的示例实施例，其中：
图1是根据一些示例实施例的存储器系统的框图；
图2是根据一些示例实施例的包括在图1的存储器系统中的存储器装置的框图；
图3是根据一些示例实施例的图2的存储器单元阵列的电路图；
图4是根据一些示例实施例的图3的存储器单元的剖面结构的示图；
图5是示出根据一些示例实施例的施加到图4的存储器单元的写入电流的曲线图；
图6是示出根据一些示例实施例的图4的存储器单元的选择元件的电压-电流(V-I)特性的曲线图；
图7A至图7C是示出根据一些示例实施例的当图4的存储器单元是单层单元(SLC)时存储器单元的特性的曲线图；
图8是示出根据一些示例实施例的当图4的存储器单元是多层单元(MLC)时存储器单元相对于电阻的分布的曲线图；
图9是根据一些示例实施例的操作存储器装置的方法的示图；
图10A至图10D是示出根据一些示例实施例的图9的写入后脉冲的曲线图；
图11A至图11D是示出根据一些其他示例实施例的图9的写入后脉冲的修改示例的曲线图；
图12是根据一些示例实施例的写入存储器装置的方法的流程图；
图13是用于说明根据一些示例实施例的操作存储器装置的方法的示图；
图14A至图14D是示出根据一些示例实施例的图13的写入后脉冲的曲线图；
图15A至图15D是示出根据一些其他示例实施例的图13的写入后脉冲的修改示例的曲线图；
图16是根据一些示例实施例的写入存储器装置的方法的流程图；
图17是根据一些示例实施例的存储器装置的写入/读取电路的电路图；
图18是采用根据一些示例实施例的存储器装置的存储器系统的配置的框图；
图19是应用根据一些示例实施例的存储器装置的系统的框图。
具体实施方式
图1是根据一些示例实施例的存储器系统1的框图。
参照图1，存储器系统1可包括存储器控制器5和存储器装置10。存储器装置10可包括存储器单元阵列11、写入/读取电路12和控制电路13。
响应于来自主机HOST的读取请求/写入请求，存储器控制器5可控制存储器装置10以读取存储在存储器装置10中的数据和/或将数据写入存储器装置10。存储器控制器5可向存储器装置10提供地址ADDR、命令CMD和控制信号CTRL，并控制对存储器装置10的编程(或写入)操作和读取操作。此外，用于编程操作的写入数据DATA和用于读取操作的读取数据DATA可在存储器控制器5与存储器装置10之间收发。
尽管没有在图1中示出，但是存储器控制器5可包括随机存取存储器(RAM)、处理单元、主机接口、存储器接口、只读存储器(ROM)和/或非易失性存储器。RAM可用作处理单元的操作存储器，并且处理单元可控制存储器控制器5的操作。例如，存储器控制器5的处理单元可被实现为微处理器(MP)或中央处理器(CPU)，MP或CPU被配置为执行操作系统和/或软件程序并执行特定的计算和/或任务。主机接口可包括被配置为执行主机HOST与存储器控制器5之间的数据交换的协议。例如，存储器控制器5可被配置为通过各种接口协议(诸如，通用串行总线(USB)、主机通信(MMC)、外围组件互连快速(PCI-E)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、小型计算机系统接口(SCSI)、增强型小型装置接口(ESDI)和集成驱动电子设备(IDE))中的至少一种与主机HOST通信。
存储器单元阵列11可包括分别设置在多条第一信号线与多条第二信号线交叉的区域处的多个存储器单元。在一些示例实施例中，多条第一信号线可以是多条位线，多条第二信号线可以是多条字线。在一些其他示例实施例中，多条第一信号线可以是多条字线，多条第二信号线可以是多条位线。
在一些示例实施例中，多个存储器单元可包括电阻型存储器单元或电阻式存储器单元，其中，电阻型存储器单元或电阻式存储器单元包括具有可变电阻的可变电阻元件。例如，当可变电阻元件包括电阻随温度而变化的相变材料(例如，锗(Ge)-锑(Sb)-碲(Te)，GST)时，存储器装置10可以是相变RAM(PRAM)。在一些其他示例实施例中，当每个可变电阻元件中包括上电极、下电极和位于上电极与下电极之间的过渡金属氧化物时，存储器装置10可以是电阻式RAM(RRAM)。在一些其他示例实施例中，当每个可变电阻元件包括上磁性电极、下磁性电极和位于上磁性电极与下磁性电极之间的介电材料时，存储器装置10可以是磁性RAM(MRAM)。
写入/读取电路12可对存储器单元编程并读取编程的存储器单元。写入/读取电路12可将存储器单元编程到2m个电阻状态(m是大于0的整数)中的任何一个，并且读取编程的存储器单元。根据一些示例实施例，写入/读取电路12可将存储器单元编程到2m个电阻状态(m是大于0的整数)之中的具有相对高的电阻级别(resistance level)的目标电阻状态，并且读取编程的存储器单元。写入/读取电路12可使用写入脉冲和写入后脉冲执行将存储器单元编程到目标电阻状态的编程操作，并且使用读取电压执行读取编程的存储器单元的读取操作。
在编程操作中，控制电路13可控制写入脉冲被施加到存储器单元，并且控制跟随写入脉冲的写入后脉冲被施加到存储器单元。存储器单元可响应于写入脉冲而切换到目标电阻状态，并且处于目标电阻状态的存储器单元的电阻可响应于写入后脉冲而增大。根据一些示例实施例，控制电路13可控制将写入后脉冲提供为具有至少n个阶梯电压电平(n是等于或大于2的整数)的单个脉冲，并且控制至少n个阶梯电压电平中的每个以预定幅度(期望幅度、特定幅度)增大。根据一些其他示例实施例，控制电路13可控制将写入后脉冲提供为至少n个多脉冲，并且控制至少n个多脉冲中的每个的电压电平以预定幅度(期望幅度、特定幅度)增大。
存储器装置10的写入/读取电路12和/或控制电路13可使用硬件或硬件与软件的组合来实现。写入/读取电路12和/或控制电路13的硬件可使用处理电路(诸如但不限于一个或多个处理器、一个或多个中央处理器(CPU)、一个或多个控制器、一个或多个算术逻辑单元(ALU)、一个或多个数字信号处理器(DSP)、一个或多个微型计算机、一个或多个现场可编程门阵列(FPGA)、一个或多个片上系统(SoC)、一个或多个可编程逻辑单元(PLU)、一个或多个微处理器、一个或多个专用集成电路(ASIC)或能够以限定的方式响应和执行指令的任何其他装置)来实现。软件可包括计算机程序、程序代码、指令或它们的一些组合，用于独立地或共同地指示或配置硬件装置根据需要进行操作。计算机程序和/或程序代码可包括能够由一个或多个硬件装置(诸如，上面结合存储器装置10的写入/读取电路12和/或控制电路13提到的硬件装置中的一个或多个)实现的程序或计算机可读指令、软件组件、软件模块、数据文件、数据结构等。
存储器控制器5和存储器装置10可被集成到一个半导体装置中。作为非限制性示例，存储器控制器5和存储器装置10可被集成到一个半导体装置中并构成存储卡。例如，存储器控制器5和存储器装置10可被集成到一个半导体装置中并构成PC卡(例如，个人计算机存储卡国际协会(PCMCIA)卡)、紧凑型闪存(CF)卡、智能媒体卡(SM/SMC)、记忆棒、多媒体卡(MMC)(或小型化MMC(RS-MMC)或微型MMC)、安全数字(SD)卡(或迷你SD或微型SD卡)或通用闪存(UFS)装置。在另一非限制性示例中，存储器控制器5和存储器装置10可被集成到一个半导体装置中并构成固态盘/驱动器(SSD)。
图2是根据一些示例实施例的包括在图1的存储器系统1中的存储器装置10的框图。图3是根据一些示例实施例的图2的存储器单元阵列的电路图。
参照图2，存储器装置10可包括存储器单元阵列11、写入/读取电路12、控制电路13、电压生成器14、行解码器15和列解码器16，写入/读取电路12可包括写入电路121和读取电路122。图2的存储装置10和/或写入/读取电路12的这些部件可被实现为硬件或硬件与软件的组合，包括但不限于上面关于图1的写入/读取电路12和控制电路13讨论的各种示例。
如图3中所示，存储器单元阵列11可包括字线WL1和WL2，字线WL1和WL2可沿第一方向(X方向)延伸，并且可沿垂直于第一方向(X方向)的第二方向(Y方向)彼此间隔开。存储器单元阵列11可包括位线BL1、BL2、BL3和BL4，其中，位线BL1、BL2、BL3和BL4可沿第三方向(Z方向)与字线WL1和WL2间隔开并沿第二方向(Y方向)延伸。存储器单元阵列11可以是二维(2D)存储器。在一些示例实施例中，当存储器单元阵列11具有多层结构时，存储器单元阵列11可以是三维(3D)存储器。
存储器单元MC可分别布置在位线BL1、BL2、BL3和BL4与字线WL1和WL2之间。具体地讲，多个存储器单元MC可布置在位线BL1、BL2、BL3和BL4与字线WL1和WL2之间的多个交点处，并且每个存储器单元MC可包括被配置为选择可变电阻元件R的选择元件SW和被配置为存储信息的可变电阻元件R。选择元件SW可被称为开关元件或接入元件。字线WL的数量、位线BL的数量和/或存储器单元MC的数量可根据各种示例实施例而不同地变化。
存储器单元MC可布置成沿第三方向(Z方向)具有相同的结构。例如，在位于字线WL1与位线BL1之间的存储器单元MC中，选择元件SW可电连接到字线WL1，可变电阻元件R可电连接到位线BL1，并且可变电阻元件R和选择元件SW可串联连接。然而，本发明构思的示例实施例不限于此。根据一些其他的示例实施例，与图3中所示的实施例不同，存储器单元MC中的选择元件SW和可变电阻元件R的位置可交换。例如，在存储器单元MC中，可变电阻元件R可连接到字线WL1，选择元件SW可连接到位线BL1。
在存储器单元阵列11中，选择元件SW可根据施加到字线WL1和WL2以及位线BL1、BL2、BL3和BL4的电压来控制流到可变电阻元件R的电流的流动。选择元件SW可控制电流的流动，使得可变电阻元件R可变为非晶态(高电阻状态)或晶态(低电阻状态)。也就是说，选择元件SW可用作被配置为将可变电阻元件R的状态切换到导通状态和截止状态中的任何一个的存储器的双向阈值开关(OTS)。
可变电阻元件R可包括可在第一状态与第二状态之间可逆地转变的相变材料层。可变电阻元件R不限于此，并且可包括电阻根据所施加的电压而变化的任何可变电阻器。例如，在选择的存储器单元MC中，可变电阻元件R的电阻可根据施加到可变电阻元件R的电压在第一状态与第二状态之间可逆地转变。
根据可变电阻元件R的电阻的变化，存储器单元MC可存储数字信息(诸如，数据“0”或“1”)和从存储器单元MC擦除数字信息。例如，存储器单元MC可在高电阻状态“0”和低电阻状态“1”下写入数据。这里，从高电阻状态“0”到低电阻状态“1”的转变可被称为“置位操作”，并且从低电阻状态“1”到高电阻状态“0”的转变可被称为“复位操作”。根据一些示例实施例的存储器单元MC不限于存储或擦除包括高电阻状态“0”和低电阻状态“1”的数字信息，而是可存储各种电阻状态。
可通过选择字线WL1和WL2与位线BL1、BL2、BL3和BL4来访问任意的存储器单元MC。存储器单元MC可通过在字线WL1和WL2与位线BL1、BL2、BL3和BL4之间施加预定信号(期望信号、特定信号)来进行编程。此外，通过测量经过位线BL1、BL2、BL3和BL4的电流，可根据可变电阻元件R的电阻来读取相应存储器单元MC的数据(例如，编程的数据)。
返回参照图2，写入电路121可连接到选择的位线BL，并可将编程电流提供给选择的存储器单元MC以执行编程操作(例如，写入操作)。因此，写入电路121可将要存储的数据DATA输入到存储器单元阵列11。这里，编程电流可被称为写入电流。
当从存储器控制器5接收到写入命令时，写入电路121可对存储器单元MC执行写入操作。写入电路121可执行沿着存储器单元MC的电阻增大的方向对存储器单元MC进行编程的复位写入操作。在复位写入操作中，写入电路121可使用写入脉冲和写入后脉冲将存储器单元MC编程到目标电阻状态。存储器单元MC可响应于写入脉冲被编程到目标电阻状态，并且处于目标电阻状态的存储器单元MC的电阻可响应于写入后脉冲而增大。此外，写入电路121可执行沿着存储器单元MC的电阻减小的方向对存储器单元MC进行编程的置位写入操作。
读取电路122可连接到选择的位线BL并读取存储在选择的存储器单元MC中的数据DATA。当从存储器控制器5接收到读取命令时，读取电路122可对存储器单元MC执行读取操作。读取电路122可读取每个存储器单元MC的数据，并将读取结果提供给控制电路13。
控制电路13可基于从存储器控制器5接收到的命令CMD、地址ADDR和控制信号CTRL，输出用于将数据DATA写入存储器单元阵列11和/或从存储器单元阵列11读取数据DATA的各种控制信号CTRL_OP和/或CTRL_VOL。控制电路13可将操作控制信号CTRL_OP提供给写入/读取电路12。操作控制信号CTRL_OP可包括写入使能信号WEN、写入控制信号WCS、读取使能信号REN、预充电信号PRE和/或放电信号DIS。此外，控制电路13可将电压控制信号CTRL_VOL提供给电压生成器14。此外，控制电路13可将行地址X_ADDR提供给行解码器15，并可将列地址Y_ADDR提供给列解码器16。
控制电路13可控制存储器单元阵列11的存储器块的所有区域或一些区域的存储器单元MC被编程到目标电阻状态。控制电路13可控制具有单个电压电平的写入脉冲被施加到存储器单元MC。存储器单元MC可响应于写入脉冲而切换到目标电阻状态。
在一些示例实施例中，控制电路13可控制跟随写入脉冲的写入后脉冲被施加到存储器单元MC。在一些示例实施例中，控制电路13可控制将写入后脉冲作为具有至少n个阶梯电压电平的单个脉冲提供给存储器单元MC。处于目标电阻状态的存储器单元MC的电阻可响应于具有至少n个阶梯电压电平的写入后脉冲而增大。
在一些其他示例实施例中，控制电路13可控制跟随写入脉冲的至少n个写入后脉冲被施加到存储器单元MC。处于目标电阻状态的存储器单元MC的电阻可响应于至少n个写入后脉冲而增大。
电压生成器14可基于电压控制信号CTRL_VOL生成各种电压以对存储器单元阵列11执行写入操作和/或读取操作。电压生成器14可生成用于驱动多条字线WL的第一驱动电压VWL和用于驱动多条位线BL的第二驱动电压VBL。
电压生成器14可生成用于在编程操作中控制存储器单元MC的写入电流I的幅度的控制电压VC。电压生成器14可根据电压控制信号CTRL_VOL生成控制电压VC。控制电压VC可作为写入脉冲(参照图9中的WP)和写入后脉冲(参照图9和图13中的P-WP和P-WPS)的类型而被提供。提供给存储器单元MC的写入电流I可根据施加到写入脉冲WP和/或写入后脉冲P-WP和P-WPS的控制电压VC而变化。
行解码器15可通过多条字线WL连接到存储器单元阵列11，并且可响应于从控制电路13接收的行地址X_ADDR而激活多条字线WL中的选择的字线。行解码器15可响应于行地址X_ADDR来控制施加到多条字线WL中的选择的字线的电压和/或控制选择的字线的连接关系。
列解码器16可通过多条位线BL连接到存储器单元阵列11，并且可响应于从控制电路13接收的列地址Y_ADDR而激活多条位线BL中的选择的位线。列解码器16可响应于列地址Y_ADDR来控制施加到多条位线BL中的选择的位线的电压和/或控制选择的位线的连接关系。列解码器16可通过数据线DL连接到写入/读取电路12。
图4是根据一些示例实施例的图3的存储器单元MC的剖面结构的示图。尽管图4示出存储器单元MC的剖面结构是规则四方形结构的情况，但是本发明构思的示例实施例不限于此，并且根据一些其他示例实施例，存储器单元MC的剖面结构可具有各种其他形状。例如，存储器单元MC的剖面结构可具有各种形状(诸如，半圆形、半椭圆形、梯形和/或三角形)。
参照图4，存储器单元MC可存储由于包括高电阻状态和低电阻状态的各种电阻状态之间的电阻变化而产生的数字信息。存储器单元MC可包括选择元件层110、可变电阻元件层120、下电极130、中间电极131和上电极132。下电极130和上电极132可彼此间隔开。下电极130可电连接到第一导线50，上电极132可电连接到第二导线60。第一导线50可形成在基底100上。作为非限制性示例，第一导线50可以是字线(参照图3中的WL1和WL2)中的一条，第二导线60可以是位线(参照图3中的BL1、BL2、BL3和BL4)中的一条。
选择元件层110和可变电阻元件层120可设置在(位于)下电极130与上电极132之间。例如，选择元件层110可形成为(位于)离下电极130比上电极132更邻近(更靠近)。选择元件层110可电连接到下电极130。可变电阻元件层120可设置在(位于)上电极132与选择元件层110之间。可变电阻元件层120可形成为(位于)离上电极132比离下电极130更邻近(更靠近)。可变电阻元件层120可电连接到上电极132。
尽管图4示出选择元件层110比可变电阻元件层120更邻近(更靠近)基底100的情况，但是本发明构思的示例实施例不限于此。根据一些其他示例实施例，与图4中所示的示例实施例不同，可变电阻元件层120可比选择元件层110更邻近(更靠近)基底100。
中间电极131可位于选择元件层110与可变电阻元件层120之间。中间电极131可电连接到选择元件层110和可变电阻元件层120中的每个。存储器单元MC的选择元件SW可对应于选择元件层110、下电极130和中间电极131的组合，存储器单元MC的可变电阻元件R可对应于可变电阻元件层120、上电极132和中间电极131的组合。
下电极130、中间电极131和上电极132中的每个可包括各种金属、金属氧化物和/或金属氮化物。例如，下电极130、中间电极131和上电极132中的每个可包括铝(Al)、铜(Cu)、氮化钛(TiN)、氮化钛铝(TixAlyNz)、铱(Ir)、铂(Pt)、银(Ag)、金(Au)、多晶硅、钨(W)、钛(Ti)、钽(Ta)、氮化钽(TaN)、氮化钨(WN)、镍(Ni)、钴(Co)、铬(Cr)、锑(Sb)、铁(Fe)、钼(Mo)、钯(Pd)、锡(Sn)、锆(Zr)、锌(Zn)、氧化铱(IrO2)和/或锆酸锶(StZrO3)。
可变电阻元件层120可包括电阻根据电场而变化的电阻变化层。作为非限制性示例，根据一些示例实施例，当可变电阻元件层120包括过渡金属氧化物时，存储器装置10可以是RRAM。根据一些其他示例实施例，当可变电阻元件层120包括电阻随温度而变化的相变材料时，存储器装置10可以是PRAM。根据一些其他示例实施例，当可变电阻元件层120包括两个磁性电极和磁性电极之间的介电材料时，存储器装置10可以是MRAM。
例如，可变电阻元件层120可包括电阻状态由于焦耳热而改变的相变材料。可变电阻元件层120可包括锗、锑和碲的混合物(Ge-Sb-Te，GST)。在一些示例实施例中，可变电阻元件层120可包括硫族化物材料，其中，硫族化物材料包含选自硅(Si)、锗(Ge)、锑(Sb)、碲(Te)、铋(Bi)、铟(In)、锡(Sn)和硒(Se)中的至少两种元素。在一些其他示例实施例中，可变电阻元件层120可包括硫族化物材料，其中，硫族化物材料包含选自硼(B)、碳(C)、氮(N)、氧(O)、磷(P)和硫(S)中的至少一种元素的杂质。
例如，选择元件层110可用作包括硫族化物开关材料的双向阈值开关(OTS)。硫族化物开关材料可包括硫族化物材料，其中，硫族化物材料还掺杂有选自氮(N)、氧(O)、磷(P)和硫(S)中的至少一种元素。在一些示例实施例中，硫族化物开关材料可包括砷(As)或硒(Se)，并且还可包括选自硅(Si)、锗(Ge)、锑(Sb)、碲(Te)、硒(Se)、铟(In)和锡(Sn)中的至少两种元素。
可变电阻元件层120的GST材料可在具有相对高的电阻率的非晶态和具有相对低的电阻率的晶态之间被编程。例如，GST材料可通过加热而被编程。加热的幅度和时间长度可确定GST材料是保持在非晶态(高电阻状态)还是保持在晶态(低电阻状态)。高电阻率和低电阻率可分别指示编程值逻辑“0”和逻辑“1”，并且可通过测量GST材料的电阻率来感测。相反，高电阻率和低电阻率可分别指示编程值逻辑“1”和逻辑“0”。
图5是示出根据一些示例实施例的施加到图4的存储器单元MC的写入电流I的曲线图。
参照图5，为了将可变电阻元件层120置于非晶态(高电阻状态或复位状态)，可将高复位写入电流Irst在短时间内施加到存储器单元MC，然后消除高复位写入电流Irst。为了将可变电阻元件层120置于晶态(低电阻状态或置位状态)，可将低于复位写入电流Irst的置位写入电流Iset施加到存储器单元MC，并且可维持所施加的置位写入电流Iset(例如，可将置位写入电流Iset施加到存储器单元MC达到相对长于复位写入电流Irst的时间段)以使可变电阻元件层120结晶然后消除所施加的置位写入电流Iset。根据上述方法，存储器单元MC可被设置为晶态和非晶态中的任何一种。这里，TP1表示可变电阻元件层120的结晶温度，TP2表示可变电阻元件层120的熔点。
图6是示出根据一些示例实施例的图4的存储器单元MC的选择元件SW的电压-电流(V-I)特性的曲线图。
参照图6，存储器单元MC的选择元件SW可被实现为包括硫族化物开关材料的双向阈值开关(OTS)。第一曲线61示出在电流没有被供应给选择元件SW的状态(第一状态)下的V-I关系。这里，选择元件SW可用作具有阈值电压Vt的开关元件，其中，阈值电压Vt具有第一电压电平63。当在电压和电流中的每个均为0的状态下电压逐渐增大时，电流几乎不会流过选择元件SW，直到电压达到具有第一电压电平63的阈值电压Vt。随后，一旦电压超过阈值电压Vt，流过选择元件SW的电流就会迅速增大，并且施加到选择元件SW的电压可减小到饱和电压Vs，其中，饱和电压Vs具有低于第一电压电平63的第二电压电平64。这里，应当注意，数字“63”和“64”是参考字符，而不表示实际电压值。
第二曲线62示出在电流被供应给选择元件SW的状态(第二状态)下的V-I关系。当供应给选择元件SW的电流变得高于第一电流电平66时，施加到选择元件SW的电压可变得稍微高于第二电压电平64。例如，当供应给选择元件SW的电流从第一电流电平66显著增大到第二电流电平67时，施加到选择元件SW的电压可从第二电压电平64稍微增大。也就是说，一旦电流流过选择元件SW，施加到选择元件SW的电压就可基本上保持为饱和电压Vs。如果供应给选择元件SW的电流减小到第一电流电平66或更低，则选择元件SW可再次切换到高电阻状态，并且可有效地阻断电流，直到施加到选择元件SW的电压增大到阈值电压Vt。这里，第一电流电平66可被称为保持电流电平。这里，应当注意，数字“66”和“67”是参考字符，而不表示实际电流值。
图7A至图7C是示出根据一些示例实施例的当图4的存储器单元MC是单层单元(SLC)时存储器单元的特性的曲线图。
图7A示出SLC的理想阈值电压分布，其中，SLC是以1比特编程的存储器单元MC。在图7A中，横坐标表示存储器单元MC的阈值电压Vth，纵坐标表示存储器单元MC的数量。存储器单元MC的可变电阻元件R可具有低电阻状态LRS或高电阻状态HRS。通过向存储器单元MC施加置位写入电流(参照图5中的Iset)将可变电阻元件R从高电阻状态HRS切换到低电阻状态LRS的操作可被称为置位操作或置位写入操作。此外，通过向存储器单元MC施加复位写入电流(参照图5中的Irst)将可变电阻元件R从低电阻状态LRS切换到高电阻状态HRS的操作可被称为复位操作或复位写入操作。
由低电阻状态LRS导致的分布与由高电阻状态HRS导致的分布之间的特定电压可被设置为读取电压Vread。在对存储器单元MC的读取操作中，当读取数据等于或高于读取电压Vread时，读取数据可被确定为处于高电阻状态HRS的复位数据(逻辑“0”)，而当读取数据低于读取电压Vread时，读取数据可被确定为处于低电阻状态LRS的置位数据(逻辑“1”)。
在图7A的理想阈值电压分布中，可看出，基于读取电压Vread，读取窗口Wread相对宽。读取窗口Wread是指由低电阻状态LRS导致的分布与由高电阻状态HRS导致的分布之间的非重叠的阈值电压间隔。当读取窗口Wread宽时，在对存储器单元MC的读取操作中，复位数据(逻辑“0”)和/或置位数据(逻辑“1”)的读取错误的概率可能小。然而，在存储器单元MC被编程之后，存储器单元MC的电阻特性可相对于时间而劣化，如图7B和图7C中所示。
图7B示出应用复位写入电流Irst以复位数据(逻辑“0”)编程的存储器单元的示例性特性。在图7B中，横坐标表示时间，纵坐标表示电阻。最初，目标存储器单元MC的电阻率可表现为使得可变电阻元件R可具有高电阻。然而，在存储器单元MC以复位数据(逻辑“0”)编程之后，存储器单元MC的电阻可相对于时间大大增加。
图7C示出应用置位写入电流Iset以置位数据(逻辑“1”)编程的存储器单元的示例性特性。在图7C中，横坐标表示时间，纵坐标表示电阻。最初，目标存储器单元MC的电阻率可表现为使得可变电阻元件R可具有低电阻。然而，在存储器单元MC以置位数据(逻辑“1”)编程之后，存储器单元MC的电阻可相对于时间稍微增加。
如图7B和图7C中所示，在存储器单元MC被编程之后，随着时间流逝，由低电阻状态LRS和高电阻状态HRS导致的分布可通过改变编程的存储器单元MC的电阻而被修改。因此，由低电阻状态LRS和高电阻状态HRS导致的修改的分布之间的读取窗口Wread可比理想的读取窗口Wread(例如，参照图7A)窄。此外，读取窗口Wread可相对于时间进一步减小。这种读取窗口Wread随时间变窄可指示置位数据(逻辑“1”)与复位数据(逻辑“0”)之间的感测裕度或读取裕度减小。其结果是，复位数据(逻辑“0”)和/或置位数据(逻辑“1”)的感测或读取可变得不确定、缓慢和/或通常不可靠。因此，由于读取窗口Wread的减小，电阻式存储器装置的精度、速度和/或可靠性可劣化。因此，增大低电阻状态LRS与高电阻状态HRS之间的读取窗口Wread，有利于确保存储器单元MC的读取裕度并从而减少读取错误。
图8是示出根据一些示例实施例的当图4的存储器单元MC是多层单元(MLC)时存储器单元MC相对于电阻的分布的曲线图。在图8中，横坐标表示阈值电压Vth，纵坐标表示存储器单元MC的数量。VR1、VR2和VR3是读取电压。
参照图8，当存储器单元MC是以2比特编程的MLC时，存储器单元MC可具有第一电阻状态RS1、第二电阻状态RS2、第三电阻状态RS3和第四电阻状态RS4中的一个电阻状态。然而，本发明构思的示例实施例不限于此，并且在一些其他示例实施例中，多个存储器单元可包括被配置存储3比特数据的三层单元(TLC)。因此，多个存储器单元中的每个可具有八个电阻状态中的一个电阻状态。在一些其他示例实施例中，多个存储器单元可包括其中的每个可存储4比特或更多的数据的存储器单元。
电阻状态RS1、RS2、RS3和RS4中的每个可对应于数据“00”、数据“01”、数据“10”和数据“11”中的任何一个。在一些示例实施例中，数据“11”、数据“01”、数据“00”和数据“10”的电阻级别可按顺序增加。也就是说，第一电阻状态RS1可对应于数据“11”，第二电阻状态RS2可对应于数据“01”，第三电阻状态RS3可对应于数据“00”，第四电阻状态RS4可对应于数据“10”。
与SLC相比，由于MLC在电阻分布之间具有窄的读取窗口，所以由于阈值电压的小变化可能发生读取错误。此外，在MLC被编程之后，当电阻分布之间的读取窗口相对于时间进一步减小时，可发生进一步的读取错误。因此，为了确保MLC的读取裕度并由此减少读取错误，增大第一电阻状态RS1、第二电阻状态RS2、第三电阻状态RS3和第四电阻状态RS4之间的非重叠读取窗口会是有益的。
图9是用于说明根据一些示例实施例的操作存储器装置的方法的示图。
参照图9，当存储器单元(参照图3中的MC)是图7A中所示的SLC时，可执行编程操作，使得由将被编程到存储器单元MC的复位数据导致的目标电阻状态具有高电阻状态HRS。可使用写入脉冲WP和写入后脉冲P-WP来执行对复位数据进行编程的操作。
当写入脉冲WP被提供给存储器单元MC时，复位写入电流(参照图5中的Irst)可被施加到存储器单元MC，因此，存储器单元MC可切换到高电阻状态HRS。在写入脉冲WP之后，写入后脉冲P-WP可被施加到存储器单元MC。根据一些示例实施例，写入后脉冲P-WP可作为具有至少n个阶梯电压电平(n是等于或大于2的整数)的单个脉冲提供。在下文中，将描述具有四个阶梯电压电平(1)、(2)、(3)和(4)的写入后脉冲P-WP。
根据一些示例实施例，写入后脉冲P-WP的四个阶梯电压电平(1)、(2)、(3)和(4)可以以恒定幅度ΔV增大。此外，根据一些示例实施例，写入后脉冲P-WP的四个阶梯电压电平(1)、(2)、(3)和(4)中的每个可具有恒定宽度ΔW。
当写入后脉冲P-WP被施加到存储器单元MC时，存储器单元MC可从由写入脉冲WP导致的高电阻状态HRS改变为第一后高电阻状态HRS1至第四后高电阻状态HRS4中的一个。响应于写入后脉冲P-WP，第一后高电阻状态HRS1至第四后高电阻状态HRS4可沿高电阻状态HRS的电阻增大的方向移动。因此，根据一些示例实施例，由低电阻状态LRS导致的分布与由于写入脉冲WP而由高电阻状态HRS导致的分布之间的读取窗口Wread可扩展到由低电阻状态LRS导致的分布与由于写入后脉冲P-WP而由第四后高电阻状态HRS4导致的分布之间的扩展读取窗口Wread_extend。
图10A至图10D是示出根据一些示例实施例的图9的写入后脉冲P-WP的曲线图。图10A、图10B、图10C和图10D分别具体示出写入后脉冲P-WP的第一阶梯电压电平(1)、第二阶梯电压电平(2)、第三阶梯电压电平(3)和第四阶梯电压电平(4)。
在图10A中，存储器单元(参照图3中的MC)可响应于提供给存储器单元MC的写入脉冲WP而切换到高电阻状态HRS。处于高电阻状态HRS的存储器单元MC可具有等于或高于将存储器单元MC切换到高电阻状态HRS所需的最小阈值电压VHRS的阈值电压。写入后脉冲P-WP的第一阶梯电压电平(1)可被设置为低于高电阻状态HRS的最小阈值电压VHRS的电压电平VSP1。由于提供给存储器单元(参照图3中的MC)的写入后脉冲P-WP的第一阶梯电压电平(1)，存储器单元MC可切换到第一后高电阻状态HRS1。
在图10B中，写入后脉冲P-WP的第二阶梯电压电平(2)可被设置为低于第一后高电阻状态HRS1的最小阈值电压VHRS1的电压电平VSP2。由于提供给存储器单元(参照图3中的MC)的写入后脉冲P-WP的第二阶梯电压电平(2)，存储器单元MC可切换到第二后高电阻状态HRS2。
在图10C中，写入后脉冲P-WP的第三阶梯电压电平(3)可被设置为低于第二后高电阻状态HRS2的最小阈值电压VHRS2的电压电平VSP3。由于提供给存储器单元(参照图3中的MC)的写入后脉冲P-WP的第三阶梯电压电平(3)，存储器单元MC可切换到第三后高电阻状态HRS3。
在图10D中，写入后脉冲P-WP的第四阶梯电压电平(4)可被设置为低于第三后高电阻状态HRS3的最小阈值电压VHRS3的电压电平VSP4。由于提供给存储器单元(参照图3中的MC)的写入后脉冲P-WP的第四阶梯电压电平(4)，存储器单元MC可切换到第四后高电阻状态HRS4。
在图10A至图10D中，写入后脉冲P-WP的第一阶梯电压电平(1)或VSP1可被设置为低于由于前一写入脉冲WP导致的目标电阻状态(例如，高电阻状态HRS)的最小阈值电压VHRS的电平。写入后脉冲P-WP的第n阶梯电压电平可被设置为低于由写入后脉冲P-WP的第(n-1)阶梯电压电平改变的目标电阻状态(例如，第(n-1)后高电阻状态)的最小阈值电压电平。
这里，可将写入后脉冲P-WP的第n阶梯电压电平设置为低于由写入后脉冲P-WP的第(n-1)阶梯电压电平改变的第(n-1)后高电阻状态的最小阈值电压电平，从而可防止存储器单元MC被重新编程为目标电阻状态以外的电阻状态。存储器单元MC可被编程到2m个电阻状态(m是大于0的整数)之中的具有相对高的电阻状态的目标电阻状态。作为非限制性示例，假设存储器单元MC的目标电阻状态是图8的MLC中的第二电阻状态RS2。在这种情况下，当写入后脉冲P-WP的第n阶梯电压电平被设置为高于第(n-1)后高电阻状态的最小阈值电压电平时，存储器单元MC不会被编程到第二电阻状态RS2，而是可被编程到第三电阻状态RS3或第四电阻状态RS4。
图11A至图11D是示出根据一些其他示例实施例的图9的写入后脉冲P-WP的修改示例的曲线图。图11A至图11D示出写入后脉冲P-WP的阶梯电压电平被设置为各种幅度(例如，参照图11A和图11B)和/或宽度(例如，参照图11C和11D)的非限制性示例。
在图11A中，写入后脉冲P-WPa的第一阶梯电压电平(1)、第二阶梯电压电平(2)、第三阶梯电压电平(3)和第四阶梯电压电平(4)可以以不同的幅度增大。假设写入后脉冲P-WPa的第一阶梯电压电平(1)与第二阶梯电压电平(2)之间的差为ΔV1，写入后脉冲P-WPa的第二阶梯电压电平(2)与第三阶梯电压电平(3)之间的差为ΔV2，写入后脉冲P-WPa的第三阶梯电压电平(3)与第四阶梯电压电平(4)之间的差为ΔV3。写入后脉冲P-WPa的第二阶梯电压电平(2)、第三阶梯电压电平(3)和第四阶梯电压电平(4)的增大幅度可被设置为逐渐增大的值(例如，ΔV1<ΔV2<ΔV3)。
在图11B中，写入后脉冲P-WPb的第二阶梯电压电平(2)、第三阶梯电压电平(3)和第四阶梯电压电平(4)的增大幅度可被设置为逐渐减小的值(例如，ΔV1>ΔV2>ΔV3)。
在图11C中，写入后脉冲P-WPc的第一阶梯电压电平(1)、第二阶梯电压电平(2)、第三阶梯电压电平(3)和第四阶梯电压电平(4)的宽度可被设置为各自不同的值。假设写入后脉冲P-WPc的第一阶梯电压电平(1)的宽度为ΔW1，写入后脉冲P-WPc的第二阶梯电压电平(2)的宽度为ΔW2，写入后脉冲P-WPc的第三阶梯电压电平(3)的宽度为ΔW3，写入后脉冲P-WPc的第四阶梯电压电平(4)的宽度为ΔW4。写入后脉冲P-WPc的第一阶梯电压电平(1)、第二阶梯电压电平(2)、第三阶梯电压电平(3)和第四阶梯电压电平(4)的宽度可被设置为逐渐减小的值(例如，ΔW1>ΔW2>ΔW3>ΔW4)。
在图11D中，写入后脉冲P-WPd的第一阶梯电压电平(1)、第二阶梯电压电平(2)、第三阶梯电压电平(3)和第四阶梯电压电平(4)的宽度可被设置为逐渐增大的值(例如，ΔW1<ΔW2<ΔW3<ΔW4)。
根据一些示例实施例，参照图11A至图11D描述的写入后脉冲P-WPa、P-WPb、P-WPc和P-WPd的第一阶梯电压电平(1)、第二阶梯电压电平(2)、第三阶梯电压电平(3)和第四阶梯电压电平(4)的幅度和/或宽度可被可选地组合和/或修改。例如，如参照图11A至图11D所述，写入后脉冲P-WPa、P-WPb、P-WPc和P-WPd中的每个的的第一阶梯电压电平(1)或VSP1可被设置为低于前一写入脉冲WP的目标电阻状态(例如，高电阻状态HRS)的最小阈值电压电平VHRS，写入后脉冲P-WPa、P-WPb、P-WPc和P-WPd中的每个的第n阶梯电压电平可被设置为低于由写入后脉冲P-WPa、P-WPb、P-WPc和P-WPd中的每个的第(n-1)阶梯电压电平改变的目标电阻状态(例如，第(n-1)后高电阻状态)的最小阈值电压电平。因此，可防止存储器单元MC被重新编程到目标电阻状态以外的电阻状态。
图12是根据一些示例实施例的写入存储器装置的方法的流程图。
参照图1、图2、图9和图12，在操作S1210中，存储器装置10可经由存储器控制器5对写入操作的控制来执行写入操作。存储器装置10的控制电路13可控制存储器单元阵列11中的存储器块的所有区域或一些区域的存储器单元MC中的每个被编程到目标电阻状态。目标电阻状态可以是存储器单元MC被编程到的2m个电阻状态(m是大于0的自然数)之中的具有相对高的电阻级别的电阻状态(例如，复位方向电阻状态)。
在操作S1220中，控制电路13可控制具有单个电压电平的写入脉冲WP在写入操作中被施加到存储器单元MC。存储器单元MC可响应于写入脉冲WP而切换到目标电阻状态。
在操作S1230中，控制电路13可控制跟随写入脉冲WP的写入后脉冲P-WP被施加到存储器单元MC。根据一些示例实施例，控制电路13可控制写入后脉冲P-WP作为具有至少n个阶梯电压电平(n是等于或大于2的整数)的单个脉冲被提供给存储器单元MC。根据一些示例实施例，控制电路13可控制至少n个阶梯电压电平的幅度和/或宽度被不同地改变。
在上述写入存储器装置10的方法中，由于写入后脉冲P-WP被施加到存储器单元MC，所以处于目标电阻状态的存储器单元MC的电阻被移动到更高的电阻。因此，存储器装置10可扩展由低电阻状态LRS导致的分布与由写入后脉冲P-WP导致的分布之间的读取窗口Wread_extend，并确保存储器单元MC的读取裕度，从而减少读取错误。
图13是用于说明根据一些示例实施例的操作存储器装置的方法的示图。
参照图13，可使用四个写入后脉冲P-WPS而不使用参照图9所述的具有四个阶梯电压电平(1)、(2)、(3)和(4)的单个写入后脉冲P-WP来执行对复位数据进行编程的操作。尽管图13示出四个写入后脉冲P-WPS，但是本发明构思的示例实施例不限于此，并且根据一些其他示例实施例，可使用各种数量的写入后脉冲P-WPS。
当写入脉冲WP被提供给存储器单元MC时，复位写入电流(参照图5中的Irst)可被施加到存储器单元MC，使得存储器单元MC可切换到高电阻状态HRS。可跟随写入脉冲WP的写入后脉冲P-WPS可被提供给存储器单元MC。写入后脉冲P-WPS可被提供为至少n个多脉冲(n是等于或大于2的整数)。在下文中，将描述写入后脉冲P-WPS包括四个写入后脉冲(a)、(b)、(c)和(d)的非限制性示例。
根据一些示例实施例，写入后脉冲P-WPS的第一写入后脉冲(a)、第二写入后脉冲(b)、第三写入后脉冲(c)和第四写入后脉冲(d)可以以恒定的幅度ΔV增大。此外，根据一些示例实施例，写入后脉冲P-WPS的第一写入后脉冲(a)、第二写入后脉冲(b)、第三写入后脉冲(c)和第四写入后脉冲(d)中的每个可具有恒定的宽度ΔW。
当写入后脉冲P-WPS被施加到存储器单元MC时，存储器单元MC可从由写入脉冲WP导致的高电阻状态HRS改变为第一后高电阻状态HRSa至第四后高电阻状态HRSd中的一个。响应于写入后脉冲P-WPS，第一后高电阻状态HRSa至第四后高电阻状态HRSd可沿高电阻状态HRS的电阻增大的方向移动。因此，由低电阻状态LRS导致的分布与由于写入脉冲WP而由高电阻状态HRS导致的分布之间的读取窗口Wread可扩展到由低电阻状态LRS导致的分布与由于第四写入后脉冲(d)而由第四后高电阻状态HRSd导致的分布之间的扩展读取窗口Wread_extend。
图14A至图14D是示出根据一些示例实施例的图13的写入后脉冲P-WPS的曲线图。图14A至图14D分别具体示出写入后脉冲P-WPS的第一写入后脉冲(a)、第二写入后脉冲(b)、第三写入后脉冲(c)和第四写入后脉冲(d)。
在图14A中，存储器单元(参照图3中的MC)可响应于提供给存储器单元MC的写入脉冲WP而切换到高电阻状态HRS。处于高电阻状态HRS的存储器单元MC可具有等于或高于将存储器单元MC切换到高电阻状态HRS所需的最小阈值电压VHRS的阈值电压。第一写入后脉冲(a)可被设置为具有低于高电阻状态HRS的最小阈值电压VHRS的电压电平VSPa。存储器单元MC可响应于提供给存储器单元(参照图3中的MC)的第一写入后脉冲(a)而切换到第一后高电阻状态HRSa。
在图14B中，第二写入后脉冲(b)可被设置为具有低于第一后高电阻状态HRSa的最小阈值电压VHRSa的电压电平VSPb。存储器单元MC可响应于提供给存储器单元(参照图3中的MC)的第二写入后脉冲(b)而切换到第二后高电阻状态HRSb。
在图14C中，第三写入后脉冲(c)可被设置为具有低于第二后高电阻状态HRSb的最小阈值电压VHRSb的电压电平VSPc。存储器单元MC可响应于提供给存储器单元(参照图3中的MC)的第三写入后脉冲(c)而切换到第三后高电阻状态HRSc。
在图14D中，第四写入后脉冲(d)可被设置为具有低于第三后高电阻状态HRSc的最小阈值电压VHRSc的电压电平VSPd。存储器单元MC可响应于提供给存储器单元(参照图3中的MC)的第四写入后脉冲(d)而切换到第四后高电阻状态HRSd。
在图14A至图14D中，第一写入后脉冲(a)的电压电平VSPa可被设置为低于由于前一写入脉冲WP导致的目标电阻状态(例如，高电阻状态HRS)的最小阈值电压VHRS的电平。第n写入后脉冲的电压电平可被设置为低于由第(n-1)写入后脉冲改变的目标电阻状态(例如，第(n-1)高电阻状态)的最小阈值电压电平。
这里，第n写入后脉冲的电压电平可被设置为低于由第(n-1)写入后脉冲改变的第(n-1)高电阻状态的最小阈值电压电平，从而可防止存储器单元MC被重新编程为目标电阻状态以外的电阻状态。存储器单元MC可被编程到2m个电阻状态(m是大于0的整数)之中的具有相对高的电阻级别的目标电阻状态。作为非限制性示例，假设存储器单元MC的目标电阻状态是图8的MLC中的第二电阻状态RS2。在这种情况下，当第n写入后脉冲的电压电平被设置为高于第(n-1)高电阻状态的最小阈值电压电平时，存储器单元MC不会被编程到第二电阻状态RS2，而是可被编程到第三电阻状态RS3或第四电阻状态RS4。
图15A至15D是示出根据一些其他示例实施例的图13的写入后脉冲P-WPS的修改示例的曲线图。图15A至图15D示出写入后脉冲P-WPS被设置为具有各种幅度(例如，参照图15A和图15B)和/或宽度(例如，参照图15C和图15D)的非限制性示例。
在图15A中，写入后脉冲P-WPSa的第一写入后脉冲(a)、第二写入后脉冲(b)、第三写入后脉冲(c)和第四写入后脉冲(d)可以以不同的幅度增大。假设第一写入后脉冲(a)与第二写入后脉冲(b)之间的电压差为ΔVa，第二写入后脉冲(b)与第三写入后脉冲(c)之间的电压差为ΔVb，第三写入后脉冲(c)与第四写入后脉冲(d)之间的电压差为ΔVc。写入后脉冲P-WPSa的第二写入后脉冲(b)、第三写入后脉冲(c)和第四写入后脉冲(d)的增大幅度可被设置为逐渐增大的值(例如，ΔVa<ΔVb<ΔVc)。
在图15B中，写入后脉冲P-WPSb的第二写入后脉冲(b)、第三写入后脉冲(c)和第四写入后脉冲(d)的增大幅度可被设置为逐渐减小的值(例如，ΔVa>ΔVb>ΔVc)。
在图15C中，写入后脉冲P-WPSc的第一写入后脉冲(a)、第二写入后脉冲(b)、第三写入后脉冲(c)和第四写入后脉冲(d)的宽度可被设置为各自不同的值。假设第一写入后脉冲(a)的宽度为ΔWa，第二写入后脉冲(b)的宽度为ΔWb，第三写入后脉冲(c)的宽度为ΔWc，第四写入后脉冲(d)的宽度为ΔWd。写入后脉冲P-WPSc的第一写入后脉冲(a)、第二写入后脉冲(b)、第三写入后脉冲(c)和第四写入后脉冲(d)的宽度可被设置为逐渐减小的值(例如，ΔWa>ΔWb>ΔWc>ΔWd)。
在图15D中，写入后脉冲P-WPSd的第一写入后脉冲(a)、第二写入后脉冲(b)、第三写入后脉冲(c)和第四写入后脉冲(d)的宽度可被设置为逐渐增大的值(例如，ΔWa<ΔWb<ΔWc<ΔWd)。
根据一些示例实施例，参照图15A至图15D描述的写入后脉冲P-WPSa、P-WPSb、P-WPSc和P-WPSd的第一写入后脉冲(a)、第二写入后脉冲(b)、第三写入后脉冲(c)和第四写入后脉冲(d)的幅度和/或宽度可被可选地组合和/或修改。作为一个示例，如参照图14A至图14D所述，写入后脉冲P-WPSa、P-WPSb、P-WPSc和P-WPSd的第一写入后脉冲(a)的第一电压电平VSPa可被设置为低于由于前一写入脉冲WP导致的目标电阻状态(例如，高电阻状态HRS)的最小阈值电压电平VHRS，写入后脉冲P-WPSa、P-WPSb、P-WPSc和P-WPSd的第n写入后脉冲的电压电平可被设置为低于由第(n-1)写入后脉冲改变的目标电阻状态(例如，第(n-1)后高电阻状态的最小阈值电压电平。
图16是根据一些示例实施例的写入存储器装置的方法的流程图。
参照图1、图2、图13和图16，在操作S1610中，存储器装置10可经由存储器控制器5对写入操作的控制来执行写入操作。存储器装置10的控制电路13可控制存储器单元阵列11中的存储器块的所有区域或一些区域的存储器单元MC中的每个被编程到目标电阻状态。目标电阻状态可以是存储器单元MC被编程到的2m个电阻状态(m是大于0的整数)之中的具有相对高的电阻级别的电阻状态(即，复位方向电阻状态)。
在操作S1620中，控制电路13可控制具有单个电压电平的写入脉冲WP在写入操作中被施加到存储器单元MC。存储器单元MC可响应于写入脉冲WP而切换到目标电阻状态。
在操作S1630中，控制电路13可控制跟随写入脉冲WP的写入后脉冲P-WPS被施加到存储器单元MC。根据一些示例实施例，控制电路13可控制包括至少n个多脉冲(n是等于或大于2的整数)的写入后脉冲P-WPS被提供给存储器单元MC。根据一些示例实施例，控制电路13可控制至少n个写入后脉冲P-WPS的幅度和/或宽度被不同地改变。
在上述写入存储器装置10的方法中，由于写入后脉冲P-WPS作为n个多脉冲被施加到存储器单元MC，所以处于目标电阻状态的存储器单元MC的电阻被移动到更高的电阻。因此，存储器装置10可扩展由低电阻状态LRS导致的分布与由写入后脉冲P-WPS导致的分布之间的读取窗口Wread_extend，并确保存储器单元MC的读取裕度，从而减少读取错误。
图17是根据一些示例实施例的存储器装置的写入/读取电路12的电路图。
参照图17，存储器单元MC可位于位线BL与字线WL交叉的区域处，并且可包括可变电阻元件R和选择元件SW。列解码器16可包括位线选择晶体管Ty，其中，位线选择晶体管Ty可响应于列选择信号Yi将存储器单元MC连接到写入/读取电路12。写入/读取电路12可包括写入电路121和读取电路122。在下文中，将描述激活列选择信号Yi以将存储器单元MC连接到写入/读取电路12的情况。
写入电路121可提供用于对存储器单元MC进行编程的写入电流I。写入电路121可包括第一晶体管T11和第二晶体管T12、电流脉冲提供器CPG以及锁存电路LC。当写入使能信号WEN被激活时，第一晶体管T11可被导通，使得写入电路121可连接到存储器单元MC。
电流脉冲提供器CPG可包括第三晶体管T13、第四晶体管T14和第五晶体管T15。第三晶体管T13和第四晶体管T14可构成电流镜，第五晶体管T15可响应于施加到第五晶体管T15的栅极的控制电压VC提供写入电流I。控制电压VC可作为参照图9至图13描述的写入脉冲WP、写入后脉冲P-WP和/或写入后脉冲P-WPS的类型而被施加。
锁存电路LC可响应于写入控制信号WCS输出栅极电压，使得第二晶体管T12根据输入数据DI的逻辑电平选择性地导通。输入数据DI可以是从由存储器控制器5提供的数据DATA得出的数据。
在一些示例实施例中，当写入控制信号WCS指示复位方向写入操作时，锁存电路LC可在输入数据DI的逻辑电平为“0”时导通第二晶体管T12，并且可在输入数据DI的逻辑电平为“1”时截止第二晶体管T12。
在一些其他示例实施例中，当写入控制信号WCS指示置位方向写入操作时，锁存电路LC可在输入数据DI的逻辑电平为“0”时截止第二晶体管T12，并且可在输入数据DI的逻辑电平为“1”时导通第二晶体管T12。
读取电路122可读取存储在存储器单元MC中的数据。读取电路122可包括第一晶体管T21、第二晶体管T22、第三晶体管T23以及感测放大器SA。当读取使能信号REN被激活时，第一晶体管T21可被导通，并且读取电路122可连接到存储器单元MC。
当预充电信号PRE被激活时，第二晶体管T22可被导通，并且位线BL可被预充电到预充电电压Vpre。另一方面，当放电信号DIS被激活时，第三晶体管T23可被导通，并且位线BL可放电到地电压。
感测放大器SA可将感测节点SN的电压VSN与参考电压Vref进行比较，并且可基于比较的结果输出指示存储器单元MC是处于导通状态还是截止状态的输出数据DO。参考电压Vref可被设置为读取电压(例如，参照图8中的VR1至VR3)。输出数据DO可作为数据DATA被提供给存储器装置10的外部(例如，被提供给存储器控制器5)。
图18是采用根据一些示例实施例的存储器装置(例如，参照图1的存储器装置10)的存储器系统1800的配置的框图。
参照图18，存储器系统1800可包括存储器控制器1810、多个非易失性存储器装置(NVM)1820至182n以及易失性存储器装置(VM)1830。存储器控制器1810可响应于来自连接到存储器系统1800的主机HOST的请求，控制多个非易失性存储器装置1820至182n的写入操作和/或读取操作。存储器控制器1810(或它的处理单元)可被实现为微处理器(MP)或中央处理器(CPU)，MP或CPU被配置为执行操作系统和/或软件程序并执行特定计算和/或任务。
在一些示例实施例中，主机HOST可以是任意的计算系统(诸如，个人计算机(PC)、服务器计算机、工作站、膝上型计算机、移动电话、智能电话、个人数字助理(PDA)、便携式多媒体播放器(PMP)、数码相机、数字电视(数字TV)、机顶盒、音乐播放器、便携式游戏机和/或导航系统)。
多个非易失性存储器装置1820至182n可用作存储器系统1800的存储介质。例如，非易失性存储器装置1820至182n中的每个可以是电阻式存储器装置。多个非易失性存储器装置1820至182n可通过通道连接到存储器控制器1810。响应于通过通道从主机HOST提供的请求，非易失性存储器装置1820至182n中的每个可执行写入操作和/或读取操作。
易失性存储器装置1830可临时存储从主机HOST提供的写入数据和/或来自非易失性存储器装置1820至182n的读取数据。易失性存储器装置1830可存储将被存储在非易失性存储器装置1820至182n中的元数据和/或高速缓存数据。例如，易失性存储器装置1830可包括动态RAM(DRAM)或静态RAM(SRAM)。
非易失性存储器装置1820至182n中的每个可以是与参照图1至图17描述的存储器装置10相应的电阻式存储器装置。非易失性存储器装置1820至182n中的每个可包括：存储器单元阵列11，包含存储器单元；写入电路121，被配置为将存储器单元编程到目标电阻状态；以及控制电路13，被配置为控制写入脉冲和跟随写入脉冲的写入后脉冲被施加到存储器单元。存储器单元可响应于写入脉冲而被编程到目标电阻状态，并且处于目标电阻状态的存储器单元的电阻可响应于写入后脉冲而增大。
图19是应用根据一些示例实施例的存储器装置的系统1900的框图。
参照图19，系统1900可包括处理单元1910、易失性存储器单元1920、电阻式存储器单元1930和大容量存储单元1940。系统1900可以是通用或专用计算机系统(诸如，移动装置、个人计算机(PC)、服务器计算机、可编程家用电器和/或大型计算机)。
结合根据图19的一些示例实施例描述的功能“单元”可被分类为用于独立实现的模块。例如，模块可被实现为定制超大规模集成(VLSI)电路或包括现成的半导体的硬件电路(诸如，门阵列、逻辑芯片、晶体管和/或其他分立元件)。模块可被实现为可编程硬件装置(例如，可编程门阵列、可编程门逻辑和可编程门装置)。此外，模块可与包括例如可执行代码、对象、程序和/或功能的软件组合地实现为这样的硬件电路或硬件装置。本领域普通技术人员还将理解，根据一些示例实施例，系统1900的每个功能单元或模块可由单独的硬件电路或硬件装置实现，并且根据一些其他示例实施例，系统1900的多个功能单元或模块可由单个硬件电路或硬件装置组合实现。
处理单元1910可执行操作系统和多个软件程序，并执行特定的计算和/或任务。例如，处理单元1910可以是微处理器(MP)或中央处理器(CPU)。
易失性存储器单元1920可以指被配置为作为系统1900的操作存储器或高速缓冲存储器短时间内或临时存储数据的介质。易失性存储器单元1920可包括至少一个存储器装置，例如，DRAM。
电阻式存储器单元1930可用作大容量存储单元1940的高速缓存。频繁访问的数据和/或应用和/或操作系统的一些数据可存储在电阻式存储器单元1930中。电阻式存储器单元1930可包括至少一个存储器装置(例如，PRAM)。因为电阻式存储器单元1930以比大容量存储器单元1940(例如，硬盘驱动器(HDD))访问数据时更高的速度访问数据，所以电阻式存储器单元1930可用作高速缓存。电阻式存储器单元1930可参照图1至图17中所示的一些实例实施例来实现。
电阻式存储器单元1930可包括：存储器单元阵列，包含存储器单元；写入电路，被配置为将存储器单元编程到目标电阻状态；以及控制电路，被配置为控制写入脉冲和跟随写入脉冲的写入后脉冲被施加到存储器单元。存储器单元可响应于写入脉冲被编程到目标电阻状态，并且处于目标电阻状态的存储器单元的电阻可响应于写入后脉冲而增大。
大容量存储单元1940可被实现为硬盘驱动器(HDD)、固态驱动器(SSD))、外围组件互连快速(PCI-e)存储器模块或非易失性存储器快速(NVMe)。可选择地，大容量存储单元1940的至少一个层可被实现为至少一个网络可访问装置和/或服务(例如，连接到NVMe-over Fabric(NVMe-oF)和/或远程直接存储器访问(RDMA)的多个客户端、多个服务器、服务器农场(server farm)、服务器集群、应用服务器和/或消息服务器)。大容量存储单元1940可以指系统1900意图在其中长时间存储用户数据的存储介质。大容量存储单元1940可存储应用程序、程序数据等。
如上所述，存储器控制器(例如，处理单元)和/或存储器装置的各种组件(例如，写入/读取电路和/或控制电路)可被实现为硬件或硬件和软件的组合。当硬件装置是计算机处理装置(例如，一个或多个处理器、CPU、控制器、ALU、DSP、微型计算机、微处理器等)时，计算机处理装置可被配置为通过根据程序代码执行算术、逻辑和输入/输出运算来执行程序代码。一旦程序代码被加载到计算机处理装置中，计算机处理装置就可被编程以执行程序代码，从而将计算机处理装置转换成专用计算机处理装置。在更具体的示例中，当程序代码被加载到处理器中时，处理器被编程以执行程序代码及其对应的操作，从而将处理器转换成专用处理器。在另一示例中，硬件装置可以是定制为专用处理电路的集成电路(例如，ASIC)。
硬件装置(诸如，计算机处理装置)可运行操作系统(OS)和在OS上运行的一个或多个软件应用。计算机处理装置还可响应于软件的执行来访问、存储、操纵、处理和创建数据。为了简单起见，一些示例实施例可被示例为一个计算机处理装置；然而，本领域技术人员将理解，硬件装置可包括多个处理元件和多种类型的处理元件。例如，硬件装置可包括多个处理器或处理器和控制器。此外，其他处理配置(诸如，并行处理器)是可行的。
软件和/或数据可永久地或暂时地实现在任何类型的存储介质中，所述存储介质包括但不限于能够向硬件装置提供指令或数据或者提供由硬件装置解释的指令或数据的任何机器、组件、物理或虚拟设备或者计算机存储介质或装置。软件还可分布在联网的计算机系统上，使得软件以分布式方式被存储和执行。具体地讲，例如，软件和数据可由一个或多个计算机可读记录介质(包括如在此讨论的有形的或非暂时性计算机可读存储介质)存储。
根据一些示例实施例，存储介质还可包括位于单元和/或装置处的一个或多个存储装置。一个或多个存储装置可以是有形的或非暂时性计算机可读存储介质(诸如，随机存取存储器(RAM)、只读存储器(ROM)、永久大容量存储装置(诸如，磁盘驱动器)和/或能够存储和记录数据的任何其他类似的数据存储机制)。一个或多个存储装置可被配置为存储用于一个或多个操作系统和/或用于实现在此描述的一些示例实施例的计算机程序、程序代码、指令或它们的一些组合。计算机程序、程序代码、指令或它们的一些组合也可使用驱动机制从单独的计算机可读存储介质加载到一个或多个存储装置和/或一个或多个计算机处理装置中。这种单独的计算机可读存储介质可包括通用串行总线(USB)闪存驱动器、记忆棒、蓝光/DVD/CD-ROM驱动器、存储卡和/或其他类似的计算机可读存储介质。计算机程序、程序代码、指令或它们的一些组合可经由网络接口而不是经由计算机可读存储介质从远程数据存储装置加载到一个或多个存储装置和/或一个或多个计算机处理装置。此外，计算机程序、程序代码、指令或它们的一些组合可通过网络从远程计算系统加载到一个或多个存储装置和/或一个或多个处理器，其中，远程计算系统被配置为传送和/或分发计算机程序、程序代码、指令或它们的一些组合。远程计算系统可经由有线接口、空中接口和/或任何其他类似的媒介传送和/或分发计算机程序、程序代码、指令或它们的一些组合。虽然已经参照本发明构思的一些示例实施例具体地示出和描述了本发明构思，但是将理解，在不脱离所附权利要求的精神和范围的情况下，可在其中进行形式和细节的各种改变。

Claims (20)

1.一种操作包括存储器单元的电阻式存储器装置的方法，所述方法包括：
将写入脉冲施加到存储器单元，使得存储器单元被改变到目标电阻状态；以及
将写入后脉冲施加到存储器单元，以增大处于目标电阻状态的存储器单元的电阻，其中，写入后脉冲是具有至少n个阶梯电压电平的单个脉冲，n是等于或大于2的整数。
2.根据权利要求1所述的方法，其中，目标电阻状态是存储器单元被编程到的2m个电阻状态之中的具有相对高的电阻级别的电阻状态，其中，m是大于0的整数。
3.根据权利要求2所述的方法，其中，将写入后脉冲施加到存储器单元的步骤包括：以特定幅度增大写入后脉冲的所述至少n个阶梯电压电平中的每个。
4.根据权利要求3所述的方法，其中，写入后脉冲的所述至少n个阶梯电压电平的第一阶梯电压电平被设置为低于由于写入脉冲导致的目标电阻状态的最小阈值电压电平。
5.根据权利要求3所述的方法，其中，写入后脉冲的所述至少n个阶梯电压电平的第n阶梯电压电平被设置为低于由写入后脉冲的第n-1阶梯电压电平改变的目标电阻状态的最小阈值电压电平。
6.根据权利要求3所述的方法，其中，所述至少n个阶梯电压电平的增大幅度被设置为彼此相等。
7.根据权利要求3所述的方法，其中，所述至少n个阶梯电压电平的增大幅度被设置为彼此不同。
8.根据权利要求7所述的方法，其中，所述至少n个阶梯电压电平的增大幅度被设置为逐渐增大。
9.根据权利要求7所述的方法，其中，所述至少n个阶梯电压电平的增大幅度被设置为逐渐减小。
10.根据权利要求1所述的方法，其中，存储器单元包括：
第一电极和第二电极，彼此间隔开；
选择元件，在第一电极与第二电极之间，离第二电极比离第一电极近，其中，选择元件包括硫族化物开关材料；以及
可变电阻元件，在第一电极与选择元件之间，包括相变材料。
11.一种操作包括存储器单元的电阻式存储器装置的方法，所述方法包括：
将写入脉冲施加到存储器单元，使得存储器单元被改变到目标电阻状态；以及
将至少n个写入后脉冲施加到存储器单元，以增大处于目标电阻状态的存储器单元的电阻，其中，n是等于或大于2的整数。
12.根据权利要求11所述的方法，其中，目标电阻状态是存储器单元被编程到的2m个电阻状态之中的具有相对高的电阻级别的电阻状态，其中，m是大于0的整数。
13.根据权利要求12所述的方法，其中，将所述至少n个写入后脉冲施加到存储器单元的步骤包括：以特定幅度增大所述至少n个写入后脉冲中的每个的电压电平。
14.根据权利要求13所述的方法，其中，所述至少n个写入后脉冲的第一写入后脉冲的电压电平被设置为低于由于写入脉冲导致的目标电阻状态的最小阈值电压电平。
15.根据权利要求14所述的方法，其中，所述至少n个写入后脉冲的第n写入后脉冲的电压电平被设置为低于由第n-1写入后脉冲的电压电平改变的目标电阻状态的最小阈值电压电平。
16.根据权利要求13所述的方法，其中，所述至少n个写入后脉冲的电压电平以相同的幅度增大。
17.根据权利要求13所述的方法，其中，所述至少n个写入后脉冲的电压电平以不同的幅度增大。
18.根据权利要求17所述的方法，其中，所述至少n个写入后脉冲的电压电平以逐渐增大的幅度增大。
19.根据权利要求17所述的方法，其中，所述至少n个写入后脉冲的电压电平以逐渐减小的幅度增大。
20.根据权利要求11所述方法，其中，存储器单元包括：
第一电极和第二电极，彼此间隔开；
选择元件，在第一电极与第二电极之间，离第二电极比离第一电极近，其中，选择元件包括硫族化物开关材料；以及
可变电阻元件，在第一电极与选择元件之间，其中，可变电阻元件包括相变材料。
CN201910426834.1A 2018-10-11 2019-05-22 操作电阻式存储器装置的方法 Pending CN111048134A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2018-0121190 2018-10-11
KR1020180121190A KR102669148B1 (ko) 2018-10-11 독출 마진을 증대시키기 위한 저항성 메모리 장치의 동작 방법

Publications (1)

Publication Number Publication Date
CN111048134A true CN111048134A (zh) 2020-04-21

Family

ID=70160383

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910426834.1A Pending CN111048134A (zh) 2018-10-11 2019-05-22 操作电阻式存储器装置的方法

Country Status (2)

Country Link
US (2) US11087840B2 (zh)
CN (1) CN111048134A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220301623A1 (en) * 2020-11-23 2022-09-22 Micron Technology, Inc. Dynamically boosting read voltage for a memory device

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11443805B2 (en) * 2019-06-04 2022-09-13 SK Hynix Inc. Electronic device and method of operating memory cell in the electronic device
KR20200139499A (ko) 2019-06-04 2020-12-14 에스케이하이닉스 주식회사 전자 장치 및 메모리 셀의 동작 방법
JP2021036483A (ja) * 2019-08-30 2021-03-04 ソニーセミコンダクタソリューションズ株式会社 メモリチップ及びメモリチップの制御方法
US11177009B2 (en) * 2019-12-30 2021-11-16 Micron Technology, Inc. Multi-state programming of memory cells
CN111948507A (zh) * 2020-07-08 2020-11-17 中国科学院上海微系统与信息技术研究所 一种不同写操作下相变存储芯片热稳定性预测方法
FR3125163A1 (fr) * 2021-07-12 2023-01-13 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de lecture d’une rram multi-niveaux

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3749847B2 (ja) * 2001-09-27 2006-03-01 株式会社東芝 相変化型不揮発性記憶装置及びその駆動回路
US8000127B2 (en) 2009-08-12 2011-08-16 Nantero, Inc. Method for resetting a resistive change memory element
KR100801082B1 (ko) * 2006-11-29 2008-02-05 삼성전자주식회사 멀티 레벨 가변 저항 메모리 장치의 구동 방법 및 멀티레벨 가변 저항 메모리 장치
US7817475B2 (en) 2007-12-05 2010-10-19 Ovonyx, Inc. Method and apparatus for accessing a phase-change memory
US7821810B2 (en) 2008-03-14 2010-10-26 Micron Technology, Inc. Phase change memory adaptive programming
KR20100013125A (ko) 2008-07-30 2010-02-09 삼성전자주식회사 반도체 장치, 이를 포함하는 반도체 시스템, 및 저항성메모리 셀의 프로그램 방법
US8031517B2 (en) 2008-07-30 2011-10-04 Samsung Electronics Co., Ltd. Memory device, memory system having the same, and programming method of a memory cell
US8036014B2 (en) 2008-11-06 2011-10-11 Macronix International Co., Ltd. Phase change memory program method without over-reset
US8634235B2 (en) * 2010-06-25 2014-01-21 Macronix International Co., Ltd. Phase change memory coding
WO2012172773A1 (ja) * 2011-06-13 2012-12-20 パナソニック株式会社 抵抗変化素子の駆動方法、及び不揮発性記憶装置
US8976568B1 (en) 2012-01-20 2015-03-10 Adesto Technologies Corporation Circuits and methods for programming variable impedance elements
US9183929B2 (en) 2012-08-29 2015-11-10 Micron Technology, Inc. Systems, methods and devices for programming a multilevel resistive memory cell
JP2014075424A (ja) 2012-10-03 2014-04-24 Toshiba Corp 不揮発性可変抵抗素子、制御装置および記憶装置
CN104882161B (zh) * 2014-02-28 2017-07-11 复旦大学 一种电阻型随机读取存储器及其写操作方法
US9384801B2 (en) 2014-08-15 2016-07-05 Intel Corporation Threshold voltage expansion
CN105448332A (zh) * 2014-09-16 2016-03-30 复旦大学 一种电阻型随机读取存储器及其写操作方法
US10403680B2 (en) * 2015-03-31 2019-09-03 Sony Semiconductor Solutions Corporation Switch device and storage unit

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220301623A1 (en) * 2020-11-23 2022-09-22 Micron Technology, Inc. Dynamically boosting read voltage for a memory device

Also Published As

Publication number Publication date
US11727985B2 (en) 2023-08-15
KR20200041122A (ko) 2020-04-21
US11087840B2 (en) 2021-08-10
US20200118626A1 (en) 2020-04-16
US20210335422A1 (en) 2021-10-28

Similar Documents

Publication Publication Date Title
US11727985B2 (en) Method of operating resistive memory device to increase read margin
KR102264162B1 (ko) 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법
US9472282B2 (en) Resistive memory device and method of operating the same
US11004507B2 (en) Methods and systems for detecting degradation of resistive memory devices
KR102159258B1 (ko) 메모리 장치 및 상기 메모리 장치의 동작 방법
KR102178832B1 (ko) 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법
KR101753366B1 (ko) 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법
KR102497214B1 (ko) 저항성 메모리 장치의 열화 보상 방법 및 시스템
US9183932B1 (en) Resistive memory device and method of operating the same
US9514813B2 (en) Resistive memory device, resistive memory system, and operating method thereof
US9685227B2 (en) Control of memory device reading based on cell resistance
KR102347180B1 (ko) 저항성 메모리 장치
KR102487550B1 (ko) 메모리 장치 및 그 동작 방법
US10839903B2 (en) Resistive memory devices
KR20160101540A (ko) 저항성 메모리 장치, 저항성 메모리 시스템 및 저항성 메모리 시스템의 동작 방법
KR102504836B1 (ko) 보상 회로를 구비하는 저항성 메모리 장치
KR102136846B1 (ko) 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법
KR102669148B1 (ko) 독출 마진을 증대시키기 위한 저항성 메모리 장치의 동작 방법
CN110197687B (zh) 操作电阻存储装置的方法、电阻存储装置和存储系统
US10629262B2 (en) Method of operating resistive memory device capable of reducing write latency
CN115527571A (zh) 缓解漂移误差的交叉点存储器读取技术

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination