CN110970297B - 补偿性蚀刻方法及结构、半导体器件及其制备方法 - Google Patents

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Abstract

本发明提供一种补偿性蚀刻方法及结构、半导体器件及其制备方法，所述方法至少包括：提供衬底；于所述衬底上形成绝缘介质层，所述绝缘介质层具有若干个不同曝露面积图形；基于目标蚀刻深度并利用所述绝缘介质层的小曝露面积图形，补偿性蚀刻所述衬底；以所述绝缘介质层为掩膜，蚀刻所述衬底，直至于所述衬底上形成若干个不同曝露面积图形，且所述衬底的不同曝露面积图形的蚀刻深度同时达到所述目标蚀刻深度。本发明通过预先补偿性蚀刻衬底的小曝露面积图形来消除与蚀刻深宽比相关的负载效应，从而调控不同曝露面积图形的蚀刻深度达到一致，大大提高了集成电路制作的成功率，并能有效提高制备得到的半导体器件电气性能和可靠性。

Description

补偿性蚀刻方法及结构、半导体器件及其制备方法
技术领域
本发明涉及半导体技术领域，特别是涉及一种补偿性蚀刻方法及结构、半导体器件及其制备方法。
背景技术
在半导体工艺中，蚀刻深度的精确控制是制造集成电路的关键之一。而蚀刻负载效应严重影响蚀刻深度的片内均匀性。负载效应(Loading Effect)，是局部蚀刻气体的消耗大于供给而引起的蚀刻率下降或分布不均的效应。负载效应可以分为三种：宏观负载效应(Macro Loading)、微观负载效应(Micro Loading)以及与蚀刻深宽比相关的负载效应(Aspect Ratio Dependent Etch，ARDE)。在反应离子蚀刻里，反应离子较难进入小曝露面积的图形，造成蚀刻率与图形暴露面积的大小有关，即为与蚀刻深宽比相关的负载效应。该负载效应主要表现为在同一衬底上不同曝露面积图形的蚀刻深度不同，大曝露面积图形蚀刻深，小曝露面积图形蚀刻浅。
作为一个示例，如图1所示，图形化后的光刻胶30的图形具有一个大曝露面积图形和三个相同的小曝露面积图形，将图形化后的光刻胶30的图形经过绝缘介质材料20，最终转移到衬底10上，使得衬底10具有一个大曝露面积图形50和三个相同的小曝露面积图形51，如图2所示为衬底10经过最终蚀刻后所呈现的不同曝露面积图形的蚀刻深度差异，衬底10的大曝露面积图形50与三个小曝露面积图形51之间均具有蚀刻深度差Δd。
作为另一个示例，如图3所示，图形化后的光刻胶30的图形具有一个大曝露面积图形和三个完全不同的小曝露面积图形，将图形化后的光刻胶30的图形经过绝缘介质材料20，最终转移到衬底10上，使得衬底10具有一个大曝露面积图形50和三个完全不同的小曝露面积图形51，如图4所示为衬底10经过最终蚀刻后所呈现的不同曝露面积图形的蚀刻深度差异，衬底10的大曝露面积图形50与第1小曝露面积图形511之间具有蚀刻深度差Δd1，衬底10的大曝露面积图形50与第2小曝露面积图形512之间具有蚀刻深度差Δd2，衬底10的大曝露面积图形50与第3小曝露面积图形513之间具有蚀刻深度差Δd3，其中，第1小曝露面积图形511的曝露面积小于第2小曝露面积图形512的曝露面积，第2小曝露面积图形512的曝露面积小于第3小曝露面积图形513的曝露面积，因此，衬底10的大曝露面积图形50与不同的小曝露面积图形51之间具有不同的蚀刻深度差，且Δd1＞Δd2＞Δd3。
不难发现，上述两个示例中，都存在与蚀刻深宽比相关的负载效应，导致最终蚀刻后衬底的不同曝露面积图形之间具有蚀刻深度差异，因此在同一衬底上的不同曝露面积图形的蚀刻深度均匀性较差，以致无法精准地控制关键尺寸及蚀刻深度，极易造成集成电路制作失败，或者导致半导体器件电气性能和可靠性较差。为了提高在同一衬底上的不同曝露面积图形的蚀刻深度均匀性，调控不同曝露面积图形的蚀刻深度，必须将衬底表面与蚀刻深宽比相关的负载效应的影响减至最小。现有技术中通常通过固定反应器压力和提高蚀刻气体的流量来减小与蚀刻深宽比相关的负载效应，但现有技术所采用的方法使得衬底表面的与蚀刻深宽比相关的负载效应依旧较大，对于与蚀刻深宽比相关的负载效应引起的蚀刻深度差异的调控效果有限，依旧无法精准地控制关键尺寸及蚀刻深度，无法有效提高半导体器件电气性能和可靠性。因此，如何消除与蚀刻深宽比相关的负载效应，以调控不同曝露面积图形的蚀刻深度，是亟待解决的问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种补偿性蚀刻方法及结构、半导体器件及其制备方法，用于解决现有技术中对于与蚀刻深宽比相关的负载效应引起的蚀刻深度差异的调控效果有限的问题。
为实现上述目的及其他相关目的，本发明提供一种补偿性蚀刻方法，其中，所述补偿性蚀刻方法至少包括如下步骤：
提供衬底；
于所述衬底上形成绝缘介质层，所述绝缘介质层具有若干个不同曝露面积图形；
基于目标蚀刻深度并利用所述绝缘介质层的小曝露面积图形，补偿性蚀刻所述衬底；
以所述绝缘介质层为掩膜，蚀刻所述衬底，直至于所述衬底上形成若干个不同曝露面积图形，且所述衬底的不同曝露面积图形的蚀刻深度同时达到所述目标蚀刻深度；
其中，在以所述绝缘介质层为掩膜，蚀刻所述衬底之前，通过预先补偿性蚀刻所述绝缘介质层的小曝露面积图形对应的所述衬底来消除与蚀刻深宽比相关的负载效应，从而调控不同曝露面积图形的蚀刻深度达到一致。
优选地，于所述衬底上形成一绝缘介质层，所述绝缘介质层具有若干个不同曝露面积图形的步骤，包括：
于所述衬底上形成绝缘介质材料；
于所述绝缘介质材料上形成光刻胶，图形化所述光刻胶，其中，所述图形化后的光刻胶具有不同曝露面积图形；
利用所述图形化后的光刻胶的图形，蚀刻所述绝缘介质材料，以得到与所述图形化后的光刻胶图形对应的所述绝缘介质层；
去除所述图形化后的光刻胶。
优选地，基于目标蚀刻深度并利用所述绝缘介质层的小曝露面积图形，补偿性蚀刻所述衬底的步骤，包括：
于所述绝缘介质层上形成一图形化后的掩膜层，所述图形化后的掩膜层覆盖所述绝缘介质层的大曝露面积图形，其中，所述绝缘介质层具有若干个相同的大曝露面积图形和若干个相同的小曝露面积图形；
基于所述目标蚀刻深度计算所述衬底的小曝露面积图形的补偿蚀刻深度；
利用所述图形化后的掩膜层的图形和所述绝缘介质层的小曝露面积图形，对所述衬底进行补偿性蚀刻，直至所述衬底的小曝露面积图形的蚀刻深度达到所述补偿蚀刻深度；
去除所述图形化后的掩膜层。
优选地，于所述绝缘介质层上形成一图形化后的掩膜层的步骤，包括：
于所述绝缘介质层上形成一掩膜层，所述掩膜层覆盖所述绝缘介质层的若干个不同曝露面积图形；
图形化所述掩膜层，去除位于所述绝缘介质层的小曝露面积图形上方的所述掩膜层，以得到所述图形化后的掩膜层。
优选地，基于所述目标蚀刻深度计算所述衬底的小曝露面积图形的补偿蚀刻深度的步骤，包括：
建立所述衬底的不同曝露面积图形的蚀刻深度与蚀刻时间的线性关系式，其中，所述衬底的大曝露面积图形的蚀刻深度与蚀刻时间具有如下关系式(1)，所述衬底的小曝露面积图形的蚀刻深度与蚀刻时间具有如下关系式(2)；
y大＝ER大*x (1)；
y小＝ER小*x+b (2)；
其中，y大为所述衬底的大曝露面积图形的蚀刻深度，y小为所述衬底的小曝露面积图形的蚀刻深度，ER大为所述衬底的大曝露面积图形的蚀刻率，ER小为所述衬底的小曝露面积图形的蚀刻率，x为蚀刻时间，b为所述补偿蚀刻深度；
设定所述目标蚀刻深度y(d’)；
根据关系式(1)，计算所述衬底的大曝露面积图形的蚀刻深度y大达到所述目标蚀刻深度y(d’)时的蚀刻时间x(t’)；
根据关系式(2)，计算所述衬底的小曝露面积图形的蚀刻深度y小在蚀刻时间x(t’)达到所述目标蚀刻深度y(d’)时所需的所述补偿蚀刻深度b。
优选地，基于目标蚀刻深度并利用所述绝缘介质层的小曝露面积图形，补偿性蚀刻所述衬底的步骤，包括：
于所述绝缘介质层上形成若干个图形化后的掩膜层，各个所述图形化后的掩膜层由下至上依次叠加，使所述绝缘介质层的各个不同曝露面积图形从大到小依次被覆盖，直至仅暴露所述绝缘介质层的最小曝露面积图形，其中，相邻的所述图形化后的掩膜层采用不同的材质，所述绝缘介质层具有若干个相同的大曝露面积图形和若干个不完全相同或者完全不同的小曝露面积图形；
基于所述目标蚀刻深度计算所述衬底的各个小曝露面积图形的补偿蚀刻时间；
利用各个所述图形化后的掩膜层的图形和所述绝缘介质层的各个小曝露面积图形，对所述衬底进行多次补偿性蚀刻，直至所述衬底的各个小曝露面积图形的蚀刻时间均达到所需的补偿蚀刻时间。
优选地，于所述绝缘介质层上形成若干个图形化后的掩膜层的步骤，包括：
于所述绝缘介质层上形成一掩膜层，所述掩膜层覆盖所述绝缘介质层的被显露的各个不同曝露面积图形；
图形化所述掩膜层，保留位于所述绝缘介质层的较大曝露面积图形上方的所述掩膜层；
多次重复上述步骤后，各个所述图形化后的掩膜层由下至上依次叠加，使所述绝缘介质层的各个不同曝露面积图形从大到小依次被覆盖，直至仅暴露所述绝缘介质层的最小曝露面积图形。
优选地，基于所述目标蚀刻深度计算所述衬底的各个小曝露面积图形的补偿蚀刻时间的步骤，包括：
建立所述衬底的N个曝露面积图形的蚀刻深度与蚀刻时间的线性关系式，其中，所述衬底的大曝露面积图形的蚀刻深度与蚀刻时间具有如下关系式(1)，所述衬底的各个小曝露面积图形的蚀刻深度与蚀刻时间具有如下关系式(2)，所述衬底的各个小曝露面积图形的补偿蚀刻深度与补偿蚀刻时间具有如下关系式(3)；
yN＝ERN*x (1)；
yi＝ERi*x+bi (2)；
bi＝ERi*ti (3)；
其中，yN为所述衬底的大曝露面积图形的蚀刻深度，yi为所述衬底的第i小曝露面积图形的蚀刻深度，ERN为所述衬底的大曝露面积图形的蚀刻率，ERi为所述衬底的第i小曝露面积图形的蚀刻率，x为蚀刻时间，bi为所述衬底的第i小曝露面积图形的补偿蚀刻深度，ti为所述衬底的第i小曝露面积图形的补偿蚀刻时间，且1≤i≤N-1，N为大于1的自然数；
设定所述目标蚀刻深度y(d’)；
根据关系式(1)，计算所述衬底的大曝露面积图形的蚀刻深度yN达到所述目标蚀刻深度y(d’)时的蚀刻时间x(t’)；
根据关系式(2)，依次计算所述衬底的第i小曝露面积图形的蚀刻深度yi在蚀刻时间x(t’)达到所述目标蚀刻深度y(d’)时所需的补偿蚀刻深度bi。
根据关系式(3)，依次计算所述衬底的第i小曝露面积图形的蚀刻深度yi达到对应的补偿蚀刻深度bi时所需的补偿蚀刻时间ti。
优选地，利用各个所述图形化后的掩膜层的图形和所述绝缘介质层的各个小曝露面积图形，对所述衬底进行多次补偿性蚀刻的步骤，包括：
利用位于顶层的所述图形化后的掩膜层的图形和所述绝缘介质层的被显露的小曝露面积图形，对所述衬底进行补偿性蚀刻；
去除位于顶层的所述图形化后的掩膜层；
多次重复上述步骤后，各个所述图形化后的掩膜层由上至下依次去除，同时对所述衬底的各个小曝露面积图形从小到大依次进行补偿性蚀刻，直至所述衬底的各个小曝露面积图形的蚀刻时间均达到所需的补偿蚀刻时间。
优选地，所述掩膜层的材料采用氮化硅、二氧化硅、无定形碳或者含有碳、氢、氧化合物的感光材料，所述绝缘介质层的材料采用氮化硅或者二氧化硅。
为实现上述目的及其他相关目的，本发明提供一种半导体器件的制备方法，其中，所述半导体器件的制备方法至少包括：
采用上述的补偿性蚀刻方法，来消除所述半导体器件的薄膜蚀刻中与蚀刻深宽比相关的负载效应，从而调控所述半导体器件中薄膜的不同曝露面积图形的蚀刻深度达到一致。
为实现上述目的及其他相关目的，本发明提供一种补偿性蚀刻结构，其中，所述补偿性蚀刻结构至少包括：
衬底，所述衬底具有若干个不同曝露面积图形，且所述衬底的小曝露面积图形具有补偿蚀刻深度，以使所述衬底的不同曝露面积图形的蚀刻深度均达到目标蚀刻深度；
其中，所述衬底通过其小曝露面积图形的补偿蚀刻深度来消除与蚀刻深宽比相关的负载效应，从而调控不同曝露面积图形的蚀刻深度达到一致。
优选地，所述衬底具有若干个相同的大曝露面积图形和若干个相同的小曝露面积图形，所述衬底的各个小曝露面积图形具有相同的补偿蚀刻深度。
优选地，所述衬底的小曝露面积图形的补偿蚀刻深度基于所述目标蚀刻深度，并通过所述衬底的大曝露面积图形的蚀刻深度与蚀刻时间的如下关系式(1)以及所述衬底的小曝露面积图形的蚀刻深度与蚀刻时间的如下关系式(2)计算得到；
y大＝ER大*x (1)；
y小＝ER小*x+b (2)；
其中，y大为所述衬底的大曝露面积图形的蚀刻深度，y小为所述衬底的小曝露面积图形的蚀刻深度，ER大为所述衬底的大曝露面积图形的蚀刻率，ER小为所述衬底的小曝露面积图形的蚀刻率，x为蚀刻时间，b为所述补偿蚀刻深度；
其中，所述衬底的小曝露面积图形的补偿蚀刻深度b通过先设定所述目标蚀刻深度y(d’)，再根据关系式(1)，计算所述衬底的大曝露面积图形的蚀刻深度y大达到所述目标蚀刻深度y(d’)时的蚀刻时间x(t’)，最后根据关系式(2)，使所述衬底的小曝露面积图形的蚀刻深度y小在蚀刻时间x(t’)达到所述目标蚀刻深度y(d’)时来计算得到。
优选地，所述衬底具有若干个相同的大曝露面积图形和若干个不完全相同或者完全不同的小曝露面积图形，所述衬底的各个小曝露面积图形具有不完全相同或者完全不同的补偿蚀刻深度。
优选地，所述衬底的各个小曝露面积图形的补偿蚀刻深度基于所述目标蚀刻深度，并通过所述衬底的大曝露面积图形的蚀刻深度与蚀刻时间的如下关系式(1)以及所述衬底的各个小曝露面积图形的蚀刻深度与蚀刻时间的如下关系式(2)计算得到；
yN＝ERN*x (1)；
yi＝ERi*x+bi (2)；
其中，yN为所述衬底的大曝露面积图形的蚀刻深度，yi为所述衬底的第i小曝露面积图形的蚀刻深度，ERN为所述衬底的大曝露面积图形的蚀刻率，ERi为所述衬底的第i小曝露面积图形的蚀刻率，x为蚀刻时间，bi为所述衬底的第i小曝露面积图形的补偿蚀刻深度，且1≤i≤N-1，N为大于1的自然数；
其中，所述衬底的第i小曝露面积图形的补偿蚀刻深度bi通过先设定所述目标蚀刻深度y(d’)，再根据关系式(1)，计算所述衬底的大曝露面积图形的蚀刻深度yN达到所述目标蚀刻深度y(d’)时的蚀刻时间x(t’)，最后根据关系式(2)，使所述衬底的第i小曝露面积图形的蚀刻深度yi在蚀刻时间x(t’)达到所述目标蚀刻深度y(d’)时来计算得到。
优选地，所述衬底的各个小曝露面积图形按照图形面积从小到大具有由深至浅的补偿蚀刻深度。
优选地，所述补偿性蚀刻结构还包括：
绝缘介质层，形成于所述衬底上，所述绝缘介质层具有与所述衬底对应的若干个不同曝露面积图形。
为实现上述目的及其他相关目的，本发明提供一种半导体器件，其中，所述半导体器件至少包括：
如上所述的补偿性蚀刻结构，以消除所述半导体器件的薄膜蚀刻中与蚀刻深宽比相关的负载效应，从而调控所述半导体器件中薄膜的不同曝露面积图形的蚀刻深度达到一致。
如上所述，本发明的补偿性蚀刻方法及结构、半导体器件及其制备方法，具有以下有益效果：
本发明的补偿性蚀刻方法，基于目标蚀刻深度并利用绝缘介质层的小曝露面积图形，通过预先补偿性蚀刻衬底的小曝露面积图形来消除与蚀刻深宽比相关的负载效应，以消除在同一衬底上的不同曝露面积图形的蚀刻深度差异，从而调控不同曝露面积图形的蚀刻深度达到一致，因此，本发明的补偿性蚀刻方法对于与蚀刻深宽比相关的负载效应引起的蚀刻深度差异的调控效果非常好，可以精准地控制关键尺寸及蚀刻深度，大大提高了集成电路制作的成功率，可以灵活运用于对半导体器件电气性能的调整，从而有效提高制备得到的半导体器件电气性能和可靠性。
本发明的补偿性蚀刻结构，包括具有若干个不同曝露面积图形的衬底，且衬底的小曝露面积图形具有补偿蚀刻深度，以使衬底的不同曝露面积图形的蚀刻深度均达到目标蚀刻深度，也就是说，衬底通过其小曝露面积图形的补偿蚀刻深度来消除与蚀刻深宽比相关的负载效应，以消除在同一衬底上的不同曝露面积图形的蚀刻深度差异，从而调控不同曝露面积图形的蚀刻深度达到一致，因此，本发明的补偿性蚀刻结构可以精准地控制关键尺寸及蚀刻深度，大大提高了集成电路制作的成功率，可以灵活运用于对半导体器件电气性能的调整，从而有效提高制备得到的半导体器件电气性能和可靠性。
本发明的半导体器件及其制备方法，采用上述本发明的补偿性蚀刻方法及结构，能够有效消除半导体器件的薄膜蚀刻中与蚀刻深宽比相关的负载效应，从而调控半导体器件中薄膜的不同曝露面积图形的蚀刻深度达到一致，进而得以调整半导体器件的电气性能，因此，通过上述方法得到的半导体器件，具有极佳的电气性能和可靠性。
附图说明
图1显示为本发明现有技术的一个示例中欲将图形化后的光刻胶的图形经过绝缘介质材料转移到衬底上时的结构示意图，其中，图形化后的光刻胶的图形具有一个大曝露面积图形和三个相同的小曝露面积图形。
图2显示为图1中衬底经过最终蚀刻后所呈现的不同曝露面积图形的蚀刻深度差异的结构示意图。
图3显示为本发明现有技术的另一个示例中欲将图形化后的光刻胶的图形经过绝缘介质材料转移到衬底上时的结构示意图，其中，图形化后的光刻胶的图形具有一个大曝露面积图形和三个完全不同的小曝露面积图形。
图4显示为图3中衬底经过最终蚀刻后所呈现的不同曝露面积图形的蚀刻深度差异的结构示意图。
图5显示为本发明第一实施方式中的补偿性蚀刻方法的流程示意图。
图6～图13显示为本发明第一实施方式的补偿性蚀刻方法中一个示例的具体步骤的结构示意图。其中，图10显示为该示例中衬底的不同曝露面积图形的蚀刻率线图。
图14～图25显示为本发明第一实施方式的补偿性蚀刻方法中另一个示例的具体步骤的结构示意图。其中，图20显示为该另一示例中衬底的不同曝露面积图形的蚀刻率线图。
图13还显示为本发明第三实施方式的补偿性蚀刻结构中一个示例的结构示意图。
图25还显示为本发明第三实施方式的补偿性蚀刻结构中另一个示例的结构示意图。
元件标号说明
10 衬底
20 绝缘介质材料
21 绝缘介质层
30 光刻胶
40 掩膜层
401 第一掩膜层
402 第二掩膜层
403 第三掩膜层
50 衬底的大曝露面积图形
51 衬底的小曝露面积图形
511 衬底的第1小曝露面积图形
512 衬底的第2小曝露面积图形
513 衬底的第3小曝露面积图形
S1～S4 步骤
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
参阅图5～图25，本发明的第一实施方式涉及一种补偿性蚀刻方法。需要说明的是，本实施方式中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
如图5所示，本实施方式的补偿性蚀刻方法至少包括如下步骤：
步骤S1，提供衬底10。
步骤S2，于衬底10上形成绝缘介质层21，绝缘介质层21具有若干个不同曝露面积图形。
步骤S3，基于目标蚀刻深度并利用绝缘介质层21的小曝露面积图形，补偿性蚀刻衬底10。
步骤S4，以绝缘介质层21为掩膜，蚀刻衬底10，直至于衬底10上形成若干个不同曝露面积图形，且衬底10的不同曝露面积图形的蚀刻深度同时达到目标蚀刻深度。
其中，在以绝缘介质层21为掩膜，蚀刻衬底10之前，通过预先补偿性蚀刻绝缘介质层21的小曝露面积图形对应的衬底10来消除与蚀刻深宽比相关的负载效应，从而调控不同曝露面积图形的蚀刻深度达到一致。
如图6～图13所示，以下具体说明本实施方式的补偿性蚀刻方法中一个示例的各步骤。
首先，执行步骤S1，提供衬底10，如图1所示。
在本实施方式中，衬底10包括但不限于硅衬底10。在集成电路的制作过程中，衬底10也可以是某一层需要被蚀刻的薄膜。
接着，执行步骤S2，于衬底10上形成绝缘介质层21，绝缘介质层21具有若干个不同曝露面积图形，如图6所示。在本实施方式中，绝缘介质层21的材料采用氮化硅或者二氧化硅。当然，在其他实施方式中，绝缘介质层21的材料也可以采用其他具有蚀刻阻挡功能的材料，并不限于本实施方式。
在本实施方式中，步骤S2包括：
步骤S21，于衬底10上形成绝缘介质材料20。
步骤S22，于绝缘介质材料20上形成光刻胶30，图形化光刻胶30，其中，图形化后的光刻胶30具有不同曝露面积图形。如图1所示，图形化后的光刻胶30的图形具有一个大曝露面积图形和三个相同的小曝露面积图形。
步骤S23，利用图形化后的光刻胶30的图形，蚀刻绝缘介质材料20，以得到与图形化后的光刻胶30图形对应的绝缘介质层21，如图6所示。在本实施方式中，蚀刻绝缘介质材料20时，可以采用等离子体蚀刻方法。其中，利用CF4/CHF3/O2混合气体产生的等离子体进行绝缘介质材料20的反应离子蚀刻，蚀刻参数如下：电源功率(Source power)为300～500W，偏置电压(bias power)为200～300V，压力(pressure)为5～15mT，CF4的气体流量为100～200sccm，CHF3的气体流量为50～100sccm，O2的气体流量为5～15sccm。当然，在其他的实施方式中，也可以采用其他方法蚀刻绝缘介质材料20，并不限于本实施方式。
步骤S24，去除图形化后的光刻胶30，如图7所示。
然后，执行步骤S3，基于目标蚀刻深度并利用绝缘介质层21的小曝露面积图形，补偿性蚀刻衬底10，如图8～图12所示。
在本实施方式中，步骤S3包括：
步骤S31，于绝缘介质层21上形成图形化后的掩膜层40，图形化后的掩膜层40覆盖绝缘介质层21的大曝露面积图形，其中，绝缘介质层21具有若干个相同的大曝露面积图形和若干个相同的小曝露面积图形，如图8和图9所示。在本实施方式中，由于图形化后的光刻胶30的图形具有一个大曝露面积图形和三个相同的小曝露面积图形，绝缘介质层21上的图形与图形化后的光刻胶30的图形相对应，因此绝缘介质层21具有一个大曝露面积图形和三个相同的小曝露面积图形。
具体地说，步骤S31还包括：
步骤S311，于绝缘介质层21上形成一掩膜层40，掩膜层40覆盖绝缘介质层21的若干个不同曝露面积图形，如图8所示。在本实施方式中，掩膜层40的材料采用氮化硅、二氧化硅、无定形碳或者含有碳、氢、氧化合物的感光材料，优选光刻胶，当然，在其他实施方式中，掩膜层40的材料也可以采用其他具有掩膜功能的材料，并不限于本实施方式。
步骤S312，图形化掩膜层40，去除位于绝缘介质层21的小曝露面积图形上方的掩膜层40，以得到图形化后的掩膜层40，如图9所示。
步骤S32，基于目标蚀刻深度计算衬底10的小曝露面积图形51的补偿蚀刻深度，如图10所示。
具体地说，步骤S32还包括：
步骤S321，建立衬底10的不同曝露面积图形的蚀刻深度与蚀刻时间的线性关系式，其中，衬底10的大曝露面积图形50的蚀刻深度与蚀刻时间具有如下关系式(1)，衬底10的小曝露面积图形51的蚀刻深度与蚀刻时间具有如下关系式(2)；
y大＝ER大*x (1)；
y小＝ER小*x+b (2)；
其中，y大为衬底10的大曝露面积图形50的蚀刻深度，y小为衬底10的小曝露面积图形51的蚀刻深度，ER大为衬底10的大曝露面积图形50的蚀刻率，ER小为衬底10的小曝露面积图形51的蚀刻率，x为蚀刻时间，b为补偿蚀刻深度，且衬底10的不同曝露面积图形的蚀刻率线图如图10所示。
步骤S322，设定目标蚀刻深度y(d’)。
步骤S323，根据关系式(1)，计算衬底10的大曝露面积图形50的蚀刻深度y大达到目标蚀刻深度y(d’)时的蚀刻时间x(t’)。
步骤S324，根据关系式(2)，计算衬底10的小曝露面积图形51的蚀刻深度y小在蚀刻时间x(t’)达到目标蚀刻深度y(d’)时所需的补偿蚀刻深度b。
需要解释的是，如图10所示，由于衬底10的大曝露面积图形50的蚀刻率线图和衬底10的小曝露面积图形51的蚀刻率线图具有交叉点，且目标蚀刻深度y(d’)已设定，衬底10的不同曝露面积图形的蚀刻率已知，因此，根据该交叉点对应的蚀刻时间x(t’)和目标蚀刻深度y(d’)并利用关系式(1)和关系式(2)，可以很方便地求得补偿蚀刻深度b。
步骤S33，利用图形化后的掩膜层40的图形和绝缘介质层21的小曝露面积图形，对衬底10进行补偿性蚀刻，直至衬底10的小曝露面积图形51的蚀刻深度达到补偿蚀刻深度b，如图11所示。
步骤S34，去除图形化后的掩膜层40，如图12所示。
最后，执行步骤S4，以绝缘介质层21为掩膜，蚀刻衬底10，直至于衬底10上形成若干个不同曝露面积图形，且衬底10的不同曝露面积图形的蚀刻深度同时达到目标蚀刻深度，如图13所示。在本实施方式中，蚀刻衬底10时，可以采用等离子体蚀刻方法。其中，利用CF4/Cl2/HBr/He/O2混合气体产生的等离子体进行衬底10的反应离子蚀刻，蚀刻参数如下：电源功率(Source power)为2000～3000W，偏置电压(bias power)为500～700V，压力(pressure)为5～15mT，CF4的气体流量为10～30sccm，Cl2的气体流量为400～600sccm，HBr的气体流量为50～150sccm，He的气体流量为400～500sccm，O2的气体流量为10～20sccm。当然，在其他的实施方式中，也可以采用其他方法蚀刻衬底10，并不限于本实施方式。
需要说明的是，在本实施方式中，在预先补偿性蚀刻衬底10时，根据大、小曝露面积图形的蚀刻率差异，将掩膜层40覆盖于具有大蚀刻率的绝缘介质层21的大曝露面积图形上方，然后利用具有小蚀刻率的绝缘介质层21的小曝露面积图形对衬底10的小曝露面积图形51进行补偿性蚀刻，得到衬底10的小曝露面积图形51的补偿蚀刻深度。该补偿蚀刻深度通过预先建立蚀刻率关系式，再设定目标蚀刻深度，然后经由蚀刻率关系式求得蚀刻时间后得到。值得一提的是，在得到补偿蚀刻深度后，可以直接对衬底10进行补偿性蚀刻，直至衬底10的小曝露面积图形51的蚀刻深度达到所需的补偿蚀刻深度，从而完成对衬底10的补偿性蚀刻；也可根据蚀刻率关系式求得补偿蚀刻时间，然后对衬底10进行补偿性蚀刻，直至衬底10的小曝露面积图形51的蚀刻时间达到所需的补偿蚀刻时间后，衬底10的小曝露面积图形51的蚀刻深度即达到补偿蚀刻深度，从而完成对衬底10的补偿性蚀刻。在对衬底10的补偿性蚀刻完成后，去除绝缘介质层21的大曝露面积图形上方的掩膜层40。最后，以绝缘介质层21为掩膜，对衬底10进行最终蚀刻时，衬底10的大曝露面积图形50与小曝露面积图形可得到均匀性的蚀刻深度，即同时达到目标蚀刻深度。
需要解释的是，在本实施方式中，衬底10的大曝露面积图形50和小曝露面积图形都是相对同一衬底10上的不同曝露面积图形而言的。如图13所示，通常将同一衬底10上的不同曝露面积图形中相对其他图形而言，曝露面积最大(或者剖面宽度最大)的图形定义为衬底10的大曝露面积图形50，其他的图形均定义为衬底10的小曝露面积图形51，而在衬底10的各个小曝露面积图形中，曝露面积最小(或者剖面宽度最小)的图形则可以定义为衬底10的最小曝露面积图形。
如图14～图25所示，以下具体说明本实施方式的补偿性蚀刻方法中另一个示例的各步骤。
首先，执行步骤S1，提供衬底10，如图14所示。
在本实施方式中，衬底10包括但不限于硅衬底10。在集成电路的制作过程中，衬底10也可以是某一层需要被蚀刻的薄膜。
接着，执行步骤S2，于衬底10上形成绝缘介质层21，绝缘介质层21具有若干个不同曝露面积图形，如图14所示。在本实施方式中，绝缘介质层21的材料采用氮化硅或者二氧化硅。当然，在其他实施方式中，绝缘介质层21的材料也可以采用其他具有绝缘、隔离功能的材料，并不限于本实施方式。
在本实施方式中，步骤S2包括：
步骤S21，于衬底10上形成绝缘介质材料20。
步骤S22，于绝缘介质材料20上形成光刻胶30，图形化光刻胶30，其中，图形化后的光刻胶30具有不同曝露面积图形。如图3所示，图形化后的光刻胶30的图形具有一个大曝露面积图形和三个完全不同的小曝露面积图形。
步骤S23，利用图形化后的光刻胶30的图形，蚀刻绝缘介质材料20，以得到与图形化后的光刻胶30图形对应的绝缘介质层21，如图14所示。
步骤S24，去除图形化后的光刻胶30，如图15所示。
然后，执行步骤S3，基于目标蚀刻深度并利用绝缘介质层21的小曝露面积图形，补偿性蚀刻衬底10，如图16～图24所示。
在本实施方式中，步骤S3包括：
步骤S31，于绝缘介质层21上形成若干个图形化后的掩膜层40，各个图形化后的掩膜层40由下至上依次叠加，使绝缘介质层21的各个不同曝露面积图形从大到小依次被覆盖，直至仅暴露绝缘介质层21的最小曝露面积图形，其中，相邻的图形化后的掩膜层40采用不同的材质，绝缘介质层21具有若干个相同的大曝露面积图形和若干个不完全相同或者完全不同的小曝露面积图形，如图16～图19所示。在本实施方式中，由于图形化后的光刻胶30的图形具有一个大曝露面积图形和三个完全不同的小曝露面积图形，绝缘介质层21上的图形与图形化后的光刻胶30的图形相对应，因此绝缘介质层21具有一个大曝露面积图形和三个完全不同的小曝露面积图形。
具体地说，步骤S31还包括：
步骤S311，于绝缘介质层21上形成一掩膜层40，掩膜层40覆盖绝缘介质层21的被显露的各个不同曝露面积图形，如图16所示。在本实施方式中，掩膜层40的材料采用氮化硅、二氧化硅、无定形碳或者含有碳、氢、氧化合物的感光材料，优选光刻胶。当然，在其他实施方式中，掩膜层40的材料也可以采用其他具有掩膜功能的材料，并不限于本实施方式。
步骤S312，图形化掩膜层40，保留位于绝缘介质层21的较大曝露面积图形上方的掩膜层40，如图17所示。
多次重复上述步骤S311和步骤S312后，各个图形化后的掩膜层40由下至上依次叠加，使绝缘介质层21的各个不同曝露面积图形从大到小依次被覆盖，直至仅暴露绝缘介质层21的最小曝露面积图形。在本实施方式中，如图16～图19所示，由于绝缘介质层21具有一个大曝露面积图形和三个完全不同的小曝露面积图形，绝缘介质层21的各个不同曝露面积图形从大到小依次被图形化后的第一掩膜层401、图形化后的第二掩膜层402以及图形化后的第三掩膜层403覆盖，仅暴露绝缘介质层21的最小曝露面积图形。
步骤S32，基于目标蚀刻深度计算衬底10的各个小曝露面积图形的补偿蚀刻时间，如图20所示。
具体地说，步骤S32还包括：
步骤S321，建立衬底10的N个曝露面积图形的蚀刻深度与蚀刻时间的线性关系式，其中，衬底10的大曝露面积图形50的蚀刻深度与蚀刻时间具有如下关系式(1)，衬底10的各个小曝露面积图形的蚀刻深度与蚀刻时间具有如下关系式(2)，衬底10的各个小曝露面积图形的补偿蚀刻深度与补偿蚀刻时间具有如下关系式(3)；
yN＝ERN*x (1)；
yi＝ERi*x+bi (2)；
bi＝ERi*ti (3)；
其中，yN为衬底10的大曝露面积图形50的蚀刻深度，yi为衬底10的第i小曝露面积图形的蚀刻深度，ERN为衬底10的大曝露面积图形50的蚀刻率，ERi为衬底10的第i小曝露面积图形的蚀刻率，x为蚀刻时间，bi为衬底10的第i小曝露面积图形的补偿蚀刻深度，ti为衬底10的第i小曝露面积图形的补偿蚀刻时间，且1≤i≤N-1，N为大于1的自然数。
值得一提的是，对于关系式(2)，由于1≤i≤N-1，N为大于1的自然数，且第N图形为衬底10的大曝露面积图形50，也即是衬底10上的最大曝露面积图形，因此衬底10的每个小曝露面积图形的蚀刻深度与蚀刻时间都具有不同的关系式：
yN-1＝ERN-1*x+bN-1 (20[N-1])；
yN-2＝ERN-2*x+bN-2 (20[N-2])；
……；
y1＝ER1*x+b1 (201)。
由于图形化后的光刻胶30的图形经过绝缘介质材料20，最终会转移到衬底10上，因此衬底10上具有与绝缘介质层21相同的图形，即衬底10具有一个大曝露面积图形和三个完全不同的小曝露面积图形，即N＝4，1≤i≤3，且衬底10的不同曝露面积图形的蚀刻率线图如图20所示。衬底10的每个小曝露面积图形的蚀刻深度与蚀刻时间的关系式如下：
y3＝ER3*x+b3 (203)；
y2＝ER2*x+b2 (202)；
y1＝ER1*x+b1 (201)。
步骤S322，设定目标蚀刻深度y(d’)。
步骤S323，根据关系式(1)，计算衬底10的大曝露面积图形50的蚀刻深度yN达到目标蚀刻深度y(d’)时的蚀刻时间x(t’)。
步骤S324，根据关系式(2)，依次计算衬底10的第i小曝露面积图形的蚀刻深度yi在蚀刻时间x(t’)达到目标蚀刻深度y(d’)时所需的补偿蚀刻深度bi。
步骤S325，根据关系式(3)，依次计算衬底10的第i小曝露面积图形的蚀刻深度yi达到对应的补偿蚀刻深度bi时所需的补偿蚀刻时间ti。
需要解释的是，如图20所示，由于衬底10的大曝露面积图形50的蚀刻率线图和衬底10的各个小曝露面积图形的蚀刻率线图具有交叉点，且目标蚀刻深度y(d’)已设定，衬底10的不同曝露面积图形的蚀刻率已知，因此，根据该交叉点对应的蚀刻时间x(t’)和目标蚀刻深度y(d’)并利用关系式(1)、关系式(2)和关系式(3)，可以很方便地求得补偿蚀刻深度bi和补偿蚀刻时间ti。
步骤S33，利用各个图形化后的掩膜层40的图形和绝缘介质层21的各个小曝露面积图形，对衬底10进行多次补偿性蚀刻，直至衬底10的各个小曝露面积图形的蚀刻时间均达到所需的补偿蚀刻时间，如图21～图24所示。
具体地说，步骤S33还包括：
步骤S331，利用位于顶层的图形化后的掩膜层40的图形和绝缘介质层21的被显露的小曝露面积图形，对衬底10进行补偿性蚀刻，如图21所示。
步骤S332，去除位于顶层的图形化后的掩膜层40。
多次重复上述步骤S331和步骤S332后，各个图形化后的掩膜层40由上至下依次去除，同时对衬底10的各个小曝露面积图形从小到大依次进行补偿性蚀刻，直至衬底10的各个小曝露面积图形的蚀刻时间均达到所需的补偿蚀刻时间。在本实施方式中，对衬底10的各个小曝露面积图形从小到大依次进行补偿性蚀刻，蚀刻形成一个小曝露面积图形后去除一层图形化后的掩膜层40，使各个图形化后的掩膜层40由上至下依次去除；如图21～图24所示，第1小曝露面积图形511的曝露面积小于第2小曝露面积图形512的曝露面积，第2小曝露面积图形512的曝露面积小于第3小曝露面积图形513的曝露面积，先对衬底10的第1小曝露面积图形511进行补偿性蚀刻，然后去除位于顶层的图形化后的第三掩膜层403，接着对衬底10的第2小曝露面积图形512进行补偿性蚀刻，然后去除位于顶层的图形化后的第二掩膜层402，最后对衬底10的第3小曝露面积图形513进行补偿性蚀刻，然后去除位于顶层的图形化后的第一掩膜层401。当然，在其他实施方式中，同一衬底10上可以具有更多的不同曝露面积图形，补偿性蚀刻方法以此类推。此外，需要说明的是，由于相邻两个小曝露面积图形的补偿蚀刻时间具有一定的时间差，在利用位于顶层的图形化后的掩膜层40的图形和绝缘介质层21的被显露的小曝露面积图形对衬底10进行补偿性蚀刻时，只需先完成该时间差的补偿性蚀刻，然后暂停补偿性蚀刻并去除位于顶层的图形化后的掩膜层40，接着继续下一个小曝露面积图形的补偿性蚀刻；在下一个小曝露面积图形在进行补偿性蚀刻的同时，上一个小曝露面积图形依然在进行补偿性蚀刻，以此类推，可以实现衬底10的各个小曝露面积图形的蚀刻时间均达到所需的补偿蚀刻时间，也即衬底10的各个小曝露面积图形的蚀刻深度同时达到所需的补偿蚀刻深度。
最后，执行步骤S4，以绝缘介质层21为掩膜，蚀刻衬底10，直至于衬底10上形成若干个不同曝露面积图形，且衬底10的不同曝露面积图形的蚀刻深度同时达到目标蚀刻深度，如图25所示。
需要说明的是，在本实施方式中，在预先补偿性蚀刻衬底10时，根据大、小曝露面积图形的蚀刻率差异，将各个图形化后的掩膜层40由下至上依次叠加，使绝缘介质层21的各个曝露面积图形按照蚀刻率从大到小依次被覆盖，然后利用具有较小蚀刻率的绝缘介质层21的小曝露面积图形对衬底10的各个小曝露面积图形依次进行补偿性蚀刻，得到衬底10的各个小曝露面积图形的补偿蚀刻深度。该补偿蚀刻深度通过预先建立蚀刻率关系式，再设定目标蚀刻深度，然后经由蚀刻率关系式求得蚀刻时间后得到。值得一提的是，在得到补偿蚀刻深度后，可以直接对衬底10进行补偿性蚀刻，直至衬底10的各个小曝露面积图形的蚀刻深度均达到所需的补偿蚀刻深度，从而完成对衬底10的补偿性蚀刻；也可根据蚀刻率关系式求得补偿蚀刻时间，然后对衬底10进行补偿性蚀刻，直至衬底10的各个小曝露面积图形的蚀刻时间均达到所需的补偿蚀刻时间后，衬底10的各个小曝露面积图形的蚀刻深度即达到补偿蚀刻深度，从而完成对衬底10的补偿性蚀刻。在对衬底10的补偿性蚀刻完成后，去除绝缘介质层21的大曝露面积图形上方的掩膜层40。最后，以绝缘介质层21为掩膜，对衬底10进行最终蚀刻时，衬底10的大曝露面积图形50与各个小曝露面积图形可得到均匀性的蚀刻深度，即同时达到目标蚀刻深度。
需要解释的是，在本实施方式中，衬底10的大曝露面积图形50和小曝露面积图形都是相对同一衬底10上的不同曝露面积图形而言的。如图13所示，将同一衬底10上的不同曝露面积图形中相对其他图形而言，曝露面积最大(或者剖面宽度最大)的图形定义为衬底10的大曝露面积图形50，其他的图形均定义为衬底10的小曝露面积图形51，而在衬底10的各个小曝露面积图形中，曝露面积最小(或者剖面宽度最小)的图形则可以定义为衬底10的最小曝露面积图形。
本发明的补偿性蚀刻方法，基于目标蚀刻深度并利用绝缘介质层21的小曝露面积图形，通过预先补偿性蚀刻衬底10的小曝露面积图形51来消除与蚀刻深宽比相关的负载效应，以消除在同一衬底10上的不同曝露面积图形的蚀刻深度差异，从而调控不同曝露面积图形的蚀刻深度达到一致，因此，本发明的补偿性蚀刻方法对于与蚀刻深宽比相关的负载效应引起的蚀刻深度差异的调控效果非常好，可以精准地控制关键尺寸及蚀刻深度，大大提高了集成电路制作的成功率，可以灵活运用于对半导体器件电气性能的调整，例如改善浅槽隔离结构的电学隔离效果、调整接触孔的电学接触问题等，从而有效提高制备得到的半导体器件电气性能和可靠性。
上面各种方法的步骤划分，只是为了描述清楚，实现时可以合并为一个步骤或者对某些步骤进行拆分，分解为多个步骤，只要包含相同的逻辑关系，都在本专利的保护范围内；对算法中或者流程中添加无关紧要的修改或者引入无关紧要的设计，但不改变其算法和流程的核心设计都在该专利的保护范围内。
本发明的第二实施方式涉及一种半导体器件的制备方法，其中，半导体器件的制备方法至少包括：
采用本发明第一实施方式的补偿性蚀刻方法，来消除半导体器件的薄膜蚀刻中与蚀刻深宽比相关的负载效应，从而调控半导体器件中薄膜的不同曝露面积图形的蚀刻深度达到一致。
不难发现，本实施方式需要第一实施方式配合实施，因此第二实施方式中提到的相关技术细节在本实施方式中依然有效，为了减少重复，这里不再赘述。相应地，本实施方式中提到的相关技术细节也可应用在第一实施方式中。
本实施方式的半导体器件的制备方法，采用本发明第一实施方式的补偿性蚀刻方法，能够有效消除半导体器件中薄膜的与蚀刻深宽比相关的负载效应，从而调控半导体器件中薄膜的不同曝露面积图形的蚀刻深度达到一致，进而得以调整半导体器件的电气性能，因此，通过上述方法得到的半导体器件，具有极佳的电气性能和可靠性。
本发明的第三实施方式涉及一种补偿性蚀刻结构，如图13和图25所示，其至少包括：
衬底10，衬底10具有若干个不同曝露面积图形，且衬底10的小曝露面积图形51具有补偿蚀刻深度，以使衬底10的不同曝露面积图形的蚀刻深度均达到目标蚀刻深度。
其中，衬底10通过其小曝露面积图形的补偿蚀刻深度来消除与蚀刻深宽比相关的负载效应，从而调控不同曝露面积图形的蚀刻深度达到一致。
在本实施方式中，衬底10可以具有若干个相同的大曝露面积图形和若干个相同的小曝露面积图形，衬底10的各个小曝露面积图形具有相同的补偿蚀刻深度。作为一个示例，如图13所示，衬底10具有一个大曝露面积图形和三个相同的小曝露面积图形，衬底10的各个小曝露面积图形具有相同的补偿蚀刻深度b。
并且，衬底10的小曝露面积图形51的补偿蚀刻深度基于目标蚀刻深度，并通过衬底10的大曝露面积图形50的蚀刻深度与蚀刻时间的如下关系式(1)以及衬底10的小曝露面积图形51的蚀刻深度与蚀刻时间的如下关系式(2)计算得到；
y大＝ER大*x (1)；
y小＝ER小*x+b (2)；
其中，y大为衬底10的大曝露面积图形50的蚀刻深度，y小为衬底10的小曝露面积图形51的蚀刻深度，ER大为衬底10的大曝露面积图形50的蚀刻率，ER小为衬底10的小曝露面积图形51的蚀刻率，x为蚀刻时间，b为补偿蚀刻深度；
其中，衬底10的小曝露面积图形51的补偿蚀刻深度b通过先设定目标蚀刻深度y(d’)，再根据关系式(1)，计算衬底10的大曝露面积图形50的蚀刻深度y大达到目标蚀刻深度y(d’)时的蚀刻时间x(t’)，最后根据关系式(2)，使衬底10的小曝露面积图形51的蚀刻深度y小在蚀刻时间x(t’)达到目标蚀刻深度y(d’)时来计算得到。
另外，在本实施方式中，衬底10也可以具有若干个相同的大曝露面积图形和若干个不完全相同或者完全不同的小曝露面积图形，衬底10的各个小曝露面积图形具有不完全相同或者完全不同的补偿蚀刻深度。作为另一个示例，如图25所示，衬底10具有一个大曝露面积图形和三个完全不同的小曝露面积图形，衬底10的各个小曝露面积图形具有不同的补偿蚀刻深度。
并且，衬底10的各个小曝露面积图形的补偿蚀刻深度基于目标蚀刻深度，并通过衬底10的大曝露面积图形的蚀刻深度与蚀刻时间的如下关系式(1)以及衬底10的各个小曝露面积图形的蚀刻深度与蚀刻时间的如下关系式(2)计算得到；
yN＝ERN*x (1)；
yi＝ERi*x+bi (2)；
其中，yN为衬底10的大曝露面积图形的蚀刻深度，yi为衬底10的第i小曝露面积图形的蚀刻深度，ERN为衬底10的大曝露面积图形的蚀刻率，ERi为衬底10的第i小曝露面积图形的蚀刻率，x为蚀刻时间，bi为衬底10的第i小曝露面积图形的补偿蚀刻深度，且1≤i≤N-1，N为大于1的自然数；
其中，衬底10的第i小曝露面积图形的补偿蚀刻深度bi通过先设定目标蚀刻深度y(d’)，再根据关系式(1)，计算衬底10的大曝露面积图形的蚀刻深度yN达到目标蚀刻深度y(d’)时的蚀刻时间x(t’)，最后根据关系式(2)，使衬底10的第i小曝露面积图形的蚀刻深度yi在蚀刻时间x(t’)达到目标蚀刻深度y(d’)时来计算得到。
在本实施方式中，衬底10的各个小曝露面积图形按照图形面积从小到大具有由深至浅的补偿蚀刻深度。如图25所示，衬底10的第1小曝露面积图形511具有补偿蚀刻深度b1，衬底10的第2小曝露面积图形512具有补偿蚀刻深度b2，衬底10的第3小曝露面积图形513具有补偿蚀刻深度b3，且由于第1小曝露面积图形511的图形面积小于第2小曝露面积图形512的图形面积，第2小曝露面积图形512的图形面积小于第3小曝露面积图形513的图形面积，因此，b1＞b2＞b3。
在本实施方式中，补偿性蚀刻结构还包括：
绝缘介质层21，形成于衬底10上，绝缘介质层21具有与衬底10对应的若干个不同曝露面积图形。
其中，绝缘介质层21的材料采用氮化硅或者二氧化硅。
不难发现，本实施方式为与第一实施方式相对应的产品实施方式，本实施方式可与第一实施方式互相配合实施。第一实施方式中提到的相关技术细节在本实施方式中依然有效，为了减少重复，这里不再赘述。相应地，本实施方式中提到的相关技术细节也可应用在第一实施方式中。
本实施方式的补偿性蚀刻结构，包括具有若干个不同曝露面积图形的衬底10，且衬底10的小曝露面积图形51具有补偿蚀刻深度，以使衬底10的不同曝露面积图形的蚀刻深度均达到目标蚀刻深度，也就是说，衬底10通过其小曝露面积图形的补偿蚀刻深度来消除与蚀刻深宽比相关的负载效应，以消除在同一衬底10上的不同曝露面积图形的蚀刻深度差异，从而调控不同曝露面积图形的蚀刻深度达到一致，因此，本实施方式的补偿性蚀刻结构可以精准地控制关键尺寸及蚀刻深度，大大提高了集成电路制作的成功率，可以灵活运用于对半导体器件电气性能的调整，例如改善浅槽隔离结构的电学隔离效果、调整接触孔的电学接触问题等，从而有效提高制备得到的半导体器件电气性能和可靠性。
本发明的第四实施方式涉及一种半导体器件，其中，半导体器件至少包括：
如本发明第三实施方式所涉及的补偿性蚀刻结构，以消除半导体器件的薄膜蚀刻中与蚀刻深宽比相关的负载效应，从而调控半导体器件中薄膜的不同曝露面积图形的蚀刻深度达到一致。
不难发现，本实施方式需要第三实施方式配合实施，因此第三实施方式中提到的相关技术细节在本实施方式中依然有效，为了减少重复，这里不再赘述。相应地，本实施方式中提到的相关技术细节也可应用在第三实施方式中。
本实施方式的半导体器件，由于采用本发明第三实施方式所涉及的补偿性蚀刻结构，能够有效消除半导体器件的薄膜蚀刻中与蚀刻深宽比相关的负载效应，从而调控半导体器件中薄膜的不同曝露面积图形的蚀刻深度达到一致，进而得以调整半导体器件的电气性能，因此，采用上述补偿性蚀刻结构的半导体器件，具有极佳的电气性能和可靠性。
综上所述，本发明的补偿性蚀刻方法及结构、半导体器件及其制备方法，具有以下有益效果：
本发明的补偿性蚀刻方法，基于目标蚀刻深度并利用绝缘介质层的小曝露面积图形，通过预先补偿性蚀刻衬底的小曝露面积图形来消除与蚀刻深宽比相关的负载效应，以消除在同一衬底上的不同曝露面积图形的蚀刻深度差异，从而调控不同曝露面积图形的蚀刻深度达到一致，因此，本发明的补偿性蚀刻方法对于与蚀刻深宽比相关的负载效应引起的蚀刻深度差异的调控效果非常好，可以精准地控制关键尺寸及蚀刻深度，大大提高了集成电路制作的成功率，可以灵活运用于对半导体器件电气性能的调整，从而有效提高制备得到的半导体器件电气性能和可靠性。
本发明的补偿性蚀刻结构，包括具有若干个不同曝露面积图形的衬底，且衬底的小曝露面积图形具有补偿蚀刻深度，以使衬底的不同曝露面积图形的蚀刻深度均达到目标蚀刻深度，也就是说，衬底通过其小曝露面积图形的补偿蚀刻深度来消除与蚀刻深宽比相关的负载效应，以消除在同一衬底上的不同曝露面积图形的蚀刻深度差异，从而调控不同曝露面积图形的蚀刻深度达到一致，因此，本发明的补偿性蚀刻结构可以精准地控制关键尺寸及蚀刻深度，大大提高了集成电路制作的成功率，可以灵活运用于对半导体器件电气性能的调整，从而有效提高制备得到的半导体器件电气性能和可靠性。
本发明的半导体器件及其制备方法，采用上述本发明的补偿性蚀刻方法及结构，能够有效消除半导体器件的薄膜蚀刻中与蚀刻深宽比相关的负载效应，从而调控半导体器件中薄膜的不同曝露面积图形的蚀刻深度达到一致，进而得以调整半导体器件的电气性能，因此，通过上述方法得到的半导体器件，具有极佳的电气性能和可靠性。
所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施方式仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施方式进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (13)

1.一种补偿性蚀刻方法，其特征在于，所述补偿性蚀刻方法至少包括如下步骤：
提供衬底(10)；
于所述衬底(10)上形成绝缘介质层(21)，所述绝缘介质层(21)具有若干个不同曝露面积图形；
基于目标蚀刻深度并利用所述绝缘介质层(21)的小曝露面积图形，补偿性蚀刻所述衬底(10)；
以所述绝缘介质层(21)为掩膜，蚀刻所述衬底(10)，直至于所述衬底(10)上形成若干个不同曝露面积图形，且所述衬底(10)的不同曝露面积图形的蚀刻深度同时达到所述目标蚀刻深度；
其中，在以所述绝缘介质层(21)为掩膜，蚀刻所述衬底(10)之前，通过预先补偿性蚀刻所述绝缘介质层(21)的小曝露面积图形对应的所述衬底(10)来消除与蚀刻深宽比相关的负载效应，从而调控不同曝露面积图形的蚀刻深度达到一致；
其中，基于目标蚀刻深度并利用所述绝缘介质层(21)的小曝露面积图形，补偿性蚀刻所述衬底(10)的步骤，包括：
于所述绝缘介质层(21)上形成图形化后的掩膜层(40)，所述图形化后的掩膜层(40)覆盖所述绝缘介质层(21)的大曝露面积图形，其中，所述绝缘介质层(21)具有若干个相同的大曝露面积图形和若干个相同的小曝露面积图形；
基于所述目标蚀刻深度计算所述衬底(10)的小曝露面积图形的补偿蚀刻深度；
利用所述图形化后的掩膜层(40)的图形和所述绝缘介质层(21)的小曝露面积图形，对所述衬底(10)进行补偿性蚀刻，直至所述衬底(10)的小曝露面积图形(51)的蚀刻深度达到所述补偿蚀刻深度；
去除所述图形化后的掩膜层(40)；
其中，基于所述目标蚀刻深度计算所述衬底(10)的小曝露面积图形(51)的补偿蚀刻深度的步骤，包括：
建立所述衬底(10)的不同曝露面积图形的蚀刻深度与蚀刻时间的线性关系式，其中，所述衬底(10)的大曝露面积图形(50)的蚀刻深度与蚀刻时间具有如下关系式(1)，所述衬底(10)的小曝露面积图形(51)的蚀刻深度与蚀刻时间具有如下关系式(2)；
y大＝ER大*x (1)；
y小＝ER小*x+b (2)；
其中，y大为所述衬底(10)的大曝露面积图形(50)的蚀刻深度，y小为所述衬底(10)的小曝露面积图形(51)的蚀刻深度，ER大为所述衬底(10)的大曝露面积图形(50)的蚀刻率，ER小为所述衬底(10)的小曝露面积图形(51)的蚀刻率，x为蚀刻时间，b为所述补偿蚀刻深度；
设定所述目标蚀刻深度y(d’)；
根据关系式(1)，计算所述衬底(10)的大曝露面积图形(50)的蚀刻深度y大达到所述目标蚀刻深度y(d’)时的蚀刻时间x(t’)；
根据关系式(2)，计算所述衬底(10)的小曝露面积图形(51)的蚀刻深度y小在蚀刻时间x(t’)达到所述目标蚀刻深度y(d’)时所需的所述补偿蚀刻深度b。
2.根据权利要求1所述的补偿性蚀刻方法，其特征在于，于所述衬底(10)上形成一绝缘介质层(21)，所述绝缘介质层(21)具有若干个不同曝露面积图形的步骤，包括：
于所述衬底(10)上形成绝缘介质材料(20)；
于所述绝缘介质材料(20)上形成光刻胶(30)，图形化所述光刻胶(30)，其中，所述图形化后的光刻胶(30)具有不同曝露面积图形；
利用所述图形化后的光刻胶(30)的图形，蚀刻所述绝缘介质材料(20)，以得到与所述图形化后的光刻胶(30)图形对应的所述绝缘介质层(21)；
去除所述图形化后的光刻胶(30)。
3.根据权利要求1所述的补偿性蚀刻方法，其特征在于，于所述绝缘介质层(21)上形成图形化后的掩膜层(40)的步骤，包括：
于所述绝缘介质层(21)上形成一掩膜层(40)，所述掩膜层(40)覆盖所述绝缘介质层(21)的若干个不同曝露面积图形；
图形化所述掩膜层(40)，去除位于所述绝缘介质层(21)的小曝露面积图形上方的所述掩膜层(40)，以得到所述图形化后的掩膜层(40)。
4.一种补偿性蚀刻方法，其特征在于，所述补偿性蚀刻方法至少包括如下步骤：
提供衬底(10)；
于所述衬底(10)上形成绝缘介质层(21)，所述绝缘介质层(21)具有若干个不同曝露面积图形；
基于目标蚀刻深度并利用所述绝缘介质层(21)的小曝露面积图形，补偿性蚀刻所述衬底(10)；
以所述绝缘介质层(21)为掩膜，蚀刻所述衬底(10)，直至于所述衬底(10)上形成若干个不同曝露面积图形，且所述衬底(10)的不同曝露面积图形的蚀刻深度同时达到所述目标蚀刻深度；
其中，在以所述绝缘介质层(21)为掩膜，蚀刻所述衬底(10)之前，通过预先补偿性蚀刻所述绝缘介质层(21)的小曝露面积图形对应的所述衬底(10)来消除与蚀刻深宽比相关的负载效应，从而调控不同曝露面积图形的蚀刻深度达到一致；
其中，基于目标蚀刻深度并利用所述绝缘介质层(21)的小曝露面积图形，补偿性蚀刻所述衬底(10)的步骤，包括：
于所述绝缘介质层(21)上形成若干个图形化后的掩膜层(40)，各个所述图形化后的掩膜层(40)由下至上依次叠加，使所述绝缘介质层(21)的各个不同曝露面积图形从大到小依次被覆盖，直至仅暴露所述绝缘介质层(21)的最小曝露面积图形，其中，相邻的所述图形化后的掩膜层(40)采用不同的材质，所述绝缘介质层(21)具有若干个相同的大曝露面积图形和若干个不完全相同或者完全不同的小曝露面积图形；
基于所述目标蚀刻深度计算所述衬底(10)的各个小曝露面积图形(51)的补偿蚀刻时间；
利用各个所述图形化后的掩膜层(40)的图形和所述绝缘介质层(21)的各个小曝露面积图形，对所述衬底(10)进行多次补偿性蚀刻，直至所述衬底(10)的各个小曝露面积图形(51)的蚀刻时间均达到所需的补偿蚀刻时间；
其中，基于所述目标蚀刻深度计算所述衬底(10)的各个小曝露面积图形(51)的补偿蚀刻时间的步骤，包括：
建立所述衬底(10)的N个曝露面积图形的蚀刻深度与蚀刻时间的线性关系式，其中，所述衬底(10)的大曝露面积图形(50)的蚀刻深度与蚀刻时间具有如下关系式(1)，所述衬底(10)的各个小曝露面积图形(51)的蚀刻深度与蚀刻时间具有如下关系式(2)，所述衬底(10)的各个小曝露面积图形(51)的补偿蚀刻深度与补偿蚀刻时间具有如下关系式(3)；
yN＝ERN*x (1)；
yi＝ERi*x+bi (2)；
bi＝ERi*ti (3)；
其中，yN为所述衬底(10)的大曝露面积图形(50)的蚀刻深度，yi为所述衬底(10)的第i小曝露面积图形的蚀刻深度，ERN为所述衬底(10)的大曝露面积图形(50)的蚀刻率，ERi为所述衬底(10)的第i小曝露面积图形的蚀刻率，x为蚀刻时间，bi为所述衬底(10)的第i小曝露面积图形的补偿蚀刻深度，ti为所述衬底(10)的第i小曝露面积图形的补偿蚀刻时间，且1≤i≤N-1，N为大于1的自然数；
设定所述目标蚀刻深度y(d’)；
根据关系式(1)，计算所述衬底(10)的大曝露面积图形(50)的蚀刻深度yN达到所述目标蚀刻深度y(d’)时的蚀刻时间x(t’)；
根据关系式(2)，依次计算所述衬底(10)的第i小曝露面积图形的蚀刻深度yi在蚀刻时间x(t’)达到所述目标蚀刻深度y(d’)时所需的补偿蚀刻深度bi；
根据关系式(3)，依次计算所述衬底(10)的第i小曝露面积图形的蚀刻深度yi达到对应的补偿蚀刻深度bi时所需的补偿蚀刻时间ti。
5.根据权利要求4所述的补偿性蚀刻方法，其特征在于，于所述绝缘介质层(21)上形成若干个图形化后的掩膜层(40)的步骤，包括：
于所述绝缘介质层(21)上形成一掩膜层(40)，所述掩膜层(40)覆盖所述绝缘介质层(21)的被显露的各个不同曝露面积图形；
图形化所述掩膜层(40)，保留位于所述绝缘介质层(21)的较大曝露面积图形上方的所述掩膜层(40)；
多次重复上述步骤后，各个所述图形化后的掩膜层(40)由下至上依次叠加，使所述绝缘介质层(21)的各个不同曝露面积图形从大到小依次被覆盖，直至仅暴露所述绝缘介质层(21)的最小曝露面积图形。
6.根据权利要求4所述的补偿性蚀刻方法，其特征在于，利用各个所述图形化后的掩膜层(40)的图形和所述绝缘介质层(21)的各个小曝露面积图形，对所述衬底(10)进行多次补偿性蚀刻的步骤，包括：
利用位于顶层的所述图形化后的掩膜层(40)的图形和所述绝缘介质层(21)的被暴露的小曝露面积图形，对所述衬底(10)进行补偿性蚀刻；
去除位于顶层的所述图形化后的掩膜层(40)；
多次重复上述步骤后，各个所述图形化后的掩膜层(40)由上至下依次去除，同时对所述衬底(10)的各个小曝露面积图形(51)从小到大依次进行补偿性蚀刻，直至所述衬底(10)的各个小曝露面积图形(51)的蚀刻时间均达到所需的补偿蚀刻时间。
7.根据权利要求4所述的补偿性蚀刻方法，其特征在于，所述掩膜层(40)的材料采用氮化硅、二氧化硅、无定形碳或者含有碳、氢、氧化合物的感光材料，所述绝缘介质层(21)的材料采用氮化硅或者二氧化硅。
8.一种半导体器件的制备方法，其特征在于，所述半导体器件的制备方法至少包括：
采用如权利要求1～7任一项所述的补偿性蚀刻方法，来消除所述半导体器件的薄膜蚀刻中与蚀刻深宽比相关的负载效应，从而调控所述半导体器件中薄膜的不同曝露面积图形的蚀刻深度达到一致。
9.一种补偿性蚀刻结构，其特征在于，所述补偿性蚀刻结构至少包括：
衬底(10)，所述衬底(10)具有若干个不同曝露面积图形，且所述衬底(10)的小曝露面积图形(51)具有补偿蚀刻深度，以使所述衬底(10)的不同曝露面积图形的蚀刻深度均达到目标蚀刻深度；
其中，所述衬底(10)通过其小曝露面积图形(51)的补偿蚀刻深度来消除与蚀刻深宽比相关的负载效应，从而调控不同曝露面积图形的蚀刻深度达到一致；
所述衬底(10)具有若干个相同的大曝露面积图形(50)和若干个相同的小曝露面积图形(51)，所述衬底(10)的各个小曝露面积图形(51)具有相同的补偿蚀刻深度；
所述衬底(10)的小曝露面积图形(51)的补偿蚀刻深度基于所述目标蚀刻深度，并通过所述衬底(10)的大曝露面积图形(50)的蚀刻深度与蚀刻时间的如下关系式(1)以及所述衬底(10)的小曝露面积图形(51)的蚀刻深度与蚀刻时间的如下关系式(2)计算得到；
y大＝ER大*x (1)；
y小＝ER小*x+b (2)；
其中，y大为所述衬底(10)的大曝露面积图形(50)的蚀刻深度，y小为所述衬底(10)的小曝露面积图形(51)的蚀刻深度，ER大为所述衬底(10)的大曝露面积图形(50)的蚀刻率，ER小为所述衬底(10)的小曝露面积图形(51)的蚀刻率，x为蚀刻时间，b为所述补偿蚀刻深度；
其中，所述衬底(10)的小曝露面积图形(51)的补偿蚀刻深度b通过先设定所述目标蚀刻深度y(d’)，再根据关系式(1)，计算所述衬底(10)的大曝露面积图形(50)的蚀刻深度y大达到所述目标蚀刻深度y(d’)时的蚀刻时间x(t’)，最后根据关系式(2)，使所述衬底(10)的小曝露面积图形(51)的蚀刻深度y小在蚀刻时间x(t’)达到所述目标蚀刻深度y(d’)时来计算得到。
10.一种补偿性蚀刻结构，其特征在于，所述补偿性蚀刻结构至少包括：
衬底(10)，所述衬底(10)具有若干个不同曝露面积图形，且所述衬底(10)的小曝露面积图形(51)具有补偿蚀刻深度，以使所述衬底(10)的不同曝露面积图形的蚀刻深度均达到目标蚀刻深度；
其中，所述衬底(10)通过其小曝露面积图形(51)的补偿蚀刻深度来消除与蚀刻深宽比相关的负载效应，从而调控不同曝露面积图形的蚀刻深度达到一致；
所述衬底(10)具有若干个相同的大曝露面积图形(50)和若干个不完全相同或者完全不同的小曝露面积图形(51)，所述衬底(10)的各个小曝露面积图形(51)具有不完全相同或者完全不同的补偿蚀刻深度；
所述衬底(10)的各个小曝露面积图形(51)的补偿蚀刻深度基于所述目标蚀刻深度，并通过所述衬底(10)的大曝露面积图形(50)的蚀刻深度与蚀刻时间的如下关系式(1)以及所述衬底(10)的各个小曝露面积图形(51)的蚀刻深度与蚀刻时间的如下关系式(2)计算得到；
yN＝ERN*x (1)；
yi＝ERi*x+bi (2)；
其中，yN为所述衬底(10)的大曝露面积图形(50)的蚀刻深度，yi为所述衬底(10)的第i小曝露面积图形的蚀刻深度，ERN为所述衬底(10)的大曝露面积图形(50)的蚀刻率，ERi为所述衬底(10)的第i小曝露面积图形的蚀刻率，x为蚀刻时间，bi为所述衬底(10)的第i小曝露面积图形的补偿蚀刻深度，且1≤i≤N-1，N为大于1的自然数；
其中，所述衬底(10)的第i小曝露面积图形的补偿蚀刻深度bi通过先设定所述目标蚀刻深度y(d’)，再根据关系式(1)，计算所述衬底(10)的大曝露面积图形(50)的蚀刻深度yN达到所述目标蚀刻深度y(d’)时的蚀刻时间x(t’)，最后根据关系式(2)，使所述衬底(10)的第i小曝露面积图形的蚀刻深度yi在蚀刻时间x(t’)达到所述目标蚀刻深度y(d’)时来计算得到。
11.根据权利要求10所述的补偿性蚀刻结构，其特征在于，所述衬底(10)的各个小曝露面积图形(51)按照图形面积从小到大具有由深至浅的补偿蚀刻深度。
12.根据权利要求9或10所述的补偿性蚀刻结构，其特征在于，所述补偿性蚀刻结构还包括：
绝缘介质层(21)，形成于所述衬底(10)上，所述绝缘介质层(21)具有与所述衬底(10)对应的若干个不同曝露面积图形。
13.一种半导体器件，其特征在于，所述半导体器件至少包括：
如权利要求9～12任一项所述的补偿性蚀刻结构，以消除所述半导体器件的薄膜蚀刻中与蚀刻深宽比相关的负载效应，从而调控所述半导体器件中薄膜的不同曝露面积图形的蚀刻深度达到一致。
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