CN110902142B - 半导体晶片载具及包装方法 - Google Patents

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Abstract

本揭示案揭露一种半导体晶片载具及包装方法。多个实施例提供托载半导体晶片的一半导体晶片载具。晶片载具在运输及/或储存期间保护半导体晶片免于可能的损坏。晶片载具是挠性的，且可能缠绕在卷轴上以便于运输及储存。在一个实施例中，晶片载具包括具有收纳半导体晶片的插座的支撑基板、密封插座及将半导体晶片托载在插座内的覆盖层，及牢固地将支撑基板与覆盖层耦合在一起的插塞。

Description

半导体晶片载具及包装方法
技术领域
本揭示案有关于半导体晶片载具及包装方法。
背景技术
诸如膝上型电脑、智能电话，及平板电脑的诸多装置皆利用占用面积小的半导体晶片，以便使元件中可能包括的晶片数量最佳化，并将元件总尺寸及重量减少至最小。例如，晶圆级晶片尺度封装(wafer level chip scale package；WLCSP)往往用于移动装置，因为晶圆级晶片尺度封装尺寸小(例如占用面积、厚度及重量皆减少)于其他种类的半导体晶片，且可直接地安装在印刷电路板(printed circuit board；PCB)上。
由于半导体晶片尺寸小，其脆弱易碎且往往在自半导体制造商运输至元件制造商期间损坏。运输期间的半导体晶片损坏是不符合要求的，因为诸如移动装置制造商及汽车装置制造商的诸多制造商皆要求部件交付时部件的缺陷(如有)极少。
发明内容
本揭示案提供一种半导体晶片载具，其包括一基板，此基板包括在第一方向延伸的第一细长通道；在第一方向延伸的第二细长通道；以及在第一方向彼此对齐的多个空腔。多个空腔定位在第一细长通道与第二细长通道之间。第一细长通道与第二细长通道在横向于第一方向的第二方向上隔开。半导体晶片进一步包括经配置以被插入第一细长通道中的第一细长插塞；经配置以被插入第二细长通道中的第二细长插塞；以及在第一细长插塞与第二细长插塞分别被插入第一细长通道与第二细长通道中时，使基板与第一细长插塞及第二细长插塞分隔开的覆盖层。
本揭示案另提供一种半导体晶片载具，其包括一基板，此基板包括第一通道；第二通道；以及第一通道与第二通道之间的多个插座。
本揭示案另提供一种包装方法，其包括将晶片定位于基板中相应的插座内；将覆盖层定位于基板上方；将插塞定位于覆盖层上方，此插塞覆盖基板中的通道；以及通过将插塞插入通道，来将覆盖层的部分推入通道内。
附图说明
本揭示案的态样在结合附图阅读以下详细说明时得以最清晰地理解。应注意，依据产业中的标准惯例，各种特征并非按比例绘制。事实上，各种特征的尺寸可任意增大或减小，以便于论述明晰。
图1是依据一些实施例的缠绕卷轴的一晶片载具；
图2是依据一些实施例的一支撑基板的俯视图；
图3是依据一些实施例的一支撑基板沿图2中绘示的线段3-3的横截面视图；
图4是依据一些实施例的一支撑基板的俯视图，其中半导体晶片置于插座中；
图5是依据一些实施例的一支撑基板沿图4中绘示的线段5-5的一横截面视图，其中半导体晶片置于插座中；
图6是依据一些实施例的一支撑基板上一覆盖层的俯视图，其中半导体晶片置于插座中；
图7是依据一些实施例的一支撑基板上一覆盖层沿图6中绘示的线段7-7的一横截面视图，其中半导体晶片置于插座中；
图8是依据一些实施例的固定至包含半导体晶片的一支撑基板上的一覆盖层的俯视图；
图9是依据一些实施例的固定至包含半导体晶片的一支撑基板上一覆盖层沿图8中绘示的线段9-9的一横截面视图；
图10是依据一些实施例的固定至包含半导体晶片的一支撑基板上的一覆盖层的俯视图；
图11是依据一些实施例的固定至包含半导体晶片的一支撑基板上一覆盖层沿图10中绘示的线段11-11的一横截面视图；
图12是依据一些实施例的一支撑基板的俯视图；
图13是依据一些实施例的一支撑基板沿图12中绘示的线段13-13的横截面视图。
具体实施方式
以下揭示案提供众多不同实施例或实例以用于实施本案提供标的的不同特征。下文描述组件及配置的特定实例以简化本揭示案。当然，此仅是实例，并非意欲限制。例如，下文描述中第一特征于第二特征上方或之上的形成可包括第一特征与第二特征直接接触而形成的实施例，及亦可包括第一特征与第二特征之间可能形成额外特征，以使得第一特征与第二特征不可直接接触的实施例。此外，本揭示案可在各种实例中反复参考数字及/或字母。此反复是以简单与明晰为目的，且其自身不规定本文论述的各种实施例及/或配置之间的关系。
而且，本案可能使用诸如“在...之下”、“在...下方”、“下部”、“在...之上”、“上部”等等空间相对术语以便于描述，以描述一个元件或特征与另一(或更多个)元件或特征的关系，如附图中所示。除附图中绘示的定向之外，空间相对术语意欲包括元件在使用或操作中的不同定向。设备可能以其他方式定向(旋转90度或其他定向)，且本案所使用的空间相对描述词可由此进行同样理解。
如上文所论述，半导体晶片往往由于尺寸小而在自半导体制造商运输至元件制造商期间损坏。为了使在运输期间损坏的半导体晶片数目减到最少，晶片往往通过使用带材及卷轴包装方法进行运输。带材及卷轴包装方法一般包括将半导体晶片置于载体带上，利用粘性盖带将半导体晶片密封在载体带上，并用粘性盖带围绕卷轴缠绕载体带以用于运输。
然而，现有带材及卷轴包装方法具有数个缺陷。例如，由于粘性盖带包括粘接层，因此半导体晶片将往往在无意间粘在粘性盖带自身上。因此，无法以正常方式从载体带移除半导体晶片，此影响后续处理步骤，或半导体晶片在尝试从粘性盖带移除晶片时损坏。此外，载体带及粘性盖带一般仅用一次，随后被处理掉。亦即，一旦半导体晶片交付至其所需目的地，载体带及粘性盖带即被丢弃。载体带及粘性盖带不被重复使用，因为从载体带上移除粘性盖带时，载体带往往会损坏。而且，使用一次(亦即粘住载体带并从载体带移除)之后，粘性盖带往往丧失其粘性特性。因此，现有带材及卷轴包装方法往往产生废料，且因此，一般具有较高相关成本。此外，现有粘性盖带一般包括多个层(例如，粘接层、支撑层，及/或涂层)。因而，将粘性盖带粘附至载体带会大幅增大载体带的整体厚度，且因此限制单个卷轴中可包括的半导体晶片的数目。
本揭示案是针对半导体晶片载具的实施例，此载具用于在运输及/或储存期间托载及保护半导体晶片。图1是依据一些实施例的缠绕卷轴12的半导体晶片载具10。
晶片载具10托载半导体晶片及保护半导体晶片免于损坏。晶片载具10能够托载众多半导体晶片(例如，最多4000个或4000个以上半导体晶片)。在一个实施例中，晶片载具10是挠性的。因而，如图1所示，晶片载具10可能缠绕卷轴12以用于运输及/或储存。通过将晶片载具10缠绕在卷轴12周围，众多半导体晶片可便利地一同包装在单个紧凑封装中。然而，应注意，在一些实施例中，晶片载具10亦可为非挠性的(亦即，刚性)，在此种情况下，晶片载具10不可缠绕卷轴。
晶片载具10包括具有收纳半导体晶片的插座的支撑基板、密封插座及将半导体晶片托载在插座内的覆盖层，及牢固地将支撑基板与覆盖层耦合在一起的插塞。本案将针对图2到图9进一步详细论述晶片载具10的组装。
图2是依据一些实施例的一支撑基板14的俯视图。图3是依据一些实施例的一支撑基板14沿图2中绘示的线段3-3的横截面视图。共同参看图2及
图3是有益处的。应注意，图2仅绘示支撑基板14的一部分。
支撑基板14是晶片载具10的一基层。支撑基板14为半导体晶片提供一支撑件或载体。如将针对图6及图7进一步详细论述，在一个实施例中，支撑基板14的表面15(亦即，如图2及图3中所示的上表面)大体上与彼此共面。支撑基板14包括插座16及通道18。
在一个实施例中，支撑基板14延伸达晶片载具10的整个长度(亦即，最长的尺寸)。换言之，支撑基板14自晶片载具10的第一端伸出；沿晶片载具10的长度延伸；以及到达晶片载具10的与第一端相对的第二端。
在一个实施例中，支撑基板14是一个连续件。在一个实施例中，支撑基板14由塑胶材料制成。例如，在一个实施例中，支撑基板14由聚碳酸酯(polycarbonate)、聚对酞酸乙二酯(polyethylene terephthalate)、聚丙烯(polypropylene)、聚苯乙烯(polystyrene)、聚氯乙烯(polyvinyl chloride)，或上述各者的组合制成。
插座16是支撑基板14内的空腔。如将针对图4及图5进一步详细论述，插座16经配置以收纳及托载半导体晶片。插座16中每一者足够大，可容纳所需半导体晶片。例如，插座16的每一者具有深度、宽度，及长度，以使得插座内的半导体晶片完全包含在插座内。应注意，尽管图2中绘示四个插座16，但图2仅绘示支撑基板14的一部分，且支撑基板14可包括任何数目的插座。
在一个实施例中，插座16的所处位置使得插座16彼此对齐。例如，如图2中所示，插座16以单列对齐。其他的排列亦是可能的。例如，在一个实施例中，支撑基板14包括排列在一阵列中的插座，此阵列包括多个列及行。
在一个实施例中，如图2所示，全部插座16尺寸相同，以容纳具有一个尺寸的半导体晶片。在一个实施例中，插座16具有不同的尺寸。例如，在一个实施例中，插座16具有至少两个不同尺寸，以便容纳至少两个不同尺寸的半导体晶片。
在一个实施例中，插座16中每一者具有一形状以容纳所需半导体晶片。例如，亦如图2中绘示，插座16中每一者具有一矩形，以便容纳矩形的半导体晶片。其他的形状亦是可能的。例如，在一个实施例中，插座16的一或更多者的形状是正方形或圆形的，以便容纳正方形或圆形半导体晶片。
通道18是支撑基板14内的细长空腔。如将针对图6至图9进一步详细论述，通道18经配置以收纳插塞。插塞被插入通道18中以便将覆盖层固定或附着在支撑基板14上。
在一个实施例中，通道18沿支撑基板14的整个长度(亦即，最长的尺寸)延伸。例如，亦如图2中绘示，通道18在一垂直方向沿支撑基板14的侧面延伸。
在一个实施例中，通道18沿支撑基板14的整个长度延伸。换言之，通道18自支撑基板14的第一端伸出；沿支撑基板14的长度延伸；以及到达支撑基板14的与第一端相对的第二端。在其他实施例中，多个通道18经提供于支撑基板14中；然而，此等多个通道18中无一者延伸达支撑基板14的整个长度。例如，支撑基板14可包括三个通道18，其中无一通道18各自延伸达支撑基板的整个长度，但此三个通道18的组合大体上占据支撑基板14的整个长度。
在一个实施例中，如图2及图3所示，支撑基板14包括两个通道18，及此两个通道18定位于插座16的相对侧上。换言之，插座16定位于两个通道18之间，以使得通道18通过插座16而彼此间隔开。
在一个实施例中，通道18具有等于或小于插座16的深度的一深度。例如，如图3所示，插座16中的每一者具有一深度d1，及通道18中每一者具有小于深度d1的一深度d2。在一个实施例中，深度d1在2至10毫米之间。在一个实施例中，深度d2在1与5毫米之间。深度d1、d2不限于前述深度，及在其他实施例中可比上文给定的实例深或浅。通过具有等于或小于插座16深度的通道18深度，支撑基板14厚度可降至最小，及由此晶片载具10厚度可降至最小。亦即，支撑基板14的厚度将由插座16的深度设定，而非由通道18的深度设定。此外，对通道18使用较小深度可减少用以制造支撑基板14的材料数量，且由此减少制造成本。
在一个实施例中，通道18具有小于插座16的宽度。例如，如图3所示，插座16中的每一者具有一宽度w1，及通道18中每一者具有小于宽度w1的一宽度w2。在一个实施例中，宽度w1在10与50毫米之间。在一个实施例中，宽度w2在1与5毫米之间。宽度w1、w2不限于前述宽度，及在其他实施例中可比上文给定的实例宽或窄。通过对通道18使用较小宽度，插座16的尺寸可得以最大化。换言之，支撑基板14的大部分面积可用于插座16。因而，插座16能够容纳更大半导体晶片。
如前文所论述，在一个实施例中，晶片载具10是挠性的。因而，晶片载具10可能易于缠绕卷轴12以用于运输及/或储存。为改良晶片载具10的挠性，在一个实施例中，支撑基板14压刻在诸如塑胶的单层材料中。例如，亦如图3中绘示，支撑基板14通过模制或冲压塑胶材料的层20以形成插座16及通道18。然而，应注意，其他制程可用以制造支撑基板14。
为了进一步改良晶片载具10的挠性，在一个实施例中，层20具有极薄的厚度t1。在一个实施例中，厚度t1在1与2毫米之间。在其他实施例中，厚度t1小于1毫米或大于2毫米。对支撑基板14使用薄层20亦减少用以制造支撑基板14的材料数量，且由此减少制造成本。
一旦支撑基板14制造而成，半导体晶片被载入至支撑基板14上。图4是依据一些实施例的支撑基板14的俯视图，其中半导体晶片22被置于插座16中。图5是依据一些实施例的一支撑基板14沿图4中绘示的线段5-5的一横截面视图，其中半导体晶片22置于插座16中。共同参看图4及图5是有益处的。
通过将半导体晶片22置于插座16内而将半导体晶片22载入支撑基板14上。在图4及图5中绘示的实施例中，半导体晶片22是具有焊球24的晶圆级晶片尺度封装(waferlevel chip scale package；WLCSP)。然而，应注意，任何类型的半导体晶片皆可被载入支撑基板14上。
在一个实施例中，为了保护半导体晶片22的脆弱易碎组件，半导体晶片22定位于插座16中，以使得半导体晶片22的最易碎的侧面定位于插座16的底座上。例如，亦如图5中绘示，由于半导体晶片22的侧26(亦即，底侧)比侧28(亦即，顶侧)更脆弱易碎，因此具有焊球24的半导体晶片22的侧26面对插座16的基底。
在一个实施例中，单个半导体晶片22置于插座16中的每一者中。例如，亦如图4中绘示，半导体晶片22中的每一者定位于其自身的插座16中。因而，在运输期间，半导体晶片22将不由于与其他半导体晶片接触而损坏。
如先前论述，插座16的每一者的尺寸可容纳所需的半导体晶片22。在一个实施例中，插座16的每一者具有深度、宽度，及长度，以使得插座16内的半导体晶片22完全包含在插座16内。例如，亦如图5中绘示，半导体晶片22不延伸至插座16以外(亦即，超出支撑基板14的上表面15)。
在一个实施例中，插座16的尺寸使得插座16侧壁与半导体晶片22直接相邻。例如，如图4及图5中绘示，插座16侧壁与半导体晶片22相隔达距离s1、s2。在一个实施例中，距离s1、s2在0.1至1毫米之间。在其他实施例中，距离s1、s2小于0.1毫米或大于1.0毫米。使插座16侧壁与半导体晶片22直接相邻，可能在运输期间使半导体晶片22在插座16中的运动减至最少，或防止此运动，此可对半导体晶片22产生损害。
在半导体晶片22被载入支撑基板14上之后，覆盖层30定位于支撑基板14上方。图6是依据一些实施例的位于支撑基板14上的覆盖层30的俯视图，其中半导体晶片22置于插座16中。图7是依据一些实施例的位于一支撑基板14上的覆盖层30沿图6中绘示的线段7-7的一横截面视图，其中半导体晶片22置于插座16中。共同参看图6及图7是有益处的。
覆盖层30定位于支撑基板14上。特定而言，覆盖层30覆盖在支撑基板14上表面上以覆盖及围封插座16及通道18。覆盖层30用以密封插座及将半导体晶片22托载在插座16内。在其他实施例中，覆盖层30位于支撑基板14上表面上方，但例如在另一层材料插入覆盖层30与支撑基板14上表面之间时，覆盖层30并不实体接触支撑基板14上表面。
类似于支撑基板14，在一个实施例中，覆盖层30延伸达晶片载具10的整个长度(亦即，最长的尺寸)。亦即，覆盖层30自晶片载具10的第一端伸出；沿晶片载具10的长度延伸；以及到达晶片载具10的与第一端相对的第二端。在其他实施例中，例如在支撑基板14由多件覆盖层30覆盖时，覆盖层30延伸程度少于晶片载具10的整个长度。
在一个实施例中，覆盖层30是单个连续的层。在一个实施例中，覆盖层30由塑胶材料制成。例如，覆盖层30由聚碳酸酯、聚对酞酸乙二酯、聚丙烯、聚苯乙烯，或聚氯乙烯材料，或上述各者的组合制成。
如前文所论述，在一个实施例中，支撑基板14的表面15大体上与彼此共面。大体上共面的表面15为覆盖层30提供大体上平面的表面，以使得覆盖层30在位于支撑基板14上方时平坦铺展。因而，覆盖层30不会不必要地增大晶片载具10的总体厚度。
如上文所论述，在一个实施例中，晶片载具10是挠性的。因而，晶片载具10可能易于缠绕卷轴12以用于运输及/或储存。为改良晶片载具10的挠性，在一个实施例中，覆盖层30具有较薄厚度t2，以使得覆盖层30可易于弯曲。在一个实施例中，厚度t2在0.1至1毫米之间。在其他实施例中，厚度t2小于0.1毫米或大于1.0毫米。此外，薄覆盖层30将不会不必要地增大晶片载具10的总体厚度。而且，使用薄覆盖层30可通过减少用于制造覆盖层30的材料数量，来降低制造成本。
在一个实施例中，覆盖层30是非粘接层。换言之，覆盖层30不包括任何粘性，无法使覆盖层30粘附至支撑基板14。相反，覆盖层30利用机械扣件或插塞32而经固定至支撑基板14。亦如图7中绘示，插塞32与通道18对齐(亦即，直接定位于通道18上方)，以使得支撑基板14及插塞32通过覆盖层30而彼此分隔开。依据本案所述实施例，插塞32插入通道18中以将覆盖层30的部分推入通道18内。通过利用插塞32而将覆盖层30的部分推入通道18，覆盖层30牢固地固持至支撑基板14。
图8是依据一些实施例的固定至包含半导体晶片22的支撑基板14的覆盖层30的俯视图。图9是依据一些实施例的固定至包含半导体晶片22的一支撑基板14上的覆盖层30沿图8中绘示的线段9-9的一横截面视图。共同参考图8及图9是有益处的。
由于覆盖层30很薄且是挠性的，当覆盖层30的部分34通过插塞32而被推入通道18中时，部分34在通道18内变形。因而，亦如图9中绘示，覆盖层30的部分34夹在插塞32与支撑基板14之间。
当覆盖层30固定至支撑基板14时，半导体晶片22密封在插座16内。亦即，覆盖层30覆盖插座16(半导体晶片22位于此插座16中)并将半导体晶片22保持在插座16内。
在一个实施例中，插塞32将覆盖层30固定至支撑基板14，以使得覆盖层30张紧(亦即，无任何松弛)。例如，如图9所示，覆盖层30通过插塞32而得以牢固固持，以使得覆盖层30中直接覆盖插座16的部分36大体上保持平面。由于覆盖层30张紧，覆盖层30不会不必要地增大晶片载具10的总体厚度，且载体载具10的总体厚度可能减至最少。
类似于支撑基板14及覆盖层30，在一个实施例中，插塞32延伸达晶片载具10的整个长度(亦即，最长的尺寸)。亦即，插塞32自晶片载具10的第一端伸出；沿晶片载具10的长度延伸；以及到达晶片载具10的与第一端相对的第二端。在其他实施例中，插塞32不延伸达晶片载具10的整个长度。例如，在其他实施例中，覆盖层30通过多个插塞32而被固持到位，此等插塞32具有一长度，此长度小于被插入每一通道18中的晶片载具10的整个长度。
对覆盖层30使用非粘接层具有诸多优势。一个优势是：覆盖层30的厚度小于现有粘性盖带的厚度。亦即，因为覆盖层30不包括粘接层，因此依据本案所述实施例而形成的覆盖层30的厚度可能最大达现有粘性盖带厚度的一半。因而，晶片载具10的挠性可得以改良；晶片载具10的总体厚度可能减少；以及/或用以制造覆盖层30的材料数量可能减少。
使用无粘性的覆盖层30(亦即非粘接层)的另一优势是：不存在可能致使半导体晶片22粘住覆盖层30的粘性。如先前所论述，一些现有带材及卷轴包装方法利用一粘性盖带，此粘性盖带粘附至载体带，此载体带在载体带插座内包含半导体晶片。因此，半导体晶片将粘住粘性盖带自身，并在尝试从粘性盖带移除半导体晶片时损坏，或难以从粘性盖带单独移除。依据本揭示案的实施例，因为覆盖层30是非粘接层(亦即，不包括任何粘性以使覆盖层30粘住支撑基板14)，半导体晶片22无法粘住覆盖层30自身。因而，依据本揭示案，利用覆盖层30可消除半导体晶片22由于粘住覆盖层30而损坏及/或难以与覆盖层30分开的可能性。
对覆盖层30使用非粘接层的一额外优势是晶片载具10可重复使用。如先前所论述，用于一些现有带材及卷轴包装方法的载体带及粘性盖带无法重复使用，因为从载体带移除粘性盖带时载体带会损坏，及/或粘性盖带在使用一次(亦即粘住载体带并从载体带移除)后丧失其粘性特性。因此，此种带材及卷轴包装方法的使用导致载体带及粘性盖带的一次性使用，且需要处理掉已用材料，两者皆增大生产成本。依据本案所述实施例，覆盖层30是非粘接层(亦即，不包括粘接层)。因而，当从支撑基板14移除覆盖层30时，覆盖层30将不损坏支撑基板14。此外，覆盖层30不依赖于在多次使用之后仍维持粘性的粘接层。相反，覆盖层30可利用插塞32而反复固定至支撑基板14。因此，晶片载具10可多次重复使用。因而，一旦半导体晶片22交付至其所需目的地，支撑基板14、覆盖层30，及插塞32可经保存及用以封装额外的半导体晶片22以进行另一次运送。因而，使用依据本案所述实施例的晶片载具10产生极少(若有)废料，并避免对已用晶片载具10进行高成本处理的需要。
在一个实施例中，插塞32中每一者具有“T”状横截面。例如，如图8至图9所示，插塞32中每一者具有第一部分38及第二部分40。
在图8至图9中，插塞32的第一部分38在第一方向延伸，此方向大体上平行于支撑基板14的表面15(亦即图9中的水平方向)。第一部分38延伸至通道18上方，以使得第一部分38在通道18相对侧上接触表面15。
插塞32的第二部分40在第二方向延伸，此方向大体上垂直于或横向于第一方向(亦即，在图9中的垂直方向)。第二部分40被插入通道18中。在一个实施例中，第二部分40在两个不同的宽度之间转变。例如，如图9中所示，第二部分40从第一宽度w3转变至大于第一宽度w3的第二宽度w4。当插塞32被插入通道18中时，更大的第二宽度w4确保插塞32例如通过摩擦而固定到位。亦即，第二宽度w4足够大，以使得插塞32在利用覆盖层30而插入通道18中时，可能无法轻易从通道18中脱离。
其他的形状亦可能用于插塞。图10是依据一些实施例的被固定至包含半导体晶片22的支撑基板14的覆盖层30的俯视图。图11是依据一些实施例的被固定至包含半导体晶片22的支撑基板14的覆盖层30沿图10中绘示的线段11-11的一横截面视图。共同参看对图10及图11是有益处的。
与图8及图9相反，覆盖层30可利用插塞42而固定至支撑基板14。插塞42中每一者具有“L”状横截面。例如，如图10至图11所示，插塞42中每一者包括第一部分44及第二部分46。由于插塞42具有小于插塞32的横截面，因此插塞42可利用更少材料制造而成。因而，制造成本可能减少。
类似于插塞32的第一部分38，插塞42的第一部分44在第一方向延伸，此方向大体上平行于支撑基板14的表面15(亦即图11中的水平方向)。然而，与插塞32的第一部分38相反，第一部分38延伸至通道18上方，以使得第一部分38在通道18的单侧上接触表面15。例如，如图11中绘示，插塞42在通道18中距离插座16最远的侧面上接触表面15。应注意，插塞42亦可在通道18中最靠近插座16的侧上接触表面15。
类似于插塞32的第二部分40，插塞42的第二部分46在第二方向延伸，此方向大体上垂直于或横向于第一方向(亦即，在图11中的垂直方向)。第二部分46被插入通道18中。在一个实施例中，第二部分46具有一恒定宽度。例如，如图11所示，第二部分46具有一宽度w5。在一个实施例中，类似于插塞32的第二部分40，第二部分46在两个不同的宽度之间转变。亦即，第二部分46从第一宽度转变至大于第一宽度的第二宽度。
用于晶片载具10的支撑基板亦可具有诸多不同的配置。例如，支撑基板可包括沿支撑基板14的长度及/或宽度延伸的多个通道(亦即，等于或大于两个通道)。图12是依据一些实施例的一支撑基板48的俯视图。图13是依据一些实施例的一支撑基板48沿图12中绘示的线段13-13的横截面视图。共同参看图12及图13是有益处的。应注意，图12及图13仅绘示支撑基板48的一部分。
支撑基板48类似于支撑基板14。亦即，支撑基板48包括经配置以收纳及托载半导体晶片的插座50；以及通道52、54经配置以收纳插塞以将覆盖层(例如覆盖层30)固定至支撑基板48。
与支撑基板14相反，支撑基板48包括两个以上通道，且通道52、54在不同方向上延伸。在一个实施例中，支撑基板48包括沿支撑基板48的长度(亦即最长的尺寸)延伸的多个通道52，及沿支撑基板48的宽度(亦即垂直于长度的尺寸)延伸的多个通道54。例如，亦如图13中绘示，通道52在一垂直方向(相对于纸面)沿支撑基板14的侧面延伸；以及通道54在一水平方向(相对于纸面)延伸。支撑基板48内的额外通道允许使用额外的插塞以将覆盖层耦合至支撑基板48。亦即，与使用两个插塞以固定覆盖层30的支撑基板14相反，支撑基板48允许使用两个以上的插塞以将覆盖层耦合至支撑基板48。
多个所述实施例提供托载半导体晶片的一晶片载具。晶片载具在运输及/或储存期间保护半导体晶片免于可能的损坏。晶片载具是挠性的，且可缠绕卷轴以便于运输及/或储存。在一个实施例中，晶片载具利用不包括粘接层的覆盖层及插塞，以将覆盖层固定至支撑基板，半导体晶片位于此支撑基板的插座中。由于覆盖层不包括粘接层，因此覆盖层可经制造以比现有粘性盖带薄。因而，可改良晶片载具的挠性；晶片载具的总体厚度可能减少；以及可能减少用以制造覆盖层的材料数量，由此亦可减少成本。此外，在没有粘接层的情况下，不存在可将半导体晶片粘附于覆盖层自身的材料。因而，使用依据本案所述实施例形而成的覆盖层，可在尝试移除粘住覆盖层的半导体晶片时，消除半导体晶片粘附至覆盖层并损坏的可能性。此外，通过使用非粘附覆盖层及插塞以将半导体晶片密封及托载在支撑基板内可允许多次重复使用晶片载具。因此，晶片载具产生极少(若有)废料，由此显著节省成本。
根据本案揭示的一个实施例，半导体晶片载具包括一基板，此基板包括在第一方向延伸的第一细长通道；在第一方向延伸的第二细长通道；以及在第一方向彼此对齐的多个空腔。多个空腔定位在第一细长通道与第二细长通道之间。第一细长通道与第二细长通道在横向于第一方向的第二方向上隔开。半导体晶片进一步包括经配置以被插入第一细长通道中的第一细长插塞；经配置以被插入第二细长通道中的第二细长插塞；以及在第一细长插塞与第二细长插塞分别被插入第一细长通道与第二细长通道中时，使基板与第一细长插塞及第二细长插塞分隔开的覆盖层。
根据本案揭示的一个实施例，多个空腔具有比第一细长通道更大的深度。
根据本案揭示的一个实施例，第一细长插塞包括在第三方向延伸的第一部分；以及在横向于第三方向的第四方向延伸的第二部分。
根据本案揭示的一个实施例，第二部分从第一尺寸转变至大于第一尺寸的第二尺寸。第一尺寸及第二尺寸在第三方向延伸。
根据本案揭示的一个实施例，基板包括沿第二方向延伸的第三细长通道；以及沿第二方向延伸的第四细长通道。
根据本案揭示的一个实施例，半导体晶片载具包括一基板，此基板包括第一通道；第二通道；以及第一通道与第二通道之间的多个插座。
根据本案揭示的一个实施例，第一通道及第二通道延伸达基板的整个长度。
根据本案揭示的一个实施例，多个插座具有比第一通道及第二通道更大的深度。
根据本案揭示的一个实施例，半导体晶片载具进一步包含经配置以被插入第一通道中的第一插塞；以及经配置以被插入第二通道中第二插塞。
根据本案揭示的一个实施例，第一插塞及第二插塞中每一者包括在第一方向延伸的第一部分；以及在横向于第一方向的第二方向延伸的第二部分。
根据本案揭示的一个实施例，第二部分在两个不同的厚度之间转变。
根据本案揭示的一个实施例，导体晶片载具进一步包含经配置以覆盖第一通道、第二通道，及多个插座的覆盖层。
根据本案揭示的一个实施例，基板及覆盖层是塑胶的。
根据本案揭示的一个实施例，基板及覆盖层是挠性的。
根据本案揭示的一个实施例，一包装方法包括将晶片定位于基板中相应的插座内；将覆盖层定位于基板上方；将插塞定位于覆盖层上方，此插塞覆盖基板中的通道；以及通过将插塞插入通道，来将覆盖层的部分推入通道内。
根据本案揭示的一个实施例，插座定位于两个插塞之间。
根据本案揭示的一个实施例，插座具有比通道更大的深度。
根据本案揭示的一个实施例，将覆盖层的前述部分推入通道内的步骤包括使覆盖层的前述部分发生变形。
根据本案揭示的一个实施例，覆盖层是单个连续层。覆盖层覆盖全部该等插座。
应注意，尽管本揭示案针对运输及/或储存半导体晶片进行论述，但晶片载具10可用于其他种类的组件。例如，晶片载具10可用以运输及/或储存多种机械及电气组件。
上述多个实施例可组合以提供更多实施例。可根据上述详细描述对实施例进行此等及其他变更。一般而言，在所附的权利要求书中，不应将所用术语解释为将权利要求限制于本说明书及权利要求书中揭示的特定实施例，而应解释为包括所有可能实施例及此等权利要求同等内容的完全范畴。因此，权利要求书不受本揭示内容的限制。
前述内容介绍数个实施例的特征，以使得熟悉此技术者可理解本揭示案的态样。彼等熟悉此技术者应理解，其可将本揭示案用作设计或修饰其他制程与结构的基础，以实现与本案介绍的实施例相同的目的及/或获得相同的优势。彼等熟悉此技术者亦应认识到，此种同等构成不脱离本揭示案的精神与范畴，且此等构成可在本案中进行各种变更、替换，及改动，而不脱离本揭示案的精神及范畴。

Claims (13)

1.一种半导体晶片载具，其特征在于，包含：
一基板，包括：一第一细长通道，在一第一方向延伸；一第二细长通道，在该第一方向延伸，该第一细长通道与该第二细长通道在横向于该第一方向的一第二方向上彼此对齐；以及多个空腔，在该第一方向上彼此对齐，且定位于该第一细长通道与该第二细长通道之间；
一覆盖层，经配置以覆盖该第一细长通道、该第二细长通道与该多个空腔；
一第一细长插塞，经配置以被插入该第一细长通道中，且将该覆盖层的一第一部分推入该第一细长通道内，该第一细长插塞包括：一第一部分，在该第一细长插塞插入该第一细长通道中时在该基板的一表面上；以及一第二部分，在该第一细长插塞插入该第一细长通道中时延伸至该第一细长通道中，其中该第二部分从一第一尺寸转变至大于该第一尺寸的一第二尺寸，该第一尺寸及该第二尺寸在该第二方向延伸；以及
一第二细长插塞，经配置以被插入该第二细长通道中，且将该覆盖层的一第二部分推入该第二细长通道内，该第一细长插塞与该第二细长插塞将该覆盖层固定至该基板，当该第一细长插塞与该第二细长插塞分别被插入该第一细长通道与该第二细长通道中时，该覆盖层使该基板与该第一细长插塞及该第二细长插塞隔开。
2.根据权利要求1所述的半导体晶片载具，其特征在于，该多个空腔具有比该第一细长通道与该第二细长通道更大的深度。
3.根据权利要求1所述的半导体晶片载具，其特征在于，该基板包括：
一第三细长通道，沿该第二方向延伸；以及
一第四细长通道，沿该第二方向延伸。
4.一种半导体晶片载具，其特征在于，包含：
一基板，具有一上表面，该基板包括：一第一通道，延伸进入该上表面且在一第一方向延伸；一第二通道，延伸进入该上表面且在该第一方向延伸，该第一通道与该第二通道在横向于该第一方向的一第二方向上彼此对齐；以及多个插座，延伸进入该上表面，该多个插座在该第一方向上彼此对齐，该多个插座位于该第一通道与该第二通道之间，其中该第一通道及该第二通道延伸达该基板的整个长度；
一覆盖层，经配置以覆盖该第一通道、该第二通道与该多个插座；
一第一插塞，经配置以被插入该第一通道中；以及
一第二插塞，经配置以被插入该第二通道中，当该第一插塞与该第二插塞分别被插入该第一通道与该第二通道中时，该覆盖层使该基板与该第一插塞及该第二插塞隔开，该第一插塞及该第二插塞中每一者包括在该第二方向延伸的第一部分，以及在横向于该第二方向的一第三方向延伸的第二部分。
5.根据权利要求4所述的半导体晶片载具，其特征在于，该多个插座具有比该第一通道及该第二通道更大的深度。
6.根据权利要求4所述的半导体晶片载具，其特征在于，该第二部分在两个不同的厚度之间转变。
7.根据权利要求4所述的半导体晶片载具，其特征在于，该基板及该覆盖层是塑胶的。
8.根据权利要求4所述的半导体晶片载具，其特征在于，该基板及该覆盖层是挠性的。
9.一种包装方法，其特征在于，包括：
将晶片定位于一基板中的相应的多个插座中；
将一覆盖层定位于该基板上方；
将一第一插塞以及一第二插塞定位于该覆盖层上方，该第一插塞以及该第二插塞分别覆盖在该基板中的一第一通道以及一第二通道上方；以及
通过将该第一插塞以及该第二插塞分别插入该第一通道以及该第二通道，来将该覆盖层的多个部分推入该第一通道以及该第二通道内。
10.根据权利要求9所述的包装方法，其特征在于，该多个插座定位于该第一插塞以及该第二插塞之间。
11.根据权利要求9所述的包装方法，其特征在于，该多个插座具有比该第一通道以及该第二通道更大的深度。
12.根据权利要求9所述的包装方法，其特征在于，将该覆盖层的该多个部分推入该第一通道以及该第二通道内的步骤包括使该覆盖层的该多个部分发生变形。
13.根据权利要求9所述的包装方法，其特征在于，该覆盖层是一单个连续层，该覆盖层覆盖全部该多个插座。
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