CN110896033A - 半导体结构及其形成方法 - Google Patents
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Abstract
一种半导体结构及其形成方法，形成方法包括：形成基底，所述基底包括衬底、凸出于所述衬底的鳍部、覆盖所述鳍部表面的栅介质层、以及横跨所述鳍部的栅极层，所述栅极层覆盖所述栅介质层的部分顶部和部分侧壁，所述栅极层露出的栅介质层内掺杂有氮离子；在所述栅极层的侧壁上形成侧墙；以所述侧墙为掩膜，刻蚀所述栅极层两侧的鳍部，在所述栅极层两侧的鳍部内形成凹槽；在所述凹槽内形成源漏掺杂层。本发明实施例能够降低所述侧墙底部的栅介质层发生损耗的概率，从而有利于降低所述凹槽内的源漏掺杂层与所述栅极层发生短接的概率，进而有利于提升半导体结构的电学性能。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高集成度的方向发展。晶体管作为基本半导体器件之一目前正被广泛应用。所以随着半导体器件密度和集成度的提高，平面晶体管的栅极尺寸也越来越短，传统平面晶体管对沟道电流的控制能力变弱，出现短沟道效应，引起漏电流增大，最终影响半导器件的电学性能。
为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)。FinFET中，栅极至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，提升半导体结构的电学性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：形成基底，所述基底包括衬底、凸出于所述衬底的鳍部、覆盖所述鳍部表面的栅介质层、以及横跨所述鳍部的栅极层，所述栅极层覆盖所述栅介质层的部分顶部和部分侧壁，所述栅极层露出的栅介质层内掺杂有氮离子；在所述栅极层的侧壁上形成侧墙；以所述侧墙为掩膜，刻蚀所述栅极层两侧的鳍部，在所述栅极层两侧的鳍部内形成凹槽；在所述凹槽内形成源漏掺杂层。
可选的，形成衬底、以及凸出于所述衬底的鳍部；形成覆盖所述鳍部表面的栅介质层；在所述栅介质层上形成横跨所述鳍部的栅极层，所述栅极层覆盖所述栅介质层的部分顶部和部分侧壁；对所述栅极层露出的栅介质层进行掺氮处理。
可选的，形成所述基底的步骤包括：形成衬底、以及凸出于所述衬底的鳍部；形成覆盖所述鳍部表面的栅介质层；对所述栅介质层进行掺氮处理；在所述掺氮处理后，在所述栅介质层上形成横跨所述鳍部的栅极层，所述栅极层覆盖所述栅介质层的部分顶部和部分侧壁。
可选的，所述掺氮处理的步骤中，所述掺氮处理的工艺为去耦合等离子体氮化工艺或离子注入工艺。
可选的，形成基底的步骤中，所述栅极层露出的栅介质层内氮的原子质量百分比含量为15％～40％。
可选的，所述掺氮处理的步骤中，所述掺氮处理的工艺为去耦合等离子体氮化工艺；所述去耦合等离子体氮化工艺的参数包括：反应功率为300W至2000W，反应时间为10S至100S，反应气体为N2和He，N2气体流量为50SCCM至1200SCCM，He气体流量为80SCCM至1500SCCM。
可选的，所述栅极层露出的栅介质层材料为氮氧化硅。
可选的，在所述栅极层两侧的鳍部内形成凹槽的步骤包括：刻蚀所述栅极层两侧的栅介质层，露出所述鳍部；露出所述鳍部后，刻蚀所述鳍部，在所述栅极层两侧的鳍部内形成凹槽。
可选的，刻蚀所述栅极层两侧的栅介质层的工艺为干法刻蚀工艺，所述干法刻蚀工艺的参数包括：刻蚀气体包括CH3F、N2和O2，CH3F气体流量为8SCCM至50SCCM，N2气体流量为100SCCM至400SCCM，O2气体流量为5SCCM至60SCCM，射频功率为60W至200W，直流电压为30V至100V，刻蚀时间为4S至50S，反应压强为10mtorr至200mtorr
可选的，在所述栅极层两侧的鳍部内形成凹槽后，在所述凹槽内形成所述源漏掺杂层之前，还包括：对所述凹槽进行预清洗处理。
可选的，对所述凹槽进行预清洗处理的步骤中，所述预清洗处理的工艺为氢氟酸沉浸工艺或SiCoNi工艺。
可选的，所述预清洗处理的工艺为SiCoNi工艺，所述SiCoNi工艺的参数包括：刻蚀气体为He、NH3和NF3，He气体流量为600SCCM至2000SCCM，NH3气体流量为200SCCM至500SCCM，NF3气体流量为20SCCM至200SCCM，反应压强为2Torr至10Torr，刻蚀时间为20S至100S。
相应的，本发明实施例还提供一种半导体结构，包括：衬底；凸出于所述衬底的鳍部；栅介质层，覆盖所述鳍部表面；栅极层，位于所述栅介质层上，所述栅极层横跨所述鳍部且覆盖所述栅介质层的部分顶部和部分侧壁，所述栅极层露出的栅介质层中掺杂有氮离子；侧墙，位于所述栅极层的侧壁上，且覆盖所述栅极层两侧的部分栅介质层；源漏掺杂层，位于所述栅极层两侧的鳍部内。
可选的，所述栅极层两侧的栅介质层中氮的原子质量百分比含量为15％至40％。
可选的，所述栅极层底部的栅介质层材料为氧化硅，所述栅极层露出的栅介质层材料为氮氧化硅。
可选的，所述栅极层底部的栅介质层材料为氮氧化硅，所述栅极层露出的栅介质层材料为氮氧化硅。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例在形成基底后，栅极层露出的栅介质层内掺杂有氮离子，后续在所述栅极层的侧壁上形成侧墙后，以所述侧墙为掩膜，刻蚀所述栅极层两侧的鳍部，在所述栅极层两侧的鳍部内形成凹槽，在半导体工艺中，所述栅介质层的材料通常为氧化硅，因此通过使所述栅极层露出的栅介质层内掺杂有氮离子，可以在所述氧化层中增加氮的含量，进而提高栅介质层的致密度，这样在形成所述凹槽的过程中，能够降低所述侧墙底部的栅介质层发生损耗的概率，从而有利于降低所述凹槽内的源漏掺杂层与所述栅极层发生短接(bridge)的概率，进而有利于提升半导体结构的电学性能。
可选方案中，在所述栅极层两侧的鳍部内形成凹槽后，在所述凹槽内形成所述源漏掺杂层之前，还包括：对所述凹槽进行预清洗处理；与未掺杂有氮离子的栅介质层相比，预清洗处理对掺杂有氮离子的栅介质层的刻蚀量较小，因此有利于降低所述预清洗处理对所述侧墙下方的栅介质层造成损失的概率，从而进一步降低所述源漏掺杂层与所述栅极层发生短接的概率，进而有利于提升半导体结构的电学性能。
附图说明
图1至图3是一种半导体结构的形成方法中各步骤对应的结构示意图；
图4至图9是本发明半导体结构的形成方法一实施例中各步骤对应的示意图。
具体实施方式
半导体器件仍有性能不佳的问题。现结合一种半导体结构的形成方法分析器件性能不佳的原因。
参考图1至图3，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。
参考图1，形成基底，所述基底包括衬底500、凸出于所述衬底500的鳍部510；在所述鳍部510表面形成栅介质层512；形成横跨所述鳍部510的栅极层515，所述栅极层515覆盖所述栅介质层512的部分顶部和部分侧壁；在所述栅极层515的侧壁上形成侧墙540，所述侧墙540覆盖所述栅极层515两侧的部分栅介质层512。
参考图2，以所述侧墙540为掩膜，刻蚀所述栅极层515两侧的鳍部510，在所述栅极层515两侧的鳍部510内形成凹槽550。
参考图3，在所述凹槽550内形成源漏掺杂层545。
在半导体工艺中，所述栅介质层512的材料通常为氧化硅，氧化硅的致密度较差，在以所述侧墙540为掩膜，刻蚀所述栅极层515两侧的鳍部510的过程中，容易导致所述侧墙540底部的栅介质层512发生损耗，进而容易引起所述凹槽550内的源漏掺杂层545与所述栅极层515发生短接(如图3中虚线圈所示)，降低了半导体结构的电学性能。
而且，在半导体工艺中，在所述栅极层515两侧的鳍部510内形成凹槽550后，在所述凹槽550内形成源漏掺杂层545之前，通常还包括：对所述凹槽550进行预清洗处理。所述预清洗处理通常还会刻蚀所述侧墙540底部的栅介质层512，从而进一步增加所述侧墙540底部的栅介质层512发生损耗的概率，所述源漏掺杂层545与所述栅极层515发生短接的概率则更高，进一步降低了半导体结构的电学性能。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：形成基底，所述基底包括衬底、凸出于所述衬底的鳍部、覆盖所述鳍部表面的栅介质层、以及横跨所述鳍部的栅极层，所述栅极层覆盖所述栅介质层的部分顶部和部分侧壁，所述栅极层露出的栅介质层内掺杂有氮离子；在所述栅极层的侧壁上形成侧墙；以所述侧墙为掩膜，刻蚀所述栅极层两侧的鳍部，在所述栅极层两侧的鳍部内形成凹槽；在所述凹槽内形成源漏掺杂层。
本发明实施例在形成基底后，栅极层露出的栅介质层内掺杂有氮离子，后续在所述栅极层的侧壁上形成侧墙后，以所述侧墙为掩膜，刻蚀所述栅极层两侧的鳍部，在所述栅极层两侧的鳍部内形成凹槽，在半导体工艺中，所述栅介质层的材料通常为氧化硅，氮氧化硅材料的致密度较高，因此通过使所述栅极层露出的栅介质层内掺杂有氮离子，在形成所述凹槽的过程中，能够降低所述侧墙底部的栅介质层发生损耗的概率，从而有利于降低所述凹槽内的源漏掺杂层与所述栅极层发生短接的概率，进而有利于提升半导体结构的电学性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图4至图8是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
结合参考图4和图5，形成基底，所述基底包括衬底100、凸出于所述衬底100的鳍部110、覆盖所述鳍部110表面的栅介质层112、以及横跨所述鳍部110的栅极层115，所述栅极层115覆盖所述栅介质层112的部分顶部和部分侧壁，所述栅极层115露出的栅介质层112内掺杂有氮离子。
后续制程还包括：在所述栅极层115的侧壁上形成侧墙；以所述侧墙为刻蚀掩膜，在所述栅极层115两侧的鳍部110内形成凹槽；以及在所述凹槽内形成源漏掺杂层。由于掺杂有氮离子的栅介质层112材料的致密度较高，因此在所述栅极层115两侧的鳍部110内形成凹槽的过程中，能够降低侧墙底部的栅介质层112发生损耗的概率，从而有利于降低后续在所述凹槽内形成的源漏掺杂层与所述栅极层115发生短接的概率，进而有利于提升半导体结构的电学性能。
本实施例中，形成所述基底的步骤包括：
参考图4，形成衬底100、以及凸出于所述衬底100的鳍部110；形成覆盖所述鳍部110表面的栅介质层112；在所述栅介质层112上形成横跨所述鳍部110的栅极层115，所述栅极层115覆盖所述栅介质层112的部分顶部和部分侧壁。
所述衬底100为后续形成半导体结构提供工艺平台。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
所述鳍部110的材料与所述衬底100的材料相同。本实施例中，所述鳍部110的材料为硅。其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。
本实施例中，形成所述栅介质层112之前，还包括：在所述鳍部110露出的衬底100上形成隔离层111，所述隔离层111覆盖所述鳍部110的部分侧壁。
所述隔离层111用于对相邻器件之间起到隔离作用，所述隔离层111的材料可以为氧化硅、氮化硅或氮氧化硅。本实施例中，所述隔离层111的材料为氧化硅。
在所述鳍部110表面形成栅介质层112后，所述栅介质层112的材料为氧化硅或氮氧化硅。本实施例中，所述栅介质层112的材料为氧化硅。
所述栅极层115的材料为多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳。本实施例中，所述栅极层115的材料为多晶硅。
需要说明的是，所述栅极层115顶部上形成有栅极掩膜层130，所述栅极掩膜层130用于作为形成所述栅极层115的刻蚀掩膜，所述栅极掩膜层115还用于在后续工艺过程中对所述栅极层115的顶部起到保护作用。本实施例中，所述栅极掩膜层130的材料为氮化硅。
参考图5，对所述栅极层115露出的栅介质层112进行掺氮处理。
通过所述掺氮处理，从而使所述栅极层115露出的栅介质层112内掺杂有氮离子。
所述栅极层115露出的栅介质层112内氮的原子质量百分比含量不宜过小。如果氮的原子质量百分比含量过小，则所述栅介质层112的致密度相应较低，从而难以降低后续在所述栅极层115两侧的鳍部110内形成凹槽的过程中，侧墙底部的所述栅介质层112发生损失的概率，从而也难以降低侧墙底部的栅介质层112发生损耗的概率，进而容易导致后续形成的源漏掺杂区与所述栅极115发生短接；由于工艺限制和原子比例限制，所述栅极层115露出的栅介质层112中氮的原子质量百分比含量也不能过大。为此，本实施例中，形成基底的步骤中，所述栅极层115两侧的栅介质层112中氮的原子质量百分比含量为15％～40％。
本实施例中，在所述掺氮处理的步骤中，所述掺氮处理的工艺为去耦合等离子体氮化工艺。
去耦合等离子体氮化工艺有利于使氮离子掺杂到所述栅介质层112内，有利于降低所述氮离子掺杂到所述栅介质层112底部的鳍部110内的概率。
在其他实施例中，所述掺氮处理的工艺还可以为离子注入工艺。
需要说明的是，所述去耦合等离子体氮化工艺的反应功率不宜过小，也不宜过大。如果反应功率过小过小，则反应速度较慢，容易降低工艺制造效率；如果反应功率过大，则容易对半导体结构的电学性能产生不良影响，而且还容易导致工艺成本的增加。为此，本实施例中，所述去耦合等离子体氮化工艺的反应功率为300W至2000W。
还需要说明的是，所述去耦合等离子体氮化工艺的气体流量不宜过小，也不宜过大。如果气体流量过小，则所述栅介质层112中氮的原子质量百分比的含量难以达到预设范围，从而难以起到在形成所述凹槽的过程中，降低所述侧墙底部的栅介质层112发生损耗的作用；如果气体流量过大，则容易导致所述栅介质层112中氮的原子质量百分比含量相应过大，相应容易对后续在所述凹槽内进行源漏外延产生不良影响，而且，由于工艺限制，所述去耦合等离子体氮化工艺的气体流量也难以过大。为此，本实施例中，所述去耦合等离子氮化工艺的反应气体为N2和He，N2气体流量为50SCCM至1200SCCM，He气体流量为80SCCM至1500SCCM。
此外，本实施例中，所述去耦合等离子体氮化工艺的反应时间为10S至100S，反应压强为10mtorr至300mtorr，通过将所述去耦合等离子体氮化工艺的反应时间、反应压强、反应功率以及气体流量设定在合理范围内，并相互配合，从而能够提高处理效率和稳定性，并能够降低工艺成本、减少副作用。
本实施例中，所述栅极层115覆盖部分栅介质层112的顶部和侧壁，因此在所述栅极层115的阻挡作用下，在所述掺氮处理后，仅所述栅极层115露出的栅介质层112内掺杂有氮离子。
而且，所述栅极层115顶部形成有栅极掩膜层130，所述栅极掩膜层130能够在所述掺氮处理的过程中对所述栅极层115顶部起到保护作用，从而减小所述掺氮处理对所述栅极层115的影响，且有利于进一降低所述掺氮处理对所述栅极层115底部栅介质层112的影响。
本实施例中，所述栅介质层112的材料为氧化硅，相应的，在对所述栅极层115露出的栅介质层112进行所述掺氮处理后，所述栅极层115露出的栅介质层112材料为氮氧化硅。
需要说明的是，本实施例中，在所述栅介质层112上形成横跨所述鳍部110的栅极层115后，对所述栅极层115露出的栅介质层112进行掺氮处理，有利于减小对半导体结构的电学性能的影响，而且还有利于降低对后续工艺制程的影响，提高工艺兼容性。
在其他实施例中，还可以在形成所述栅极层之前，对所述栅介质层进行掺氮处理。相应的，形成所述基底的步骤包括：形成衬底、以及凸出于所述衬底的鳍部；形成覆盖所述鳍部表面的栅介质层；对所述栅介质层进行掺氮处理；在所述掺氮处理后，在所述栅介质层上形成横跨所述鳍部的栅极层，所述栅极层覆盖所述栅介质层的部分顶部和部分侧壁。
通过在形成所述栅极层之前进行所述掺氮处理，有利于降低所述掺氮处理对所述栅极层的影响。
相应的，形成所述栅极层后，所述栅极层底部的栅介质层内也掺杂有氮离子。
参考图6，在所述栅极层115的侧壁上形成侧墙140。
所述侧墙140用于对所述栅极层115的侧壁起到保护作用，所述侧墙140还用于定义后续源漏掺杂层的形成区域，防止所述源漏掺杂层过于接近沟道区。具体地，所述侧墙140还覆盖所述栅极掩膜层130的侧壁，所述侧墙140还覆盖所述栅极层115两侧的部分栅介质层112。
所述侧墙140的材料可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮氧化硅、碳氧化硅、氮化硼和碳氮化硼中的一种或多种，所述侧墙140可以为单层结构或叠层结构。本实施例中，所述侧墙140为单层结构，所述侧墙140的材料为氮化硅。
参考图7，以所述侧墙140为掩膜，刻蚀所述栅极层115两侧的鳍部110，在所述栅极层115两侧的鳍部110内形成凹槽150。
所述凹槽150为后续形成源漏掺杂层提供空间位置。
由前述可知，所述栅极层115两侧的栅介质层112的材料为氮氧化硅，氮氧化硅材料的致密度较高，因此在形成所述凹槽150的过程中，有利于降低所述侧墙140底部的栅介质层112发生损耗的概率，从而有利于降低后续在所述凹槽150内的源漏掺杂层与所述栅极层115发生短接的概率，进而有利于提升半导体结构的电学性能。
具体地，在所述栅极层115两侧的鳍部内形成凹槽150的步骤包括：刻蚀所述栅极层115两侧的栅介质层112，露出所述鳍部110；露出所述鳍部110后，刻蚀所述鳍部110，在所述栅极层115两侧的鳍部110内形成凹槽150。
所述凹槽150的形状可以为方形、U形或Sigma形。本实施例中，所述凹槽150的形状为方形，因此刻蚀所述栅极层115两侧的栅介质层112的工艺为干法刻蚀工艺。
干法刻蚀工艺为各向异性刻蚀工艺，具有较好的刻蚀剖面控制性，有利于使所述凹槽150的形貌满足工艺需求。
在其他实施例中，根据所述凹槽的形貌，刻蚀所述栅极层两侧的栅介质层的工艺还可以为湿法刻蚀工艺，或者干法和湿法相结合的工艺。
本实施例中，所述栅极层115两侧的栅介质层112的材料为氮氧化硅，所述干法刻蚀工艺的刻蚀气体为CH3F、N2和O2。
需要说明的是，所述干法刻蚀工艺的气体流量不宜过小，也不宜过大。如果气体流量过小，则容所述干法刻蚀工艺的刻蚀速率相应过小，从而容易降低工艺制造效率；如果气体流量过大，则所述干法刻蚀工艺的刻蚀速率过大，相应难以控制刻蚀工艺的进程以及刻蚀剖面。为此，本实施例中，所述干法刻蚀工艺的刻蚀气体为CH3F、N2和O2，CH3F气体流量为8SCCM至50SCCM，N2气体流量为100SCCM至400SCCM，O2气体流量为5SCCM至60SCCM。
还需要说明的是，所述干法刻蚀工艺的射频功率不宜过小，也不宜过大。如果射频功率过小，则反应速度较慢，容易降低工艺制造效率；如果反应功率过大，则容易对半导体结构的电学性能产生不良影响，而且还容易导致工艺成本的增加。为此，本实施例中，所述干法刻蚀工艺的射频功率为60W至200W。
此外，本实施例中，所述干法刻蚀工艺的直流电压为30V至100V，刻蚀时间为4S至50S，反应压强为10mtorr至200mtorr。通过将所述干法刻蚀工艺的直流电压、反应时间、反应压强、反应功率以及气体流量设定在合理范围内，并相互配合，从而能够提高处理效率和稳定性，并能够降低工艺成本、减少副作用。
本实施例中，在所述栅极层115两侧的鳍部110内形成凹槽150后，还包括：对所述凹槽150进行预清洗处理。
所述预清洗处理主要用于去除所述凹槽150表面的自然氧化层、杂质和颗粒等污染物，减少后续在所述凹槽150内形成源漏掺杂层的缺陷，用于为后续形成源漏掺杂层提供良好的界面态。
本实施例中，对所述凹槽150进行预清洗处理的步骤中，所述预清洗处理的工艺为SiCoNi工艺，所述SiCoNi工艺采用的刻蚀气体为He、NH3和NF3。
需要说明的是，所述SiCoNi工艺的气体流量不宜过小，也不宜过大。如果气体流量过小，则容易降低去除所述凹槽150表面的自然氧化层、杂质和颗粒等污染物的速率，进而降低工艺制造效率，而且，还容易导致所述凹槽150表面的自然氧化层、杂质和颗粒等污染物难以被完全去除，从而容易对后续在所述凹槽150内形成源漏掺杂层产生不良影响；如果气体流量过大，则在所述凹槽150表面的自然氧化层、杂质和颗粒等污染物被完全去除后，可能会继续消耗所述凹槽150内的鳍部110材料，而且，也可能会横向刻蚀所述侧墙140底部的栅介质层112。为此，本实施例中，所述SiCoNi工艺的刻蚀气体为He、NH3和NF3，He气体流量为600SCCM至2000SCCM，NH3气体流量为200SCCM至500SCCM，NF3气体流量为20SCCM至200SCCM。
还需要说明的是，本实施例中，所述SiCoNi工艺的反应压强为2Torr至10Torr，刻蚀时间为20S至100S。。
在其他实施例中，还可以采用氢氟酸沉浸工艺对所述凹槽进行预清洗处理。
由前述可知，所述栅极层115两侧的栅介质层112的材料为氮氧化硅，与未掺杂有氮离子的栅介质层112相比，预清洗处理对掺杂有氮离子的栅介质层112的刻蚀量较小。因此有利于降低预清洗处理对所述侧墙140下方的栅介质层112造成损失的概率，从而进一步降低后续在所述凹槽150内形成的源漏掺杂层与所述栅极层115发生短接的概率，进而有利于提升半导体结构的电学性能。
结合参考图8，图8为氧化硅中氮的原子质量百分比含量与预清洗处理对氧化硅刻蚀量的关系图。其中，横坐标表示氧化硅中氮的原子质量百分比含量，纵坐标表示预清洗处理对氧化硅的刻蚀量。由图9可知，随着氧化硅中氮的原子质量百分比含量的增加，预清洗处理对所述氧化硅的刻蚀量随之减小。
参考图9，在所述凹槽150(如图7所示)内形成源漏掺杂层160。
本实施例中，通过外延工艺形成所述源漏掺杂层160。
具体地，形成所述源漏掺杂层160的步骤包括：通过外延工艺，在所述凹槽150内形成应力层，且在形成所述应力层的过程中进行原位自掺杂，从而形成所述源漏掺杂层160。在其他实施例中，还可以在形成所述应力层后，对所述应力层进行掺杂处理。
为此，当所述基底用于形成NMOS晶体管时，所述源漏掺杂层160的材料包括掺杂有N型离子的应力层，所述应力层的材料为Si或SiC，所述应力层为NMOS晶体管的沟道区提供拉应力作用，从而有利于提高NMOS晶体管的载流子迁移率，其中，所述N型离子为P离子、As离子或Sb离子；当所述基底用于形成PMOS晶体管时，所述源漏掺杂层160的材料包括掺杂有P型离子的应力层，所述应力层的材料为Si或SiGe，所述应力层为PMOS晶体管的沟道区提供压应力作用，从而有利于提高PMOS晶体管的载流子迁移率，其中，所述P型离子为B离子、Ga离子或In离子。
由前述可知，形成所述凹槽150的过程中，所述侧墙140下方的栅介质层112发生损失的概率较低，因此所述源漏掺杂层160与所述栅极层115发生短接的概率也较低，从而有利于提升半导体结构的电学性能。
相应的，本发明实施例还提供一种半导体结构。参考图9，示出了本发明半导体结构一实施例的结构示意图。
所述半导体结构包括：衬底100；凸出于所述衬底100的鳍部110；栅介质层112，覆盖所述鳍部110表面；栅极层115，位于所述栅介质层112上，所述栅极层115横跨所述鳍部110且覆盖所述栅介质层112的部分顶部和部分侧壁，所述栅极层115露出的栅介质层112中掺杂有氮离子；侧墙140，位于所述栅极层115的侧壁上，且覆盖所述栅极层115两侧的部分栅介质层112；源漏掺杂层160，位于所述栅极层115两侧的鳍部110内。
所述衬底100为半导体结构的形成提供工艺平台。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
所述鳍部110的材料与所述衬底100的材料相同。本实施例中，所述鳍部110的材料为硅。其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。
需要说明的是，所述半导体结构还包括：隔离层111，位于所述鳍部110露出的衬底100上，所述隔离层111覆盖所述鳍部110的部分侧壁。
所述隔离层111作为半导体结构的隔离结构，用于对相邻器件之间起到隔离作用，所述隔离层111的材料可以为氧化硅、氮化硅或氮氧化硅。本实施例中，所述隔离层111的材料为氧化硅。
所述栅极层115的材料为多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳。本实施例中，所述栅极层115的材料为多晶硅。
需要说明的是，所述半导体结构还包括，栅极掩膜层130，位于所述栅极层115的顶部上，所述栅极掩膜层130用于作为所述栅极层115形成时的刻蚀掩膜，所述栅极掩膜层115还用于在所述半导体结构的形成过程中对所述栅极层115的顶部起到保护作用。本实施例中，所述栅极掩膜层130的材料为氮化硅。
所述侧墙140用于对所述栅极层115的侧壁起到保护作用，所述侧墙140还用于定义源漏掺杂层160的形成区域，防止所述源漏掺杂层160过于接近沟道区。具体地，所述侧墙140还覆盖所述栅极掩膜层130的侧壁，所述侧墙140还覆盖所述栅极层115两侧的部分栅介质层112。
所述侧墙140的材料可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮氧化硅、碳氧化硅、氮化硼和碳氮化硼中的一种或多种，所述侧墙140可以为单层结构或叠层结构。本实施例中，所述侧墙140为单层结构，所述侧墙140的材料为氮化硅。
所述栅极层115底部的栅介质层112的材料为氧化硅或氮氧化硅。本实施例中，所述栅极层115底部的栅介质层112的材料为氧化硅。
本实施例中，所述栅极层115露出的栅介质层112中掺杂有氮离子，因此所述栅极层115露出的栅介质层112的材料为氮氧化硅。相应的，所述侧墙140底部的栅介质层112的材料也为氮氧化硅。
需要说明的是，本实施例中，所述栅介质层112还位于所述源漏掺杂层160露出的鳍部110表面。在其他实施例中，根据实际工艺需求，所述栅介质层仅位于所述栅极层和侧墙底部。
形成所述源漏掺杂层160的制程中，通常先在所述栅极层115两侧的鳍部110内形成凹槽，随后在所述凹槽内形成所述源漏掺杂层160。氮氧化硅材料的致密度比较高，因此通过使所述栅极层115露出的栅介质层112的材料为氮氧化硅，在形成所述凹槽过程中，能够降低所述侧墙140底部的栅介质层112发生损耗的概率，从而有利于降低所述源漏掺杂层160与所述栅极层115发生短接的概率，进而有利于提升半导体结构的电学性能。
而且，在形成所述凹槽后，通常还会对所述凹槽进行预清洗处理，所述预清洗处理采用的工艺通常为SiCoNi工艺，预清洗处理对掺杂有氮离子的栅介质层112的刻蚀量较小，因此还有利于降低预清洗处理对所述侧墙140下方的栅介质层112造成损失的概率，从而进一步降低所述源漏掺杂层160与所述栅极层115发生短接的概率，进而有利于提升半导体结构的电学性能。
本实施例中，所述栅极层115两侧的栅介质层112中氮的原子质量百分比含量不宜过小。如果氮的原子质量百分比含量过小，则所述栅极层115两侧的栅介质层112的致密度相应较低，从而难以降低所述源漏掺杂层160的形成过程中，所述侧墙140底部的栅介质层112发生损失的概率，进而容易导致所述源漏掺杂层160与所述栅极115发生短接；而且，由于工艺限制和原子比例限制，所述栅极层115两侧的栅介质层112中氮的原子质量百分比含量也不能过大。为此，本实施例中，所述栅极层115两侧的栅介质层112中氮的原子质量百分比含量为15％～40％。
本实施例中，为了减小对半导体结构电学性能的影响以及提高工艺兼容性，在形成所述栅极层115后，对所述栅极层115露出的栅介质层112进行掺氮处理，因此，仅所述栅极层115底部的栅介质层112的材料为氧化硅，所述侧墙140底部的栅介质层112、以及所述源漏掺杂层160露出的鳍部110表面的栅介质层112材料均为氮氧化硅。
在其他实施例中，为了降低所述掺氮处理对所述栅极层的影响，还可以在形成所述栅极层之前，对所述栅介质层进行掺氮处理，相应的，所述栅极层底部的栅介质层材料为氮氧化硅，所述栅极层露出的栅介质层材料为氮氧化硅。
所述源漏掺杂层160的形状可以为方形、U形或Sigma形。本实施例中，所述源漏掺杂层160的形状为方形。
当所述基底上形成有NMOS晶体管时，所述源漏掺杂层160的材料包括掺杂有N型离子的应力层，所述应力层的材料为Si或SiC，所述应力层为NMOS晶体管的沟道区提供拉应力作用，从而有利于提高NMOS晶体管的载流子迁移率，其中，所述N型离子为P离子、As离子或Sb离子；当所述基底上形成有PMOS晶体管时，所述源漏掺杂层160的材料包括掺杂有P型离子的应力层，所述应力层的材料为Si或SiGe，所述源漏掺杂层160为PMOS晶体管的沟道区提供压应力作用，从而有利于提高PMOS晶体管的载流子迁移率，其中，所述P型离子为B离子、Ga离子或In离子。
所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (16)
1.一种半导体结构的形成方法，其特征在于，包括：
形成基底，所述基底包括衬底、凸出于所述衬底的鳍部、覆盖所述鳍部表面的栅介质层、以及横跨所述鳍部的栅极层，所述栅极层覆盖所述栅介质层的部分顶部和部分侧壁，所述栅极层露出的栅介质层内掺杂有氮离子；
在所述栅极层的侧壁上形成侧墙；
以所述侧墙为掩膜，刻蚀所述栅极层两侧的鳍部，在所述栅极层两侧的鳍部内形成凹槽；
在所述凹槽内形成源漏掺杂层。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述基底的步骤包括：形成衬底、以及凸出于所述衬底的鳍部；
形成覆盖所述鳍部表面的栅介质层；
在所述栅介质层上形成横跨所述鳍部的栅极层，所述栅极层覆盖所述栅介质层的部分顶部和部分侧壁；
对所述栅极层露出的栅介质层进行掺氮处理。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述基底的步骤包括：形成衬底、以及凸出于所述衬底的鳍部；
形成覆盖所述鳍部表面的栅介质层；
对所述栅介质层进行掺氮处理；
在所述掺氮处理后，在所述栅介质层上形成横跨所述鳍部的栅极层，所述栅极层覆盖所述栅介质层的部分顶部和部分侧壁。
4.如权利要求2或3所述的半导体结构的形成方法，其特征在于，在所述掺氮处理的步骤中，所述掺氮处理的工艺为去耦合等离子体氮化工艺或离子注入工艺。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，形成基底的步骤中，所述栅极层露出的栅介质层内氮的原子质量百分比含量为15％～40％。
6.如权利要求2或3所述的半导体结构的形成方法，其特征在于，所述掺氮处理的步骤中，所述掺氮处理的工艺为去耦合等离子体氮化工艺；
所述去耦合等离子体氮化工艺的参数包括：反应功率为300W至2000W，反应时间为10S至100S，反应压强为10mtorr至300mtorr，反应气体为N2和He，N2气体流量为50SCCM至1200SCCM，He气体流量为80SCCM至1500SCCM。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，所述栅极层露出的栅介质层材料为氮氧化硅。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述栅极层两侧的鳍部内形成凹槽的步骤包括：刻蚀所述栅极层两侧的栅介质层，露出所述鳍部；
露出所述鳍部后，刻蚀所述鳍部，在所述栅极层两侧的鳍部内形成凹槽。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，刻蚀所述栅极层两侧的栅介质层的工艺为干法刻蚀工艺，所述干法刻蚀工艺的参数包括：刻蚀气体包括CH3F、N2和O2，CH3F气体流量为8SCCM至50SCCM，N2气体流量为100SCCM至400SCCM，O2气体流量为5SCCM至60SCCM，射频功率为60W至200W，直流电压为30V至100V，刻蚀时间为4S至50S，反应压强为10mtorr至200mtorr。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述栅极层两侧的鳍部内形成凹槽后，在所述凹槽内形成所述源漏掺杂层之前，还包括：对所述凹槽进行预清洗处理。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，对所述凹槽进行预清洗处理的步骤中，所述预清洗处理的工艺为氢氟酸沉浸工艺或SiCoNi工艺。
12.如权利要求10所述的半导体结构的形成方法，其特征在于，所述预清洗处理的工艺为SiCoNi工艺，所述SiCoNi工艺的参数包括：刻蚀气体为He、NH3和NF3，He气体流量为600SCCM至2000SCCM，NH3气体流量为200SCCM至500SCCM，NF3气体流量为20SCCM至200SCCM，反应压强为2Torr至10Torr，刻蚀时间为20S至100S。
13.一种半导体结构，其特征在于，包括：
衬底；
凸出于所述衬底的鳍部；
栅介质层，覆盖所述鳍部表面；
栅极层，位于所述栅介质层上，所述栅极层横跨所述鳍部且覆盖所述栅介质层的部分顶部和部分侧壁，所述栅极层露出的栅介质层中掺杂有氮离子；
侧墙，位于所述栅极层的侧壁上，且覆盖所述栅极层两侧的部分栅介质层；
源漏掺杂层，位于所述栅极层两侧的鳍部内。
14.如权利要求13所述的半导体结构，其特征在于，所述栅极层两侧的栅介质层中氮的原子质量百分比含量为15％至40％。
15.如权利要求13所述的半导体结构，其特征在于，所述栅极层底部的栅介质层材料为氧化硅，所述栅极层露出的栅介质层材料为氮氧化硅。
16.如权利要求13所述的半导体结构，其特征在于，所述栅极层底部的栅介质层材料为氮氧化硅，所述栅极层露出的栅介质层材料为氮氧化硅。
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| US5369297A (en) * | 1991-09-05 | 1994-11-29 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor including silicon oxide film and nitrided oxide film as gate insulator film and manufacturing method thereof |
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- 2018-09-13 CN CN201811069593.1A patent/CN110896033B/zh active Active
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