CN110875202A - 晶圆级封装方法以及封装结构 - Google Patents

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Abstract

一种晶圆级封装方法以及封装结构，晶圆级封装方法包括：提供器件晶圆，形成有多个第一芯片，第一芯片表面形成有第一电极，器件晶圆上形成有露出第一电极的第一介质层；提供多个第二芯片，表面形成有第二电极，第二芯片上形成有露出第二电极的第二介质层；将第二介质层与第一介质层相对设置并键合，在第一电极和第二电极之间形成空腔；在空腔中形成芯片互连结构；在第二芯片以及第二芯片露出的第二介质层、芯片互连结构和器件晶圆上保形覆盖绝缘层；在绝缘层上保形覆盖屏蔽层；在屏蔽层上形成封装层。本发明通过通孔互连结构，简化封装方法、减小封装结构体积，且由于绝缘层和屏蔽层通过保形覆盖的方式形成，因此减小了封装结构的体积和厚度。

Description

晶圆级封装方法以及封装结构
技术领域
本发明实施例涉及半导体技术领域，尤其涉及一种晶圆级封装方法以及封装结构。
背景技术
随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，人们对集成电路的封装技术的要求相应也不断提高。现有的封装技术包括球栅阵列封装(Ball GridArray，BGA)、芯片尺寸封装(Chip Scale Package，CSP)、晶圆级封装(Wafer LevelPackage，WLP)、三维封装(3D)和系统封装(System in Package，SiP)等。
目前，为了满足集成电路封装的更低成本、更可靠、更快及更高密度的目标，先进的封装方法主要采用晶圆级系统封装(Wafer Level Package System in Package，WLPSiP)，与传统的系统封装相比，晶圆级系统封装是在晶圆上完成封装集成制程，具有大幅减小封装结构的面积、降低制造成本、优化电性能、批次制造等优势，可明显的降低工作量与设备的需求。
晶圆级系统封装主要包括物理连接和电性连接这两个重要工艺。比如：采用键合工艺实现待集成芯片与晶圆之间的物理连接，通过电镀技术实现半导体器件之间的电性连接，通过硅通孔(Through-SiliconVia，TSV)和电镀技术实现待集成芯片与其他电路之间的电性连接，封装方法较为复杂；而且所述待集成芯片在封装结构的使用过程中容易受到外界磁场的影响，从而造成性能不够稳定的问题，因此在封装制程中，通常通过在封装结构中设置屏蔽结构以减小外界磁场的干扰，然而带有屏蔽功能的封装结构存在体积和厚度较大的问题。
发明内容
本发明实施例解决的问题是提供一种晶圆级封装方法以及封装结构，简化封装工艺，并减小所形成封装结构的体积和厚度。
为解决上述问题，本发明实施例提供一种晶圆级封装方法，包括：提供器件晶圆，所述器件晶圆中形成有多个第一芯片，所述第一芯片的表面形成有第一电极，所述器件晶圆上形成有露出所述第一电极的第一介质层；提供多个第二芯片，所述第二芯片的表面形成有第二电极，所述第二芯片上形成有露出所述第二电极的第二介质层；将所述第二介质层与所述第一介质层相对设置并键合，使所述第二芯片键合于所述器件晶圆，且所述第二芯片与所述第一芯片的位置相对应，在所述第一电极和第二电极之间形成空腔；在所述空腔中形成使所述第一电极和第二电极电连接的芯片互连结构；形成所述芯片互连结构后，在所述多个第二芯片以及所述第二芯片露出的所述第二介质层、芯片互连结构和器件晶圆上保形覆盖绝缘层；在所述绝缘层上保形覆盖屏蔽层。
相应的，本发明实施例还提供一种晶圆级封装结构，包括：器件晶圆，所述器件晶圆中形成有多个第一芯片，所述第一芯片的表面形成有第一电极，所述器件晶圆的表面形成有露出所述第一电极的第一介质层；键合于所述器件晶圆的多个第二芯片，所述多个第二芯片与所述多个第一芯片位置相对应，所述第二芯片朝向所述器件晶圆的表面形成有第二电极，所述第二电极与所述第一电极相对设置，所述第二芯片朝向所述器件晶圆的表面上还形成有露出所述第二电极的第二介质层；芯片互连结构，形成于所述第一电极和第二电极之间；绝缘层，保形覆盖于所述多个第二芯片以及所述第二芯片露出的所述第二介质层、芯片互连结构和器件晶圆上；屏蔽层，保形覆盖于所述绝缘层；封装层，位于所述屏蔽层上。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例在实现第二芯片和器件晶圆的键合过程中，所述第二芯片与所述器件晶圆中第一芯片的位置相对应，在器件晶圆的第一电极和第二芯片的第二电极之间形成空腔，从而在所述空腔中形成使所述第一电极和第二电极电连接的芯片互连结构，因此当在所述器件晶圆内形成与所述第一芯片电连接的通孔互连结构后，通过所述通孔互连结构即可实现所述第一芯片、第二芯片与外界电路的电连接，也就是说，本发明无需另外形成与所述第二芯片电连接的连接结构，简化了封装方法，且有利于减小所形成封装结构的体积；而且，使所述第二芯片键合于所述器件晶圆后，在所述多个第二芯片以及所述第二芯片露出的所述第二介质层、芯片互连结构和器件晶圆上保形覆盖绝缘层，在所述绝缘层上保形覆盖屏蔽层，所述屏蔽层可以减少外界磁场对所述第二芯片的影响，所述绝缘层可以使所述屏蔽层与所述第二芯片和器件晶圆之间相绝缘，以免所述屏蔽层对所述第二芯片和器件晶圆的电学性能产生影响，由于所述绝缘层和所述屏蔽层是通过保形覆盖的方式依次形成，不会过多的增加所形成封装结构的体积和厚度，从而使所述封装结构在不容易受外界磁场影响的同时具有较小的体积和厚度，且所述第二芯片和第一芯片通过所述芯片互连结构电连接，相应还有利于保障所述屏蔽层对所述第二芯片和器件晶圆的抗干扰效果。
附图说明
图1至图9是本发明晶圆级封装方法一实施例中各步骤对应的结构示意图。
具体实施方式
目前晶圆级系统封装的工艺较为复杂，且封装结构存在体积和厚度较大的问题。分析其原因在于：
目前在将待集成的裸芯片键合于器件晶圆之后，需形成与所述裸芯片电连接的第一连接结构、与所述器件晶圆中的芯片电连接的第二连接结构、以及电连接所述第一连接结构和第二连接结构的互连结构，工艺较为复杂。而且，在将所述裸芯片键合于所述器件晶圆之前，先采用注塑工艺形成固定所述裸芯片的注塑层，并在所述裸芯片与所述器件晶圆键合之后去除或部分去除所述注塑层，以进行后续制程，步骤较为繁冗。
此外，在封装制程中，为了减小外界磁场干扰，通常通过在封装结构中装配一金属外壳，以屏蔽外界磁场，然而所述金属外壳与所述裸芯片之间还存在一定的空隙，从而导致带有屏蔽功能的封装结构存在体积和厚度较大的问题。
为了解决所述技术问题，本发明实施例在实现第二芯片和器件晶圆的键合后，在器件晶圆的第一电极和第二芯片的第二电极之间形成空腔，从而在所述空腔中形成使所述第一电极和第二电极电连接的芯片互连结构，在所述器件晶圆内形成与所述第一芯片电连接的通孔互连结构后，通过所述通孔互连结构即可实现所述第一芯片、第二芯片与外界电路的电连接，也就是说，无需另外形成与所述第二芯片电连接的连接结构，因此简化了封装方法，且有利于减小所形成封装结构的体积；而且，使所述第二芯片键合于所述器件晶圆后，在所述多个第二芯片以及所述第二芯片露出的所述第二介质层、芯片互连结构和器件晶圆上保形覆盖绝缘层，在所述绝缘层上保形覆盖屏蔽层，所述屏蔽层可以减少外界磁场对所述第二芯片的影响，所述绝缘层可以使所述屏蔽层与所述第二芯片和器件晶圆之间相绝缘，以免所述屏蔽层对所述第二芯片和器件晶圆的电学性能产生影响，由于所述绝缘层和所述屏蔽层是通过保形覆盖的方式依次形成，不会过多的增加所形成封装结构的体积和厚度，从而使所述封装结构在不容易受外界磁场影响的同时具有较小的体积和厚度，且所述第二芯片和第一芯片通过所述芯片互连结构电连接，相应还有利于保障所述屏蔽层对所述第二芯片和器件晶圆的抗干扰效果。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图9是本发明晶圆级封装方法一实施例中各步骤对应的结构示意图。
参考图1，提供器件晶圆(CMOS Wafer)300，所述器件晶圆300中形成有多个第一芯片400，所述第一芯片400的表面形成有第一电极410，所述器件晶圆300上形成有露出所述第一电极410的第一介质层450。
所述器件晶圆300为完成器件制作的待封装晶圆。本实施例中，所述器件晶圆300的衬底为硅衬底。在其他实施例中，所述器件晶圆的衬底材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。根据实际工艺需求，所述器件晶圆300的厚度为10微米至100微米。
本实施例中，形成于所述器件晶圆300中的多个第一芯片400可以为同一类型或不同类型的芯片。需要说明的是，所述器件晶圆300可以采用集成电路制作技术所制成，例如在衬底上通过沉积、刻蚀等工艺形成N型金属氧化物半导体(N-Metal-Oxide-Semiconductor，NMOS)器件和P型金属氧化物半导体(P-Metal-Oxide-Semiconductor，PMOS)器件等器件，在所述器件上形成介质层、金属互连结构以及与所述金属互连结电连接的焊盘(Pad)等结构，从而使所述器件晶圆300中形成有多个第一芯片400。
还需要说明的是，为了便于图示，本实施例以所述器件晶圆300中形成有三个第一芯片400为例进行说明。但所述第一芯片400的数量不仅限于三个。
位于所述第一芯片400表面的第一电极410，用于实现所述第一芯片400与其他半导体器件的电性连接。具体地，所述第一电极410可以是引线焊盘(Bond Pad)，且所述第一电极410位于所述第一芯片400的端部。
本实施例中，所述器件晶圆300包括形成有所述第一芯片400的晶圆正面301以及与所述晶圆正面301相背的晶圆背面302，所述晶圆正面301露出的第一芯片400表面形成有所述第一电极410；其中，所述晶圆背面302指的是远离所述第一电极410的衬底的底部表面。
所述第一介质层450具有一定的厚度，可以在后续键合工艺中为形成空腔提供空间；此外，所述第一介质层450具有绝缘特性，还用于在所述空腔中形成芯片互连结构后，实现所述芯片互连结构与其他部件的绝缘。
本实施例中，所述第一介质层450还用作键合层，用于实现所述器件晶圆300和待集成芯片之间的物理连接。
具体地，所述第一介质层450为第一氧化层，作为后续熔融键合(Fusion Bonding)工艺的键合层，其中，后续通过在所述键合层的接触面形成共价键的方式，实现所述器件晶圆300和待集成芯片键合，从而有利于提高键合强度。
本实施例中，所述第一介质层450的材料为氧化硅。氧化硅材料具有较高的工艺兼容性，且氧化硅为工艺常用、成本较低的材料，因此通过选取氧化硅材料的方式，有利于降低工艺难度和工艺成本，且有利于降低对所形成封装结构的性能影响；而且，通过选取氧化硅材料，能够使所述器件晶圆300与所述待集成芯片之间以Si-O-Si的共价键进行键合，Si-O键的键能较大，从而有利于进一步提高键合强度。
在其他实施例中，所述第一介质层的材料还可以为氧化铪、氧化铝或氧化镧。
本实施例中，所述第一介质层450形成于所述器件晶圆300上，也就是说，所述第一介质层450全面覆盖所述晶圆正面301并露出所述第一电极410，从而有利于减小形成所述第一介质层450的工艺难度，且能减少工艺时间。
在其他实施例中，所述第一介质层还可以形成于所述第一芯片所对应区域的器件晶圆上，即所述第一介质层露出所述第一芯片所对应区域之外的晶圆正面。
参考图2，提供多个第二芯片200，所述第二芯片200的表面形成有第二电极210，所述第二芯片200上形成有露出所述第二电极210的第二介质层250。
所述第二芯片200用于作为晶圆级系统封装中的待集成芯片。
本实施例晶圆级封装方法用于实现异质集成。相应地，所述多个第二芯片200可以是硅晶圆制成的芯片，也可以是其他材质形成的芯片。
所述第二芯片200可以采用集成电路制作技术所制成，所述第二芯片200可以为具有不同功能的有源元件、无源元件、微机电系统、光学元件等元件中的一种或多种。具体地，所述第二芯片200可以为存储芯片、通讯芯片、处理器或逻辑芯片。在其他实施例中，还可以根据实际工艺需求，选取其他功能的芯片。
所述第二芯片200通常也包括形成于衬底上的NMOS器件或PMOS器件等器件，还包括介质层、金属互连结构和焊盘等结构。
位于所述第二芯片200表面的第二电极210，用于实现所述第二芯片200与其他半导体器件的电性连接。具体地，所述第二电极210可以是为引线焊盘，且所述第二电极210位于所述第二芯片200的端部。
本实施例中，所述第二芯片200形成有所述第二电极210的面为芯片正面201，与所述芯片正面201相背的面为芯片背面202；其中，所述芯片背面202指的是远离所述第二电极210的衬底底部表面。
需要说明的是，为了便于图示，本实施例以所述第二芯片200的数量为三个为例进行说明。但所述第二芯片200的数量不仅限于三个。
所述第二介质层250具有一定的厚度，可以在后续键合工艺中为形成空腔提供空间；此外，所述第二介质层250具有绝缘特性，还用于在所述空腔中形成芯片互连结构后，实现所述芯片互连结构与其他部件的绝缘。
本实施例中，所述第二介质层250还用作键合层，用于实现所述第二芯片200与所述器件晶圆300(如图1所示)之间的物理连接。
具体地，所述第二介质层250为第二氧化层，作为后续熔融键合工艺的键合层。本实施例中，所述第一介质层450(如图1所示)的材料为氧化硅，所述第二介质层250的材料相应为氧化硅。在其他实施例中，所述第二氧化层还可以为氧化铪、氧化铝或氧化镧。
对所述第二介质层250的具体描述，请参考前述对所述第一介质层450的相应描述，本实施例在此不再赘述。
本实施例中，将所述多个第二芯片200的芯片背面202临时键合于承载基板100上。
所述承载基板100用于临时固定所述多个第二芯片200，还用于在所述第二芯片200与所述器件晶圆300(如图1所示)的键合过程中，为所述第二芯片200起到支撑作用，从而提高键合工艺的可操作性以及键合可靠性。而且通过临时键合(Temporary Bonding)的方式，所述承载基板100还可以在所述第二芯片200与所述器件晶圆300键合之后，通过解键合的方式与所述第二芯片200分离。
本实施例中，所述承载基板100为载体晶圆(Carrier Wafer)。具体地，所述承载基板100可以为半导体衬底(例如硅衬底)，还可以为氧化铝等的陶瓷基底、石英或玻璃基底等。
本实施例中，所述承载基板100上形成有粘合层150，所述多个第二芯片200通过所述粘合层150临时键合于所述承载基板100上。
具体地，所述粘合层150为粘片膜(Die Attach Film，DAF)和干膜(Dry Film)中的一种或两种。其中，干膜是一种用于半导体芯片封装或印刷电路板制造时所采用的具有粘性的光致抗蚀膜，干膜的制造是将无溶剂型光致抗蚀剂涂在涤纶片基上，再覆上聚乙烯薄膜；使用时揭去聚乙烯薄膜，把无溶剂型光致抗蚀剂压于基版上，经曝光显影处理，即可在所述干膜内形成图形。
需要说明的是，在另一些实施例中，所述多个第二芯片还可以通过静电键合临时键合于所述承载基板上。静电键合技术是不用任何粘结剂实现键合的一种方法。在键合过程中，将要键合的第二芯片和承载基板分别连接不同的电极，在电压作用下使第二芯片和承载基板表面形成电荷，且所述第二芯片与承载基板表面电荷电性不同，从而在第二芯片与承载基板键合过程中产生较大的静电引力，实现两者的物理连接。
还需要说明的是，本实施例中，所述承载基板100为所述第二芯片200提供支撑力。在其他实施例中，也可以不设置所述载体晶圆。
参考图3，将所述第二介质层250与所述第一介质层450相对设置并键合，使所述第二芯片200键合于所述器件晶圆300，且所述第二芯片200与所述第一芯片400的位置相对应，在所述第一电极410和第二电极210之间形成空腔220。
此处，所述第二芯片200与所述第一芯片400的位置相对应的含义指的是：所述第二芯片200与所述第一芯片400键合时相互对准，所述第二芯片200上的第二电极210和所述第一芯片400的第一电极410也相互对准且相对设置。
所述第二介质层250和所述第一介质层450均具有一定的厚度，在所述第二介质层250与所述第一介质层450相对设置并相互贴合后，因为所述第一介质层450和第二介质层250的支撑作用，在所述第一介质层450露出的所述第一电极410以及所述第二介质层250露出的第二电极210之间形成空腔220，所述空腔220用于为后续填充导电材料提供空间位置，进而形成使所述第一电极410和所述第二电极210电连接的芯片互连结构。
需要说明的是，本实施例中，所述第一电极410位于所述第一芯片400的端部；所述第二电极210位于所述第二芯片200的端部；将所述第二介质层250与所述第一介质层450相对设置时，所述第二芯片200与所述第一芯片400相对设置，在所述第一电极410、第一介质层450、第二介质层250和第二芯片200间围成空腔220，此外，所述第二介质层250在所述第二电极210的位置处并没有与所述第一介质层450相接触，因此所述空腔220为非完全封闭的空腔，留有一开口，便于后续导电材料的填充。
本实施例中，所述第二芯片200的芯片背面202(如图2所示)临时键合于所述承载基板100上，相应的，将所述第二介质层250与所述第一介质层450相对设置并键合，使所述第二芯片200键合于所述器件晶圆300的步骤包括：将所述承载基板100与所述器件晶圆300相对设置，使所述承载基板100上第二芯片200的芯片正面201(如图2所示)键合于所述器件晶圆300。这样在将所述第二芯片200与所述器件晶圆300键合的过程中，所述承载基板100可以为所述第二芯片200提供较大的支撑强度，从而提高所述第一芯片400与所述第二芯片200之间的键合可靠性。
本实施例中，所述第一介质层450为第一氧化层，所述第二介质层250为第二氧化层，因此所述第二芯片200与所述器件晶圆300之间通过第一氧化层和第二氧化层的熔融键合工艺实现键合。
具体地，所述第一介质层450和第二介质层250的材料均为氧化硅，因此所述第二芯片200与所述器件晶圆300是通过氧化硅-氧化硅熔融键合的方式实现物理连接。
熔融键合是一种主要利用界面化学力完成键合的工艺，在所述第一介质层450和第二介质层250的接触面以共价键结合的方式实现键合，因此所述第一介质层450和第二介质层250之间能够具有较高的键合强度，从而提高了所述器件晶圆300和第二芯片200的键合强度，且后续制程对所述键合强度的影响较小，相应提高了晶圆级系统封装的封装成品率。
需要说明的是，在其他实施例中，所述第二芯片和所述器件晶圆还可以通过其他方式实现键合，比如：黏着键合或玻璃介质键合等。
具体地，黏着键合的键合温度低，且与CMOS兼容；使得晶圆黏着键合在异质集成工艺中。黏着键合工艺的步骤通常包括：在芯片和所述晶圆的键合面上形成黏合剂，所述黏合剂通常为聚合物；通过软烘或者预固化聚合物，使所述黏合剂处于未聚合或部分聚合状态；将芯片和晶圆对置于腔室并抽真空，使芯片和晶圆的键合面接触。再通过施压使需要键合的表面紧密键合。
玻璃介质键合指的是，将玻璃焊料印刷在晶圆上形成闭合环，然后将此盖板放入回流炉中进行预烧结。将预烧结完成后的晶圆与芯片对准放置，使芯片位于所述闭合环中，之后放入键合机中进行烧结，形成密封腔。玻璃介质键合工艺简单、键合强度高且密封效果好，尤其适合大批量生产。
相应的，所述第一介质层和第二介质层还可以为其他适用的材料。
结合参考图4，需要说明的是，在使所述第二芯片200键合于所述器件晶圆300之后，对所述第二芯片200和承载基板100(如图3所示)进行解键合(De-bonding)处理，使所述承载基板100与所述第二芯片200相分离。
通过使所述承载基板100和所述第二芯片200相分离，使得所述第二芯片200的芯片背面202露出，从而为后续制程提供工艺基础。
本实施例中，所述承载基板100通过粘合层150(如图3所示)与所述第二芯片200相贴合，相应地，在所述解键合处理的过程中，可以通过化学方法或机械剥离的方式使所述承载基板100与所述第二芯片200相分离，以去除所述承载基板100和粘合层150。
在其他实施例中，也可以采用其他方式使所述第二芯片与所述承载基板分离。
参考图5，在所述空腔220(如图4所示)中形成使所述第一电极410和第二电极210电连接的芯片互连结构230。
所述芯片互连结构230与所述第一电极410和第二电极210均相接触，因此可以实现所述第一电极410和第二电极210的电性连接，从而实现了所述第一芯片400和第二芯片200之间的电性连接。
可以通过电镀工艺形成所述芯片互连结构230。通过电镀方法形成的芯片互连结构230，可在所述空腔220中实现良好的填充效果，从而提高所述第一电极410和第二电极210之间电性连接的可靠性。
本实施例中，所述电镀为无极电镀。具体地，将键合后的第二芯片200与所述器件晶圆300放置到含有金属离子的溶液(例如：化学镀银、镀镍、镀铜等溶液)中，根据氧化还原反应原理，利用强还原剂使所述金属离子还原成金属而沉积在所述第一电极410和第二电极210的表面，形成金属镀层，经过一段反应时间之后，金属镀层将所述空腔220填满，从而形成所述芯片互连结构230。
所述芯片互连结构230的材料包括铜、镍、锌、锡、银、金、钨和镁中的一种或多种。具体地，所述芯片互连结构230为焊接连接块。
参考图6，形成所述芯片互连结构230后，在所述多个第二芯片200以及所述第二芯片200露出的所述第二介质层250、芯片互连结构230和器件晶圆300上保形覆盖绝缘层510；在所述绝缘层510上保形覆盖屏蔽层520。
所述屏蔽层520用于减小外界磁场对所形成封装结构中器件的干扰，从而提高所述封装结构中电路性能的稳定性和可靠性。
为了减小外界磁场的干扰，所述屏蔽层520通常为导体，所述绝缘层510用于实现所述屏蔽层520与所述第二芯片200、屏蔽层520和器件晶圆300之间的电性绝缘，从而避免所述屏蔽层520对封装结构的电学性能的影响。
本实施例中，所述绝缘层510和屏蔽层520是通过保形覆盖的方式依次形成，所述绝缘层510和屏蔽层520的厚度较小，不会过多的增加所形成封装结构的体积和厚度，从而在保障所形成封装结构不易受外界磁场影响的同时，有利于减小封装结构的厚度和体积。而且，所述第二芯片200和第一芯片400通过所述芯片互连结构230电连接，相应还有利于保障所述屏蔽层520对所述第二芯片200和器件晶圆300的抗干扰效果。
需要说明的是，所述绝缘层510的厚度不宜过小，也不宜过大。如果所述绝缘层510的厚度过大，容易增大所形成封装结构的厚度和体积；如果所述绝缘层510的厚度过小，则容易影响所述绝缘层510的绝缘效果。为此，本实施例中，所述绝缘层510的厚度在0.05～5微米的范围内。
具体地，所述绝缘层510的材料为氧化硅、氮化硅或氮氧化硅。这些材料为半导体制造工艺中常用的绝缘材料，具有良好的工艺兼容性。
实际工艺中，可以通过化学气相沉积工艺形成所述绝缘层510。
本实施例中，所述屏蔽层520为静电屏蔽层，用于使外界电场终止在所述屏蔽层520的表面上并把电荷传输至地端。相应地，本实施例形成的封装结构在使用过程中，会使所述屏蔽层520与地端相连。
在其他实施例中，所述屏蔽层还可以为电磁屏蔽层，用于减小高频电磁场的影响，使干扰场在所述屏蔽层内形成涡流，从而削弱干扰场在集成电路位置处的场强，达到了屏蔽的效果。
为了实现屏蔽效果，所述屏蔽层520的材料为导体。例如，所述屏蔽层520为金属层或合金层。具体地，所述屏蔽层520的材料可以为银、铜、锡、铝、镍、锌、钨等金属中的一种或多种；或者，所述屏蔽层520的材料还可以是不锈钢等的合金。
实际工艺中，可以通过物理气相沉积工艺或溅射工艺形成所述屏蔽层520。
需要说明的是，所述屏蔽层520的厚度不宜过小，也不宜过大。如果所述屏蔽层520的厚度过大，容易增大所形成封装结构的厚度和体积；如果所述屏蔽层520的厚度过小，则屏蔽效果容易受到影响，难以保证所述屏蔽层520对外界磁场的抗干扰效果。为此，本实施例中，所述屏蔽层520的厚度在0.1～10微米的范围内。
参考图7，在所述屏蔽层520上形成封装层500。
所述封装层500能够起到绝缘、密封以及防潮的作用，可以减小所述第二芯片200受损、被污染或被氧化的概率，进而有利于优化所获得封装结构的性能。
本实施例中，通过注塑工艺形成所述封装层500。注塑工艺的填充性能较好，能够使所述封装层500较好地填充于所述多个第二芯片200之间的间隙且覆盖在所述屏蔽层520上，与所述屏蔽层520相接触实现密封，可以较好地隔绝空气和水分，从而实现良好的绝缘和密封效果。
具体地，所述封装层500的材料为环氧树脂(Epoxy)。环氧树脂具有收缩率低、粘结性好、耐腐蚀性好、电性能优异及成本较低等优点，因此广泛用作电子器件和集成电路的封装材料。在其他实施例中，所述封装层的材料还可以为聚酰亚胺或硅胶等热固性材料。
需要说明的是，本实施例中，所述屏蔽层520为静电屏蔽层，需要与地端相连；相应地，在形成所述封装层500的步骤中，所述封装层500部分地覆盖所述屏蔽层520，从而使所述屏蔽层520的一部分区域露出，所述封装层500所露出的屏蔽层520为接地端，从而为实现所述屏蔽层520与地端电连接提供基础。
结合参考图8和图9，形成所述封装层500后，所述封装方法还包括：对所述器件晶圆300的晶圆背面302(如图1所示)进行减薄处理；在减薄后的器件晶圆300中形成通孔互连结构301(如图9所示)。
通过对所述晶圆背面302进行减薄处理，以减小所述器件晶圆300的厚度，从而改善所述器件晶圆300的散热效果，且有利于减小形成所述通孔互连结构301的难度以及减小封装后封装结构的整体厚度，进而提高所述封装结构的性能。
本实施例中，所述减薄处理所采用的工艺可以为背部研磨工艺、化学机械抛光(Chemical Mechanical Polishing，CMP)工艺和湿法刻蚀工艺中的一种或多种。
为了有效控制所述减薄处理的停止位置，在所述器件晶圆300的制造工艺中，通常在所述器件晶圆300的衬底内形成用于限定所述停止位置的深沟槽隔离结构，从而使所述减薄处理停止于所述深沟槽隔离结构的底部。
在另一实施例中，还可以在所述器件晶圆的制造工艺中，采用中性掺杂离子(例如氧离子和氮离子中的一种或两种)在所述器件晶圆的衬底内形成停止区，从而使所述减薄处理停止于所述停止区的底部。
在其他实施例中，当所述器件晶圆的衬底为绝缘体上的硅衬底或者绝缘体上的锗衬底时，还可以对所述衬底的底部衬底层进行减薄处理，从而能够较好地停止于所述绝缘体层的底部。
需要说明的是，在所述减薄处理后，所述器件晶圆300的衬底厚度不宜过小，也不宜过大。如果所述厚度过小，则所述器件晶圆300的机械性能相应较差，且容易对形成于所述器件晶圆300内的器件等产生不良影响；如果所述厚度过大，则不利于提高所述封装结构的性能。为此，本实施例中，在所述减薄处理后，所述器件晶圆300的厚度为5μm至10μm。
本实施例中，所述通孔互连结构301位于所述器件晶圆300内且与所述第一芯片400电连接，通过所述通孔互连结构301实现所述第一芯片400与其他电路的电性连接。
其中，由于所述芯片互连结构230电连接所述第一电极410和第二电极210，即所述第一芯片400与所述第二芯片200通过所述芯片互连结构230电连接，因此所述第二芯片200能够通过所述芯片互连结构230、所述第一芯片400中形成的互连结构(例如金属互连结等)以及所述通孔互连结构301与其他电路实现电性连接，也就是说，无需另外形成与所述第二芯片200电连接的连接结构，因此简化了封装方法，且有利于减小所形成封装结构的体积。
需要说明的是，本实施例所述通孔互连结构301与所述第一芯片400背向所述第一电极410的表面相接触，从而实现所述通孔互连结构301与所述第一芯片400的电性连接。
本实施例中，所述器件晶圆300的衬底为硅衬底，相应的，可以通过硅通孔(Through-Silicon Via，TSV)技术形成所述通孔互连结构301。在其他实施例中，还可以通过其他工艺形成所述通孔互连结构。
本实施例中，所述通孔互连结构301的材料为铜。在其他实施例中，所述通孔互连结构的材料还可以为铝、钨和钛等导电材料。
需要说明的是，在上述封装方法的实施例中，在所述熔融键合工艺之后，在所述空腔中形成使所述第一电极和第二电极电连接的芯片互连结构之前，对所述第二芯片和载体晶圆进行解键合处理。在其他实施例中，还可以在所述空腔中形成使所述第一电极和第二电极电连接的芯片互连结构之后，在所述多个第二芯片以及所述第二芯片露出的所述第二介质层、芯片互连结构和器件晶圆上保形覆盖绝缘层之前，对所述第二芯片和载体晶圆进行解键合处理。这是为了使多个相互分离的第二芯片之间留有一定的空隙(如图3和图4所示)，从而在将键合后的第二芯片和器件晶圆放置在电镀溶液中时，电镀溶液可以通过所述空隙进入至所述空腔中，便于形成所述芯片互连结构。
相应的，本发明还提供一种晶圆级封装结构。
继续参考图9，示出了本发明晶圆级封装结构一实施例的结构示意图。
所述晶圆级封装结构包括：器件晶圆300，所述器件晶圆300中形成有多个第一芯片400，所述第一芯片400的表面形成有第一电极410，所述器件晶圆300的表面形成有露出所述第一电极410的第一介质层450；键合于所述器件晶圆300的多个第二芯片200，所述多个第二芯片200与所述多个第一芯片400位置相对应，所述第二芯片200朝向所述器件晶圆300的表面形成有第二电极210，所述第二电极210与所述第一电极410相对设置，所述第二芯片200朝向所述器件晶圆300的表面上还形成有露出所述第二电极210的第二介质层250；芯片互连结构230，形成于所述第一电极410和第二电极210之间；绝缘层510，保形覆盖于所述多个第二芯片200以及所述第二芯片200露出的所述第二介质层250、芯片互连结构230和器件晶圆300上；屏蔽层520，保形覆盖于所述绝缘层510上；封装层500，位于所述屏蔽层520上。
本实施例中，所述封装结构为晶圆级系统封装结构。
所述器件晶圆300为完成器件制作的待封装晶圆。本实施例中，所述器件晶圆300的衬底为硅衬底。在其他实施例中，所述器件晶圆的衬底材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。
本实施例中，形成于所述器件晶圆300中的多个第一芯片400可以为同一类型或不同类型的芯片。需要说明的是，所述器件晶圆300可以采用集成电路制作技术所制成，例如在衬底上通过沉积、刻蚀等工艺形成N型金属氧化物半导体NMOS器件和PMOS器件等器件，在所述器件上形成介质层、金属互连结构以及与所述金属互连结电连接的焊盘等结构，从而使所述器件晶圆300中形成有多个第一芯片400。
还需要说明的是，为了便于图示，本实施例以所述器件晶圆300中形成有三个第一芯片400为例进行说明。但所述第一芯片400的数量不仅限于三个。
位于所述第一芯片400表面的第一电极410，用于实现所述第一芯片400与其他半导体器件的电性连接。具体地，所述第一电极410可以是引线焊盘，且所述第一电极410位于所述第一芯片400的端部。
本实施例中，所述器件晶圆300包括形成有所述第一芯片400的晶圆正面301(如图1所示)以及与所述晶圆正面301相背的晶圆背面302(如图1所示)，所述晶圆正面301露出的第一芯片400表面形成有所述第一电极410；其中，所述晶圆背面302指的是远离所述第一电极410的衬底的底部表面。
所述第一介质层450具有绝缘特性，用于实现所述芯片互连结构230与其他部件的绝缘。本实施例中，所述第一介质层450还用作键合层，用于实现所述器件晶圆300和所述第二芯片200之间的物理连接。
所述第二芯片200用于作为晶圆级系统封装中的待集成芯片，所述多个第二芯片200可以为相同功能或不同功能的芯片，且所述第二芯片200的数量与所述第一芯片400的数量相同。
所述第二芯片200可以采用集成电路制作技术所制成，所述第二芯片200可以为具有不同功能的有源元件、无源元件、微机电系统、光学元件等元件中的一种或多种。具体地，所述第二芯片200可以为存储芯片、通讯芯片、处理器或逻辑芯片。在其他实施例中，还可以根据实际工艺需求，选取其他功能的芯片。
需要说明的是，所述第二芯片200通常包括形成于衬底上的NMOS器件或PMOS器件等器件，还包括介质层、金属互连结构和焊盘等结构。
本实施例晶圆级封装方法用于实现异质集成。相应地，所述多个第二芯片200可以是硅晶圆制成的芯片，也可以是其他材质形成的芯片。
还需要说明的是，为了便于图示，本实施例以所述第二芯片200的数量为三个为例进行说明。但所述第二芯片200的数量不仅限于三个。
位于所述第二芯片200表面的第二电极210，用于实现所述第二芯片200与其他半导体器件的电性连接。具体地，所述第二电极210可以是为引线焊盘，且所述第二电极210位于所述第二芯片200的端部。
本实施例中，所述第二芯片200形成有所述第二电极210的面为芯片正面201(如图2所示)，与所述芯片正面201相背的面为芯片背面202(如图2所示)；其中，所述芯片背面202指的是远离所述第二电极210的衬底底部表面。
所述第二介质层250具有绝缘特性，用于实现所述芯片互连结构230与其他部件的绝缘。本实施例中，所述第二介质层250还用作键合层，用于实现所述第二芯片200与所述器件晶圆300之间的物理连接。
具体地，所述第一介质层450为第一氧化层，所述第二介质层250为第二氧化层。所述第二芯片200和器件晶圆300通过所述第一氧化层和所述第二氧化层实现熔融键合。熔融键合是一种主要利用界面化学力完成键合的工艺，所述第一氧化层和第二氧化层的接触面以共价键的方式实现键合，因此所述第一氧化层和第二氧化层之间具有较高的键合强度，从而提高了所述封装结构的可靠性。
本实施例中，所述第一介质层450和所述第二介质层250的材料均为氧化硅。氧化硅材料具有较高的工艺兼容性，且氧化硅为工艺常用、成本较低的材料，因此通过选取氧化硅材料的方式，有利于降低工艺难度和工艺成本，且有利于降低对所形成封装结构的性能影响；而且，通过选取氧化硅材料，能够使所述器件晶圆300与所述第二芯片200之间以Si-O-Si的共价键进行键合，Si-O键的键能较大，从而有利于进一步提高键合强度。
在另一些实施例中，所述第一介质层的材料还可以为氧化铪、氧化铝或氧化镧，所述第二介质层的材料还可以为氧化铪、氧化铝或氧化镧。
在其他实施例中，所述第二芯片和所述器件晶圆还可以通过其他方式实现键合，比如：黏着键合或玻璃介质键合等。
具体地，黏着键合的键合温度低，且与CMOS兼容；使得晶圆黏着键合在异质集成工艺中。具体地黏着键合工艺包括：在芯片和所述晶圆的键合面上形成黏合剂，所述黏合剂通常为聚合物；通过软烘或者预固化聚合物，使所述黏合剂处于未聚合或部分聚合状态；将芯片和晶圆对置于腔室并抽真空，使芯片和晶圆的键合面接触。再通过施压使需要键合的表面紧密键合。
玻璃介质键合指的是，将玻璃焊料印刷在晶圆上形成闭合环，然后将此盖板放入回流炉中进行预烧结。将预烧结完成后的晶圆与芯片对准放置，使芯片位于所述闭合环中，之后放入键合机中进行烧结，形成密封腔。玻璃介质键合工艺简单、键合强度高且密封效果好，尤其适合大批量生产。
相应的，所述第一介质层和第二介质层还可以为其他适用的材料。
需要说明的是，本实施例中，所述第一介质层450位于所述第二介质层250和器件晶圆300之间、以及所述绝缘层510和器件晶圆300之间。也就是说，所述第一介质层450全面覆盖所述晶圆正面301并露出所述第一电极410，从而有利于减小形成所述第一介质层450的工艺难度，且能减少工艺时间。
在其他实施例中，所述第一介质层还可以仅位于所述第二介质层和器件晶圆之间，即所述第一介质层在所述芯片正面的投影与所述第二介质层在所述芯片正面的投影相重合。
所述芯片互连结构230与所述第一电极410和第二电极210均相接触，因此可以实现所述第一电极410和第二电极210的电性连接，从而实现了所述第一芯片400和第二芯片200之间的电性连接。
本实施例中，所述芯片互连结构230为电镀芯片互连结构。也就是说，所述芯片互连结构230通过电镀方法形成，通过电镀方法形成的芯片互连结构230，可在所述第一电极410和第二电极210之间实现良好的填充效果，从而提高所述第一电极410和第二电极210之间电性连接的可靠性。
具体地，所述芯片互连结构230的材料包括铜、镍、锌、锡、银、金、钨和镁中的一种或多种。
所述屏蔽层520用于减小外界磁场对所述封装结构中器件的干扰，从而提高所述封装结构中电路性能的稳定性和可靠性。
为了减小外界磁场的干扰，所述屏蔽层520通常为导体，所述绝缘层510用于实现所述屏蔽层520与所述第二芯片200、屏蔽层520和器件晶圆300之间的电性绝缘，从而避免所述屏蔽层520对封装结构的电学性能的影响。
本实施例中，所述绝缘层510保形覆盖于所述多个第二芯片200以及所述第二芯片200露出的所述第二介质层250、芯片互连结构230和器件晶圆300上，所述屏蔽层520保形覆盖于所述绝缘层510上，因此所述绝缘层510和屏蔽层520的厚度较小，不会过多的增加所述封装结构的体积和厚度，从而在保障所述封装结构不易受外界磁场影响的同时，有利于减小所述封装结构的厚度和体积。而且，所述第二芯片200和第一芯片400通过所述芯片互连结构230电连接，相应还有利于保障所述屏蔽层520对所述第二芯片200和器件晶圆300的抗干扰效果。
需要说明的是，如果所述绝缘层510的厚度过大，容易增大所形成封装结构的厚度和体积；如果所述绝缘层510的厚度过小，则容易影响所述绝缘层510的绝缘效果。为此，本实施例中，所述绝缘层510的厚度在0.05～5微米的范围内。
具体地，所述绝缘层510的材料为氧化硅、氮化硅或氮氧化硅。这些材料为半导体制造工艺中常用的绝缘材料，具有良好的工艺兼容性。
本实施例中，所述屏蔽层520为静电屏蔽层，用于使外界电场终止在所述屏蔽层520的表面上并把电荷传输至地端。相应地，本实施例封装结构在使用过程中，会使所述屏蔽层520与地端相连。
在其他实施例中，所述屏蔽层还可以为电磁屏蔽层，用于减小高频电磁场的影响，使干扰场在所述屏蔽层内形成涡流，从而削弱干扰场在集成电路位置处的场强，达到了屏蔽的效果。
为了实现屏蔽效果，所述屏蔽层520的材料为导体，所述屏蔽层520可以为金属层或合金层。具体地，所述屏蔽层520的材料可以为银、铜、锡、铝、镍、锌、钨等金属中的一种或多种；或者，所述屏蔽层520的材料还可以是不锈钢等的合金。
需要说明的是，如果所述屏蔽层520的厚度过大，容易增大所述封装结构的厚度和体积；如果所述屏蔽层520的厚度过小，则屏蔽效果容易受到影响，难以保证所述屏蔽层520对外界磁场的抗干扰效果。为此，本实施例中，所述屏蔽层520的厚度在0.1～10微米的范围内。
所述封装层500能够起到绝缘、密封以及防潮的作用，可以减小所述第二芯片200受损、被污染或被氧化的概率，进而有利于优化所获得封装结构的性能。
本实施例中，所述封装层500为注塑层，即所述封装层500通过注塑工艺形成。注塑工艺的填充性能较好，因此所述封装层500较好地填充于所述多个第二芯片200之间且覆盖在所述屏蔽层520上，与所述屏蔽层520相接触实现密封，可以较好地隔绝空气和水分，从而实现良好的绝缘和密封效果。
具体地，所述封装层500的材料为环氧树脂(Epoxy)。环氧树脂具有收缩率低、粘结性好、耐腐蚀性好、电性能优异及成本较低等优点，因此广泛用作电子器件和集成电路的封装材料。在其他实施例中，所述封装层的材料还可以为聚酰亚胺或硅胶等热固性材料。
需要说明的是，本实施例中，所述屏蔽层520为静电屏蔽层，需要与地端相连；相应地，所述封装层500部分地覆盖所述屏蔽层520，露出所述屏蔽层520的一部分区域，所述封装层500所露出的屏蔽层520为接地端，用于与地端相连。
本实施例封装结构中，所述器件晶圆300为经过晶圆减薄处理后的晶圆；所述减薄处理后的晶圆中还形成有与所述第一芯片400电连接的通孔互连结构301。
由于所述芯片互连结构230电连接所述第一电极410和第二电极210，即所述第一芯片400与所述第二芯片200通过所述芯片互连结构230电连接，因此所述第二芯片200能够通过所述芯片互连结构230、所述第一芯片400中形成的互连结构(例如金属互连结等)以及所述通孔互连结构301与其他电路实现电性连接，也就是说，所述封装结构无需另外形成与所述第二芯片200电连接的连接结构，不仅简化了所述封装结构的封装方法，且有利于减小所述封装结构的体积。
需要说明的是，本实施例所述通孔互连结构301与所述第一芯片400背向所述第一电极410的表面相接触，从而实现所述通孔互连结构301与所述第一芯片400的电性连接。
本实施例中，所述通孔互连结构301的材料为铜。在其他实施例中，所述通孔互连结构的材料还可以为铝、钨和钛等导电材料。
本实施例所述封装结构可以采用前述实施例所述的封装方法所形成，也可以采用其他封装方法所形成。本实施例中，对所述封装结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种封装方法，其特征在于，包括：
提供器件晶圆，所述器件晶圆中形成有多个第一芯片，所述第一芯片的表面形成有第一电极，所述器件晶圆上形成有露出所述第一电极的第一介质层；
提供多个第二芯片，所述第二芯片的表面形成有第二电极，所述第二芯片上形成有露出所述第二电极的第二介质层；
将所述第二介质层与所述第一介质层相对设置并键合，使所述第二芯片键合于所述器件晶圆，且所述第二芯片与所述第一芯片的位置相对应，在所述第一电极和第二电极之间形成空腔；
在所述空腔中形成使所述第一电极和第二电极电连接的芯片互连结构；
形成所述芯片互连结构后，在所述多个第二芯片以及所述第二芯片露出的所述第二介质层、芯片互连结构和器件晶圆上保形覆盖绝缘层；
在所述绝缘层上保形覆盖屏蔽层；
在所述屏蔽层上形成封装层。
2.如权利要求1所述的封装方法，其特征在于，所述第二芯片形成有所述第二电极的面为芯片正面，与所述芯片正面相背的面为芯片背面；
使所述第二芯片键合于所述器件晶圆之前，将所述多个第二芯片的芯片背面临时键合于所述承载基板上；
形成所述绝缘层之前，解键合所述承载基板。
3.如权利要求2所述的封装方法，其特征在于，在所述空腔中形成使所述第一电极和第二电极电连接的芯片互连结构之前，解键合所述承载基板；
或者，
形成所述芯片互连结构之后，在所述多个第二芯片以及所述第二芯片露出的所述第二介质层、芯片互连结构和器件晶圆上保形覆盖绝缘层之前，解键合所述承载基板。
4.如权利要求1所述的封装方法，其特征在于，通过熔融键合、黏着键合或玻璃介质键合，使所述第二芯片键合于所述器件晶圆。
5.如权利要求1所述的封装方法，其特征在于，所述第一电极位于所述第一芯片的端部；所述第二电极位于所述第二芯片的端部；
将所述第二介质层与所述第一介质层相对设置时，所述第二芯片与所述第一芯片相对设置，在所述第一电极、第一介质层、第二介质层和第二芯片间围成空腔，且所述空腔在所述第二电极与所述第一介质层之间形成有开口。
6.如权利要求1所述的封装方法，其特征在于，通过电镀工艺形成所述芯片互连结构。
7.如权利要求6所述的封装方法，其特征在于，所述电镀工艺为无极电镀。
8.如权利要求1所述的封装方法，其特征在于，所述芯片互连结构的材料包括铜、镍、锌、锡、银、金、钨和镁中的一种或多种。
9.如权利要求1所述的封装方法，其特征在于，所述屏蔽层的材料为银、铜、锡、铝、镍、锌和钨材料中的一种或多种。
10.如权利要求1所述的封装方法，其特征在于，通过物理气相沉积工艺或溅射工艺形成所述屏蔽层。
11.如权利要求1所述的封装方法，其特征在于，所述绝缘层的材料为氧化硅、氮化硅或氮氧化硅。
12.如权利要求1所述的封装方法，其特征在于，通过化学气相沉积工艺形成所述绝缘层。
13.一种晶圆级封装结构，其特征在于，包括：
器件晶圆，所述器件晶圆中形成有多个第一芯片，所述第一芯片的表面形成有第一电极，所述器件晶圆的表面形成有露出所述第一电极的第一介质层；
键合于所述器件晶圆的多个第二芯片，所述多个第二芯片与所述多个第一芯片位置相对应，所述第二芯片朝向所述器件晶圆的表面形成有第二电极，所述第二电极与所述第一电极相对设置，所述第二芯片朝向所述器件晶圆的表面上还形成有露出所述第二电极的第二介质层；
芯片互连结构，形成于所述第一电极和第二电极之间；
绝缘层，保形覆盖于所述多个第二芯片以及所述第二芯片露出的所述第二介质层、芯片互连结构和器件晶圆上；
屏蔽层，保形覆盖于所述绝缘层；
封装层，位于所述屏蔽层上。
14.如权利要求13所述的封装结构，其特征在于，所述封装层部分覆盖所述屏蔽层，所述封装层所露出的屏蔽层为接地端。
15.如权利要求13所述的封装结构，其特征在于，所述第二芯片熔融键合、黏着键合或玻璃介质键合于所述器件晶圆。
16.如权利要求13所述的封装结构，其特征在于，所述芯片互连结构的材料包括铜、镍、锌、锡、银、金、钨和镁中的一种或多种。
17.如权利要求13所述的封装结构，其特征在于，所述屏蔽层为金属层或合金层。
18.如权利要求13所述的封装结构，其特征在于，所述屏蔽层的厚度在0.1～10微米的范围内。
19.如权利要求13所述的封装结构，其特征在于，所述绝缘层的材料为氧化硅、氮化硅或氮氧化硅。
20.如权利要求13所述的封装结构，其特征在于，所述绝缘层的厚度在0.05～5微米的范围内。
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