CN110870060B - 具有导电且导光的通孔的半导体装置及相关联的系统及方法 - Google Patents

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Abstract

本文中揭示具有填充有透明且导电的材料的一或多个通孔的半导体装置。在一个实施例中，半导体装置包含堆叠在第二半导体裸片上方的第一半导体裸片。所述第一半导体裸片可包含至少一个通孔，所述通孔与所述第二半导体裸片的对应通孔轴向对准。所述第一及第二半导体裸片的所述通孔可填充有透明且导电的材料，所述透明且导电的材料既电耦合又光耦合所述第一与第二半导体裸片。

Description

具有导电且导光的通孔的半导体装置及相关联的系统及方法
技术领域
本发明技术通常涉及半导体装置，且更特定来说涉及具有其中安置有透明且导电的材料的一或多个通孔的半导体装置。
背景技术
例如存储器装置、微处理器及发光二极管等微电子装置通常包含安装到衬底且包装于保护性覆盖物中的一或多个半导体裸片。半导体裸片包含例如存储器单元、处理器电路、互连电路等功能特征。半导体裸片制造商正面临减小半导体裸片所占据的体积且仍增加所产生经封装组合件的容量及/或速度的不断增加的压力。为满足这些需求，半导体裸片制造商通常将多个半导体裸片彼此上下地垂直堆叠以增加在半导体裸片安装到的电路板或其它元件上在有限体积内的微电子装置的容量或性能。在一些半导体裸片堆叠中，半导体裸片使用穿硅通孔(TSV)来电互连。TSV使得半导体裸片能够彼此靠近地堆叠，使得邻近的半导体裸片仅彼此间隔开相对小的垂直距离。此实现更高的数据传送速率，且因裸片是垂直地堆叠，因此堆叠的总占用面积对应于堆叠中最大裸片的占用面积。
关于具有堆叠半导体裸片的微电子装置的一个问题是增加堆叠中每一半导体裸片的TSV计数通常需要增加半导体裸片的大小。然而，通常期望增加TSV计数以(举例来说)改进到堆叠裸片的电力输送及/或改进裸片之间的数据传送。因此，本技术领域仍然需要用于改进具有堆叠裸片的微电子装置中的TSV的密度或数目而不增加堆叠裸片的大小的方法及系统。
附图说明
可参考以下图式更好地理解本发明技术的许多方面。图式中的组件未必按比例。而是，重点在于清晰地图解说明本发明技术的原理。
图1A是横截面图，且图1B是根据本发明技术的实施例的半导体装置的放大横截面图。
图2A是横截面图，且图2B是根据本发明技术的实施例的半导体装置的放大横截面图。
图3是根据本发明技术的另一实施例的半导体装置的横截面图。
图4是包含根据本发明技术的实施例配置的半导体装置的系统的示意图。
具体实施方式
下文描述具有导光且导电的通孔的半导体装置的数个实施例的特定细节。所属领域的技术人员将认识到，可以晶片级或以裸片级执行本文中所描述的方法的适合步骤。因此，取决于其所用的上下文，术语“衬底”可指晶片级衬底或指经单个化裸片级衬底。此外，除非上下文另有指示，否则本文中所揭示的结构可使用常规半导体制造技术形成。可(举例来说)使用化学气相沉积、物理气相沉积、原子层沉积、旋涂及/或其它适合技术来沉积材料。类似地，可(举例来说)使用等离子体蚀刻、湿式蚀刻、化学机械平面化或其它适合技术来去除材料。所属领域的技术人员还将理解，本发明技术可具有额外实施例，且可在无下文参考图1A到4所描述的实施例的数个细节的情形下实践本发明技术。
在下文所描述的数个实施例中，半导体装置包含具有第一光学组件的第一半导体裸片及具有第二光学组件的第二半导体裸片。通孔至少延伸于第一与第二光学组件之间，并且通孔中安置有透明且导电的材料。在一些实施例中，第一与第二半导体裸片经由通孔中的透明且导电的材料电耦合及光耦合。举例来说，第一及第二光学组件可经配置以沿着第一与第二半导体裸片之间的通孔接收及/或发射光信号。同时，通孔可耦合到电源、接地或另一电信号源。因此，本发明技术可通过将通孔配置为发射电信号及光信号两者而有利地增加单个通孔能够载运的信号密度。因此，本发明技术可减小半导体裸片被(举例来说)穿硅通孔(TSV)所占据的面积，或维持相同的面积同时改进数据传送、电力输送及/或并入有半导体裸片的半导体装置的其它特性。
如本文中所使用，术语“垂直”、“横向”、“上部”及“下部”可指鉴于图中所展示的定向的半导体装置中的特征的相对方向或位置。举例来说，“上部”或“最上部”可指经定位比另一特征更接近于页的顶部的特征。然而这些术语应宽泛解释为包含具有其它定向(例如反向或倾斜定向，其中顶部/底部、上方/下方、上面/下面、上/下及左/右可取决于定向互换)的半导体装置。
图1A是根据本发明技术的实施例配置的具有导光且导电的通孔的半导体装置100的横截面图。半导体装置100包含第一半导体裸片102a及邻近于第一半导体裸片102a的第二半导体裸片102b(统称为“半导体裸片102”)。在图1A所图解说明的实施例中，半导体装置100包含“前对背”堆叠的两个半导体裸片(例如，第二半导体裸片102b的作用侧面对第一半导体裸片102a的背侧，所述背侧与第一半导体裸片102a的作用侧相对)。实际上，半导体装置100可包含不同数目的半导体裸片，例如三个裸片、四个裸片、八个裸片、十六个裸片或更多个裸片。举例来说，在另一实施例中，半导体装置100可包含位于第一半导体裸片102a上面的第三半导体裸片102c(如隐藏线所展示)及位于第二半导体裸片102b下面的第四半导体裸片102d(如隐藏线所展示)。同样，如参考图2A到3更详细所描述，半导体裸片102可具有其它适合定向，例如“前对前”。
半导体裸片102中的每一者包含集成电路103、衬底104(例如，硅衬底)及衬底104的表面上的连接层106。集成电路103可包含(举例来说)存储器电路(例如，动态随机存储器(DRAM))、控制器电路(例如，DRAM控制器)、逻辑电路及/或其它电路。在一些实施例中，半导体裸片102可完全相同(例如，经制造为具有相同设计及规格的存储器裸片)，但在其它实施例中，半导体裸片102可彼此不同(例如，不同类型的存储器裸片或控制器、逻辑、存储器及/或其它裸片的组合)。在某些实施例中，半导体装置100可包含其它结构及特征，例如将半导体裸片102围封在围封物内的壳体(例如，导热壳体)、中介层、印刷电路板，及/或承载半导体裸片102的另一衬底，及/或围绕全部或部分半导体裸片102及/或在全部或部分半导体裸片102之间沉积或以其它方式形成的底填充材料。
如在图1A的实施例中进一步图解说明，半导体裸片102中的每一者包含通孔120(例如，穿衬底通孔或穿硅通孔)，其从半导体裸片102的第一侧108a延伸穿过连接层106及衬底104到达第二侧108b。更特定来说，图1B是半导体裸片102的一部分的放大横截面图，其展示根据本发明技术的实施例的第一半导体裸片102a的个别通孔120及第二半导体裸片102b的个别通孔120。参考图1A及1B，通孔120各自具有侧壁123，其界定填充有导光且导电的材料121(“传导材料121”)的腔或开口。在一些实施例中，传导材料121是透明金属。在某些实施例中，传导材料121是金属氧化物，例如氧化铟锡。在图1A及1B所图解说明的实施例中，通孔120是大体圆柱形，具有大体圆形横截面形状。然而，在其它实施例中，通孔120可具有任何其它适合的形状，例如矩形、正方形、多边形及/或其它横截面形状。同样，半导体裸片102可包含比图1A所展示的实施例中所图解说明的两个通孔120更大数目的通孔120。举例来说，半导体裸片102可各自包含一个、三个、四个或多于四个通孔。
如图1A及1B所展示，当第一半导体裸片102a定位为邻近第二半导体裸片102b(例如，堆叠在其上方)时，延伸穿过第一半导体裸片102a的通孔120可与第二半导体裸片102b的对应通孔120对准(例如，与其轴向对准)，使得传导材料121大致上连续延伸于半导体裸片102之间。即，第一半导体裸片102a的通孔120中的传导材料121的下端部分可接触(例如，邻接)第二半导体裸片102b的对应通孔120中的传导材料121的上端部分。因此，通孔120可在半导体裸片102之间提供连续光路径及电路径。在一些实施例中，仅半导体裸片102的通孔120的子集可对准，使得其在半导体裸片102之间建立光路径及电路径。在某些实施例中，半导体装置100可在半导体裸片102之间包含一或多个互连结构。举例来说，互连结构(例如，凸块、柱等)可安置在半导体裸片102的通孔120之间且经配置以在通孔120之间提供光连接及电连接。
通孔120可使用本技术领域的公知工艺形成。举例来说，通孔120可通过以下方式制作：在半导体裸片102的衬底104及/或连接层106中形成孔，用传导材料121填充孔，且然后在第一侧108a(例如，背侧)处薄化衬底104以通过衬底104的背侧暴露传导材料121。用于形成孔的工艺可包含光刻工艺，后续接着一或多种湿式及/或干式化学蚀刻工艺。在其它实施例中，半导体裸片102可首先定位为彼此邻近(例如，堆叠)，且通孔120可同时穿过半导体裸片102中的两者形成(例如，作为穿过堆叠的单个通孔)。
半导体裸片102中的每一者可进一步包含光耦合到通孔120中的对应者的光学组件110。在一些实施例中，光学组件110可为经配置以通过通孔120接收及发射光信号的光学收发器、经配置以从通孔120接收光信号的光电二极管、经配置以经由通孔120发射光信号的发光二极管(LED)或其它光源，或其某一组合。在某些实施例中，光学组件110是光学收发器，其准许沿着单一对邻近(例如，对准)通孔120在半导体裸片102之间进行直接双向信号传送。在其它实施例中，光学组件110可包含允许沿着单一对邻近的通孔120在半导体裸片102之间及/或外部电路(例如，外部光源)之间进行单向通信的LED与光电二极管的组合。
在图1A及1B所图解说明的实施例中，光学组件110(i)各自在半导体裸片102中的一者的衬底104的凹部105中形成，且(ii)具有环形形状，使得其环绕或大致上环绕通孔120的一部分。凹部105可(举例来说)通过适合蚀刻或用于在形成连接层106之前去除衬底104的一部分的其它工艺形成。在其它实施例中，光学组件110的全部或一部分可形成于衬底104的表面上。而且，光学组件110可具有其它形状及配置。举例来说，多个光学组件110可环绕对应通孔120(例如，光电二极管及LED)，及/或光学组件110可仅部分地环绕(例如，定位为邻近于)通孔120。
光学组件110可包括砷化镓(不同的半导体材料)，及/或另一适合材料或材料的组合。在一些实施例中，光学组件110可通过以下方式形成：首先在衬底104的表面上及/或在半导体裸片102的凹部105中形成半导体材料层(例如，使用外延生长工艺)；且然后选择性地去除半导体材料的部分。举例来说，在某些实施例中，用于通孔120的孔可穿过所述半导体材料层形成(例如，蚀刻)。
在图1A及1B所图解说明的实施例中，光学组件110定位为偏离通孔120的光轴。因此，半导体裸片102中的每一者可包含经配置以引导(例如，路由)从光学组件110去往通孔120/从通孔120去往光学组件110的光信号的光学元件112。光学元件112可为波导、衍射光栅或本技术领域公知的用于将光学组件110光耦合到安置在通孔120中的透明传导材料121的其它适合结构。如所展示，光学元件112可定位在半导体裸片102的凹部105中光学组件110与传导材料121之间。在其它实施例中，光学元件112可相对光学组件110及传导材料121定位在不同的位置(例如，衬底104的表面上)。
在一些实施例中，半导体裸片102中的每一者可进一步具有至少部分地在衬底104与传导材料121之间及/或连接层106与传导材料121之间形成的绝缘层122。举例来说，绝缘层122可在半导体裸片102的衬底104与传导材料121之间形成以使传导材料121与衬底104电绝缘，衬底104可(举例来说)包括硅及/或另一半导体材料。在某些实施例中，如下文更详细描述，连接层106可包含定位为邻近于传导材料121的另一绝缘材料，使得绝缘层122不需要延伸到连接层106与传导材料121之间。
除了使半导体裸片102的部分与传导材料121绝缘外，在一些实施例中，绝缘层122还可配置以促进经由通孔120发射光信号。举例来说，绝缘层122可具有比传导材料121低的折射率，使得绝缘层122至少部分地用作经由传导材料121发射的光信号的光学波导。在一些实施例中，绝缘层122包括氮化物(例如，氮化硅)、氧化物或另一适合绝缘材料。在某些实施例中，绝缘层122可在用于形成通孔120的一工艺或多种工艺期间形成。举例来说，在于半导体裸片102的衬底104及/或连接层106中形成孔后，可在孔中沉积绝缘材料以在沉积(例如，电镀、溅射沉积等)传导材料121前形成绝缘层122。
如在图1B的实施例中所图解说明，每一半导体裸片102的连接层106包含介电材料135、第一传导层132及第二传导层134(统称为“传导层132、134”)的一或多个层。介电材料135与传导层132、134彼此电隔离。第一传导层132将通孔120中的传导材料121电耦合到半导体裸片102的集成电路103(图1A)的至少一部分(例如，电耦合到集成电路103的第一电路)。第二传导层134将光学组件110电耦合到半导体裸片102的集成电路103的至少一部分(例如，电耦合到集成电路103的第二电路)。
一般来说，连接层106可使用本技术领域公知的适合金属化工艺形成。举例来说，所述金属化工艺可为用于在半导体裸片102的衬底104上形成介电材料层及传导材料层的适合工艺。传导层132、134可为迹线、通孔等，且可由(举例来说)铜、镍、焊料(例如，基于SnAg的焊料)、导体填充环氧树脂及/或其它导电材料制成。举例来说，如图1B所展示，第二传导层134可包含层或迹线部分134a及通孔或插塞部分134b，通孔或插塞部分134b将迹线部分134a电耦合到光学组件110中的一者。介电材料135可由(举例来说)聚对二甲苯、聚酰亚胺、低温化学气相沉积(CVD)材料(例如原硅酸四乙酯(TEOS)、氮化硅(Si3Ni4)、氧化硅(SiO2))及/或其它适合的介电、非传导材料形成。在绝缘层122未在连接层106与传导材料121之间延伸的实施例中，介电材料135可具有比传导材料121低的折射率，使得介电材料135至少部分地用作经由传导材料121发射的光信号的光学波导。
在操作中，通孔120实现半导体裸片102之间的光信号传送及电信号传送(例如，电力输送)两者。即，通孔120可载运通过光学组件110产生及/或来自外部组件(图1A及1B中未展示)的光信号(例如，光)以及来自电源、接地或另一电信号源的电信号。预期通孔120可同时或大致上同时载运光信号与电信号，而不发生任一信号的降级。因此，通过利用同一通孔结构进行光信号及电信号两者的发射，本发明技术可有利地增加半导体装置中的信号密度，而不增加装置中通信线(例如，TSV)的数目。
图2A是根据本发明技术的另一实施例配置的具有导光且导电的通孔的半导体装置200的横截面图。此实例更具体地展示以“前对前”配置布置的两个半导体裸片。半导体装置200可包含大体上类似于上文详细描述的半导体装置100的那些特征的特征。举例来说，在图2A所图解说明的实施例中，半导体装置200包含第一半导体裸片202a及邻近于第一半导体裸片202a的第二半导体裸片202b(统称为“半导体裸片202”)。如所展示，半导体裸片202可以“前对前”配置布置(例如，使得第一半导体裸片202a的作用侧面对第二半导体裸片202b的作用侧)。半导体裸片202中的每一者包含集成电路203、衬底204(例如，硅衬底)及衬底204的表面上的连接层206。
如在图2A的实施例中所进一步图解说明，每一半导体裸片202的连接层206可具有与衬底204紧邻的第一侧207及与第一侧207相对的第二侧209。半导体裸片202中的每一者包含从第一侧207延伸穿过连接层206到达第二侧209的通孔220。更特定来说，图2B是半导体装置200的一部分的放大横截面图，其展示根据本发明技术的实施例的第一半导体裸片202a的个别通孔220及第二半导体裸片202b的个别通孔220。参考图2A及2B，通孔220各自具有侧壁223，其界定填充有导光且导电的材料221(“传导材料221”)(例如氧化铟锡)的腔或开口。如所展示，第一半导体裸片202a的通孔220与第二半导体裸片202b的对应通孔220至少部分地轴向对准，使得传导材料221在半导体裸片202之间大致上连续延伸。通孔220可使用本技术领域公知的工艺形成。举例来说，通孔220可使用如上文所描述的蚀刻及沉积技术形成，或可以作为用于形成连接层206的工艺的一部分形成(例如，通过适合掩蔽及电镀工艺，或其它积层工艺)。
半导体裸片202中的每一者进一步包含光耦合到通孔220中的对应者的光学组件210。光学组件210可为光学收发器、接收器及/或发射器，其实现在半导体裸片202之间及/或半导体裸片202与外部电路之间进行通信。在图2A及2B所图解说明的实施例中，光学组件210可与通孔220中的对应者轴向对准。因此，半导体装置200不需要包含用于将光学组件210耦合到通孔220的波导、衍射光栅或其它组件，而是将光学组件210定位为从/向通孔220直接接收及/或发射光信号。更特定来说，在一些实施例中，传导材料221的一部分(例如，传导材料221紧邻连接层206的第一侧207的端部分)可邻接或几乎邻接光学组件210中的对应一者。
半导体裸片202中的每一者的连接层206可包含(i)第一传导层232，其将通孔220中的传导材料221电耦合到半导体裸片202的集成电路203(图2A)的至少第一部分；(ii)第二传导层234，其将光学组件210电耦合到半导体裸片202的集成电路203的至少第二部分；及(iii)介电材料235，其将第一传导层232与第二传导层234彼此电隔离。而且，在图2A及2B所图解说明的实施例中，通孔220未延伸穿过半导体裸片202的衬底204，因此不需要在通孔220中的传导材料221周围提供绝缘材料。在一些实施例中，介电材料235可配置以通过以下方式促进经由通孔220发射光信号：举例来说，具有比传导材料221低的折射率，使得介电材料235至少部分地用作用于经由传导材料221发射的光信号的光学波导。
图3是图解说明根据本发明技术的另一实施例的半导体装置300的横截面图。本实例更具体地展示具有以多于一种配置布置的多于两个半导体裸片的半导体装置。举例来说，在图3所图解说明的实施例中，半导体装置300包含安装到封装衬底350的裸片堆叠340。裸片堆叠340包含耦合到封装衬底350的第一半导体裸片302a、耦合到第一半导体裸片302a(例如，堆叠在其上方)的第二半导体裸片302b、耦合到第二半导体裸片302b的第三半导体裸片302c及耦合到第三半导体裸片302c的第四半导体裸片302d(统称为“半导体裸片302a到302d”)。
如所展示，第一半导体裸片302a及第二半导体裸片302b可以“背对前”配置布置。第二半导体裸片302b及第三半导体裸片302c可同样以“背对前”配置布置。因此，在一些实施例中，第一半导体裸片302a、第二半导体裸片302b及第三半导体裸片302c(统称为“半导体裸片302a到302c”)可具有与在图1A及1B中所展示的实施例中所图解说明的半导体裸片102大体上类似(例如，相同)的特征。举例来说，半导体裸片302a到302c中的每一者可包含完全延伸穿过其的通孔320a，且通孔320a中可安置有导光且导电的材料321(“传导材料321”)。半导体裸片302a到302c中的每一者可进一步包含光耦合到通孔320a中的对应者的光学组件310a。
如在图3的实施例中进一步图解说明，第三半导体裸片302c及第四半导体裸片302d以“前对前”配置布置。因此，在一些实施例中，第四半导体裸片302d可具有与图2A及2B中所展示的实施例中图解说明的半导体裸片202大体上类似(例如，相同)的特征。举例来说，第四半导体裸片302d可包括仅部分地延伸穿过第四半导体裸片302d(例如，穿过第四半导体裸片302d的连接层)且其中安置有传导材料321的通孔320b。而且，第四半导体裸片302d包含光耦合到通孔320b中的对应者的光学组件310b。
如所展示，半导体裸片302a到302c的通孔320a可彼此且与第四半导体裸片302d的通孔320b对准(例如，轴向对准)，使得通孔中的传导材料321大致上连续延伸穿过裸片堆叠340以电耦合及光耦合半导体裸片302a到302d。而且，在一些实施例中，第一半导体裸片302a的通孔320a可电耦合及/或光耦合到封装衬底350。封装衬底350可包含再分布层、中介层、印刷电路板、介电间隔件、另一半导体裸片(例如，逻辑裸片)或另一适合衬底。封装衬底350可进一步包含电连接器352(例如，焊料球、导电凸块、导电柱、导电环氧树脂及/或其它适合导电元件)，其电耦合到封装衬底350且经配置以将半导体裸片302a到302d电耦合到外部装置或电路(未展示)。举例来说，在某些实施例中，通孔320a及320b可经由封装衬底350电耦合到外部电源或接地。
在一些实施例中，封装衬底350可包含用于在半导体裸片302a到302d与外部装置或电路之间路由光信号的组件(例如，光纤组件、波导等)。在某些实施例中，封装衬底350可另外地或替代地包含光耦合到通孔中的传导材料321的一或多个光学组件。举例来说，封装衬底350可包括用于向/从半导体裸片302a到302d发射及/或接收光信号的光学收发器、光电二极管及/或LED。
在本发明技术的其它实施例中，可使用本文中参考图1A到3所描述的“前对背”或“前对前”布置的任一者或其任何组合来提供包含具有多于两个裸片的裸片堆叠及延伸穿过所述裸片堆叠的导光且导电的通孔的半导体装置。举例来说，根据本发明技术的半导体装置可包含堆叠成4个高、6个高、8个高等多个成“前对前”对的半导体裸片，堆叠成4个高、6个高、8个高等多个成“前对背”对的半导体裸片，或任何其它组合。
具有上文参考图1A到3所描述的特征的半导体装置中的任一者可并入到无数较大及/或较复杂系统中的任一者中，所述系统的代表实例是示意性地展示于图4中的系统400。系统400可包含处理器402、存储器404(例如，SRAM、DRAM、快闪存储器及/或其它存储器装置)、输入/输出装置405及/或其它子系统或组件408。上文参考图1A到3所描述的半导体装置可包含于图4中所展示的元件中的任一者中。所得系统400可经配置以执行各种各样的适合计算、处理、存储、感测、成像及/或其它功能中的任一者。因此，系统400的代表实例包含(而不限于)计算机及/或其它数据处理器，例如桌上型计算机、膝上型计算机、因特网器具、手持式装置(例如，掌上型计算机、可佩带式计算机、蜂窝式或移动电话、个人数字助理、音乐播放器等)、平板计算机、多处理器系统、基于处理器或可编程消费性电子装置、网络计算机及小型计算机。系统400的额外代表实例包含灯、相机、交通工具等。关于这些及其它实例，系统400可装纳于单个单元中或分布于多个经互连单元上(例如，通过通信网络)。因此，系统400的组件可包含本地及/或远程存储器存储装置及各种各样的适合计算机可读媒体中的任一者。
依据前述内容，将了解，本文中已出于图解说明的目的而描述本发明技术的特定实施例，但可在不背离本发明的情况下做出各种修改。因此，本发明不受所附权利要求书以外的限制。此外，还可在其它实施例中组合或消除在特定实施例的上下文中所描述的本发明新技术的某些方面。而且，尽管已在本新技术的某些实施例的上下文中描述与那些实施例相关联的优点，但其它实施例还可展现此些优点且并非所有实施例均必须展现此些优点以归属于本发明技术的范围内。因此，本发明及相关联技术可涵盖本文中未明确展示或描述的其它实施例。

Claims (27)

1.一种半导体装置，其包括：
第一半导体裸片，其具有一或多个第一通孔和用于接收及/或发射光信号的第一光学组件；及
第二半导体裸片，其邻近于所述第一半导体裸片且具有一或多个第二通孔和用于接收及/或发射光信号的第二光学组件，
其中，所述一或多个第一通孔与所述一或多个第二通孔具有安置其中的透明且导电的材料，其中所述透明且导电的材料(a)光耦合所述第一与第二光学组件且(b)电耦合所述第一与第二半导体裸片，且其中所述一或多个第一通孔与所述一或多个第二通孔具有对准的子集，使得所述透明且导电的材料大致上连续延伸于第一半导体裸片与第二半导体裸片之间。
2.根据权利要求1所述的半导体装置，其中所述第一及第二光学组件是光学收发器、光电二极管或发光二极管中的至少一者。
3.根据权利要求1所述的半导体装置，其中所述第一及第二光学组件包括半导体材料。
4.根据权利要求1所述的半导体装置，其中所述通孔完全延伸穿过所述第一半导体裸片的衬底。
5.根据权利要求1所述的半导体装置，其中所述第一光学组件(a)定位为偏离所述通孔的光轴且(b)通过光学元件光耦合到所述透明且导电的材料。
6.根据权利要求1所述的半导体装置，其中所述第二光学组件与所述通孔轴向对准，且其中所述通孔的端部分邻接所述第二光学组件。
7.根据权利要求1所述的半导体装置，其中所述透明且导电的材料是氧化铟锡。
8.根据权利要求1所述的半导体装置，其中所述第一光学组件形成于所述第一半导体裸片的半导体衬底的第一表面上，且其中所述第二光学组件形成于所述第二半导体裸片的半导体衬底的第二表面上。
9.根据权利要求1所述的半导体装置，其中所述第一光学组件至少部分地形成于所述第一半导体裸片的半导体衬底的凹部中，且其中所述第二光学组件至少部分地形成于所述第二半导体裸片的半导体衬底的凹部中。
10.根据权利要求1所述的半导体装置，其中所述通孔进一步包含绝缘材料，所述绝缘材料至少部分地安置在所述透明且导电的材料与所述第一及第二半导体裸片的半导体材料之间。
11.根据权利要求1所述的半导体装置，其中所述透明且导电的材料电耦合到电力供应器或接地中的一者。
12.根据权利要求4所述的半导体装置，其中所述第二半导体裸片堆叠于所述第一半导体裸片上方。
13.根据权利要求5所述的半导体装置，其中所述光学元件是波导或衍射光栅中的至少一者。
14.根据权利要求8所述的半导体装置，其中所述第一及第二表面面向相同方向，且其中所述通孔完全延伸穿过所述第一及第二半导体裸片的所述半导体衬底。
15.根据权利要求8所述的半导体装置，其中所述第一及第二表面面向彼此，其中所述第二光学组件叠覆在所述第一光学组件上方，且其中所述通孔与所述第一及第二光学组件轴向对准。
16.根据权利要求10所述的半导体装置，其中所述绝缘材料是氮化硅。
17.根据权利要求10所述的半导体装置，其中所述绝缘材料具有比所述透明且导电的材料低的折射率。
18.一种形成半导体装置的方法，其包括：
将第一半导体裸片定位为邻近于第二半导体裸片；
形成至少部分地延伸穿过所述第一半导体裸片的一或多个第一通孔；
形成至少部分地延伸穿过所述第二半导体裸片的一或多个第二通孔；
在所述一或多个第一通孔和所述一或多个第二通孔中安置透明且导电的材料，其中所述透明且导电的材料将所述第一半导体裸片光耦合到所述第二半导体裸片，且其中所述一或多个第一通孔与所述一或多个第二通孔具有对准的子集，使得所述透明且导电的材料大致上连续延伸于第一半导体裸片与第二半导体裸片之间；及
将所述透明且导电的材料电耦合到电力供应器或接地中的一者。
19.根据权利要求18所述的方法，其进一步包括：
在所述第一半导体裸片上形成第一光学组件；及
在所述第二半导体裸片上形成第二光学组件，其中所述通孔至少延伸于所述第一与第二光学组件之间。
20.根据权利要求18所述的方法，其进一步包括：
在于所述通孔中安置所述透明且导电的材料之前，沿着所述通孔的侧壁的至少一部分形成电绝缘材料。
21.根据权利要求19所述的方法，其中形成所述第一光学组件包含在所述第一半导体裸片的衬底上形成第一外延半导体材料，且其中形成所述第二光学组件包含在所述第二半导体裸片的衬底上形成第二外延半导体材料。
22.根据权利要求19所述的方法，其进一步包括：
在所述第一半导体裸片的衬底的表面上形成第一连接结构，其中所述第一连接结构将所述第一半导体裸片的第一电路电耦合到所述透明且导电的材料；及
在所述第二半导体裸片的衬底的表面上形成第二连接结构，其中所述第二连接结构将所述第二半导体裸片的第二电路电耦合到所述透明且导电的材料。
23.根据权利要求18所述的方法，其中在所述通孔中安置所述透明且导电的材料包含：在将所述第一半导体裸片定位为邻近于所述第二半导体裸片之前，在所述第一通孔及所述第二通孔中安置所述透明且导电的材料。
24.一种半导体装置，其包括：
半导体裸片堆叠，每一半导体裸片包含一或多个通孔和经配置以接收及/或发射光信号的光学组件，其中
每一半导体裸片的所述一或多个通孔具有安置其中的导光且导电的材料，其中所述导光且导电的材料(a)光耦合所述半导体裸片的所述光学组件且(b)将所述半导体裸片电耦合到电源或接地中的一者，且其中所述每一半导体裸片的所述一或多个通孔具有与其它半导体裸片的所述一或多个通孔对准的子集，使得所述导光且导电的材料大致上连续延伸于所述半导体裸片之间。
25.根据权利要求24所述的半导体装置，其中每一半导体裸片的所述光学组件是由半导体材料形成的光学收发器。
26.根据权利要求24所述的半导体装置，其中所述半导体裸片堆叠包含前对前布置的一对邻近的半导体裸片，且其中所述通孔完全延伸穿过所述对邻近的半导体裸片中的每一半导体裸片的连接结构。
27.根据权利要求24所述的半导体装置，其中所述半导体裸片堆叠包含最上部半导体裸片及多个下部半导体裸片，且其中所述通孔完全延伸穿过所述下部半导体裸片。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10141259B1 (en) 2017-12-22 2018-11-27 Micron Technology, Inc. Semiconductor devices having electrically and optically conductive vias, and associated systems and methods
US11041211B2 (en) 2018-02-22 2021-06-22 Xilinx, Inc. Power distribution for active-on-active die stack with reduced resistance
US10692799B2 (en) * 2018-06-01 2020-06-23 Innolux Corporation Semiconductor electronic device
CN110660775A (zh) * 2018-06-28 2020-01-07 晟碟信息科技（上海）有限公司 包含模塑柱中的穿通孔的半导体装置
US20210043545A1 (en) * 2019-08-07 2021-02-11 Nanya Technology Corporation Semiconductor device and manufacturing method thereof
US11239171B2 (en) * 2019-11-07 2022-02-01 Samsung Electronics Co., Ltd. Semiconductor device and semiconductor package including the same
US11270977B2 (en) 2019-11-08 2022-03-08 Xilinx, Inc. Power delivery network for active-on-active stacked integrated circuits
TWI795644B (zh) 2020-06-02 2023-03-11 大陸商上海兆芯集成電路有限公司 電子總成
US20220187536A1 (en) * 2020-12-16 2022-06-16 Intel Corporation Hybrid manufacturing for integrating photonic and electronic components
US11735544B2 (en) * 2021-01-13 2023-08-22 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor packages with stacked dies and methods of forming the same
US11715696B2 (en) * 2021-04-22 2023-08-01 Micron Technology, Inc. Semiconductor devices with recessed pads for die stack interconnections
CN113658936A (zh) * 2021-08-16 2021-11-16 浙江水晶光电科技股份有限公司 一种金属化玻璃及其制备方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105321906A (zh) * 2014-07-30 2016-02-10 爱思开海力士有限公司 具有光学穿孔结构的半导体器件

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5652811A (en) * 1996-03-06 1997-07-29 The United States Of America As Represented By The Secretary Of The Air Force Semiconductor on fiber optic substrate (SOFOS)
US6839108B1 (en) * 1998-05-16 2005-01-04 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and method of manufacturing the same
JP2004069798A (ja) * 2002-08-02 2004-03-04 Canon Inc 光電融合ビアをもつ光電融合配線基板
KR100676493B1 (ko) * 2004-10-08 2007-02-01 디엔제이 클럽 인코 재배선 기판을 이용한 웨이퍼 레벨 칩 스케일 패키지의제조 방법
JP2009158866A (ja) * 2007-12-27 2009-07-16 Seiko Epson Corp 半導体装置および電子機器
US20090316060A1 (en) * 2008-06-18 2009-12-24 3M Innovative Properties Company Conducting film or electrode with improved optical and electrical performance
TWI447892B (zh) * 2009-04-20 2014-08-01 Ind Tech Res Inst 發光裝置與其製造方法
TW201130060A (en) * 2010-02-23 2011-09-01 Powertech Technology Inc Method for forming bumps
US8290319B2 (en) * 2010-08-25 2012-10-16 Oracle America, Inc. Optical communication in a ramp-stack chip package
US9391008B2 (en) * 2012-07-31 2016-07-12 Invensas Corporation Reconstituted wafer-level package DRAM
KR20140094752A (ko) * 2013-01-22 2014-07-31 삼성전자주식회사 전자소자 패키지 및 이에 사용되는 패키지 기판
US8773562B1 (en) * 2013-01-31 2014-07-08 Apple Inc. Vertically stacked image sensor
KR102048251B1 (ko) * 2013-03-14 2019-11-25 삼성전자주식회사 메모리 칩 패키지, 그것을 포함하는 메모리 시스템, 그것의 구동 방법
US10037981B2 (en) * 2016-05-18 2018-07-31 Globalfoundries Inc. Integrated display system with multi-color light emitting diodes (LEDs)
US10141259B1 (en) 2017-12-22 2018-11-27 Micron Technology, Inc. Semiconductor devices having electrically and optically conductive vias, and associated systems and methods

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105321906A (zh) * 2014-07-30 2016-02-10 爱思开海力士有限公司 具有光学穿孔结构的半导体器件

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