CN110858575A - 散热基板及其制作方法与芯片封装结构 - Google Patents
散热基板及其制作方法与芯片封装结构 Download PDFInfo
- Publication number
- CN110858575A CN110858575A CN201810965115.2A CN201810965115A CN110858575A CN 110858575 A CN110858575 A CN 110858575A CN 201810965115 A CN201810965115 A CN 201810965115A CN 110858575 A CN110858575 A CN 110858575A
- Authority
- CN
- China
- Prior art keywords
- layer
- patterned
- circuit structure
- build
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000017525 heat dissipation Effects 0.000 title claims abstract description 73
- 239000000758 substrate Substances 0.000 title claims abstract description 50
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 16
- 238000004806 packaging method and process Methods 0.000 title abstract description 6
- 239000010410 layer Substances 0.000 claims description 206
- 238000000034 method Methods 0.000 claims description 25
- 229910000679 solder Inorganic materials 0.000 claims description 24
- 239000012792 core layer Substances 0.000 claims description 16
- 238000005530 etching Methods 0.000 claims description 3
- 238000003825 pressing Methods 0.000 claims description 2
- 238000003892 spreading Methods 0.000 claims 2
- 238000004891 communication Methods 0.000 abstract description 3
- 239000011229 interlayer Substances 0.000 description 9
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 238000009434 installation Methods 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910000952 Be alloy Inorganic materials 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- 229910000990 Ni alloy Inorganic materials 0.000 description 1
- 229910001252 Pd alloy Inorganic materials 0.000 description 1
- 239000012790 adhesive layer Substances 0.000 description 1
- ATBAMAFKBVZNFJ-UHFFFAOYSA-N beryllium atom Chemical compound [Be] ATBAMAFKBVZNFJ-UHFFFAOYSA-N 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49822—Multilayer substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/4857—Multilayer substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
- H01L23/367—Cooling facilitated by shape of device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
本发明提供一种散热基板及其制作方法与芯片封装结构,散热基板包括内层线路结构、第一增层线路结构以及散热通道。第一增层线路结构配置于内层线路结构上,且包括内层介电层、第一介电层、第一图案化导电层以及多个第一导电通孔。第一图案化导电层与第一介电层依序叠置于内层介电层上。散热通道设置于第一增层线路结构上的芯片设置区的周围,且具有第一开口与第二开口。第一开口贯穿第一介电层并暴露出部分内层介电层。第二开口设置于第一增层线路结构的侧表面。第一开口与第二开口相连通。
Description
技术领域
本发明涉及一种基板及其制作方法与封装结构,尤其涉及一种散热基板及其制作方法与芯片封装结构。
背景技术
目前,电子产品为符合轻薄化与多功的趋势,在其线路基板的设计上往往需在有限的面积内整合数个IC元件,使得IC元件运作时所产生的热量无法即时散去,并大量堆积在IC元件及线路基板内,因而影响电子产品的运作效能。因此,如何改善基板的散热效率,为本领域亟欲解决的问题。
发明内容
本发明提供一种散热基板,具有散热通道。
本发明提供一种散热基板的制作方法,能制作得到具有散热通道的散热基板。
本发明提供一种芯片封装结构,可改善散热基板的散热效率。
本发明的散热基板包括内层线路结构、第一增层线路结构以及至少一散热通道。第一增层线路结构配置于内层线路结构上。第一增层线路结构包括内层介电层、至少一第一介电层、至少一第一图案化导电层以及多个第一导电通孔。第一导电通孔贯穿内层介电层与第一介电层。第一图案化导电层与第一介电层依序叠置于内层介电层上。第一图案化导电层通过第一导电通孔与内层线路结构电性连接。散热通道设置于第一增层线路结构上的芯片设置区的周围。散热通道具有第一开口与第二开口。第一开口贯穿第一介电层并暴露出部分内层介电层。第二开口设置于第一增层线路结构的侧表面。第一开口与第二开口相连通。
在本发明的一实施例中,上述的散热通道从第一增层线路层相对远离内层线路结构的第一表面延伸至第一增层线路结构的侧表面。
在本发明的一实施例中,上述的散热基板还包括第一图案化防焊层。第一图案化防焊层至少配置于第一增层线路结构相对远离内层线路结构的第一表面上。
在本发明的一实施例中,上述的内层线路结构包括核心层、第一图案化线路层、第二图案化线路层以及至少一导电通孔。核心层具有彼此相对的上表面与下表面。第一图案化线路层配置于上表面上。第二图案化线路层配置于下表面上。导电通孔连接第一图案化线路层与第二图案化线路层。
在本发明的一实施例中,上述的散热基板还包括第二增层线路结构以及第二图案化防焊层。第二增层线路结构配置于核心层的下表面上且覆盖第二图案化线路层。第二图案化防焊层配置于第二增层线路结构相对远离内层线路结构的第二表面上。
在本发明的一实施例中,上述的第二增层线路结构包括至少一第二介电层、至少一第二图案化导电层以及至少一第二导电通孔。第二导电通孔贯穿第二介电层。第二介电层与第二图案化导电层依序叠置于核心层的下表面上。第二图案化导电层通过第二导电通孔与第二图案化线路层电性连接。
本发明的芯片封装结构包括上述的散热基板以及芯片。芯片配置于散热基板的第一增层线路结构上,且配置于芯片设置区内。芯片包括多个焊球。芯片通过焊球电性连接至第一图案化导电层。
本发明的散热基板的制作方法包括以下步骤。首先,提供内层线路结构。接着,进行增层程序,以压合第一增层线路结构于内层线路结构上。其中,第一增层线路结构包括内层介电层、至少一第一介电层、至少一第一图案化导电层以及多个第一导电通孔。第一导电通孔贯穿内层介电层与第一介电层。第一图案化导电层与第一介电层依序叠置于内层介电层上。第一图案化导电层通过第一导电通孔与第一图案化线路层电性连接。最后,移除部分第一图案化导电层与第一导电通孔,以形成至少一散热通道。其中,散热通道设置于第一增层线路结构上的芯片设置区的周围。散热通道具有第一开口与第二开口。第一开口贯穿第一介电层并暴露出部分内层介电层。第二开口设置于第一增层线路结构的侧表面。第一开口与第二开口相连通。
在本发明的一实施例中,上述移除部分第一图案化导电层与第一导电通孔的步骤包括对芯片设置区的周围进行蚀刻程序。
在本发明的一实施例中,上述在进行增层程序以压合第一增层线路结构于内层线路结构上之后,还包括:形成第一图案化防焊层至少于第一增层线路结构相对远离内层线路结构的第一表面上。
在本发明的一实施例中,上述散热基板的制作方法还包括以下步骤。进行增层程序时,同时压合第二增层线路结构于第二图案化线路层上。形成第二图案化防焊层于第二增层线路结构相对远离内层线路结构的第二表面上。
基于上述,在本发明的散热基板及其制作方法与芯片封装结构中,散热基板包括散热通道,且散热通道设置于芯片设置区的周围。其中,散热通道具有第一开口与第二开口,第一开口贯穿第一介电层,第二开口设置于第一增层线路结构的侧表面,且第一开口与第二开口相连通。藉此设计,使得芯片运作过程中所产生的热与散热基板内的散热通道产生烟囱效应,进而改善散热基板的散热效率。
为让本发明的上述特征和优点能更明显易懂,下文特举实施例,并配合附图作详细说明如下。
附图说明
图1A至图1E示出为本发明一实施例的一种散热基板的制作方法的剖面示意图。
图2A示出为本发明一实施例的一种芯片封装结构的剖面示意图。
图2B示出为图2A的芯片封装结构的俯视示意图。
图2C示出为图2A的芯片封装结构的散热途径的剖面示意图。
附图标记说明:
10:芯片封装结构;
100:散热基板;
110:内层线路结构;
112:核心层;
112a:上表面;
112b:下表面;
114:第一图案化线路层;
116:第二图案化线路层;
118:导电通孔;
120:第一增层线路结构;
121:侧表面;
122:内层介电层;
123:第一表面;
124:第一介电层;
126:第一图案化导电层;
128:第一导电通孔;
130:散热通道;
132:第一开口;
134:第二开口;
136:散热路径;
140:第一图案化防焊层;
150:第二增层线路结构;
151:第二表面;
152:第二介电层;
154:第二图案化导电层;
156:第二导电通孔;
160:第二图案化防焊层;
200:芯片;
210:焊球;
220:胶层;
A:芯片设置区;
C:冷空气;
H:热空气。
具体实施方式
图1A至图1E示出为本发明一实施例的一种散热基板的制作方法的剖面示意图。请先参照图1A,在本实施例中,首先,提供内层线路结构110。内层线路结构110包括核心层112、第一图案化线路层114、第二图案化线路层116以及至少一导电通孔118(图1A中示意地示出为4个)。核心层112具有彼此相对的上表面112a与下表面112b。第一图案化线路层114配置于上表面112a上。第二图案化线路层116配置于下表面112b上。导电通孔118连接第一图案化线路层114与第二图案化线路层116。此处,第一图案化线路层114的材质与第二图案化线路层116的材质例如是铜、镍、钯、铍或其铜合金。
接着,请参照图1B,进行增层程序,以压合第一增层线路结构120于内层线路结构110上。详细来说,将第一增层线路结构120配置于核心层112的上表面112a上且覆盖第一图案化线路层114。其中,第一增层线路结构120包括内层介电层122、至少一第一介电层124(图1B中示意地示出为1层)、至少一第一图案化导电层126(图1B中示意地示出为2层)以及多个第一导电通孔128(图1B中示意地示出为5个)。第一导电通孔128贯穿内层介电层122与第一介电层124。第一图案化导电层126与第一介电层124依序叠置于内层介电层122上。第一图案化导电层126通过第一导电通孔128与内层线路结构110的第一图案化线路层114电性连接。
然后,请继续参照图1B,进行增层程序时,同时也压合第二增层线路结构150于第二图案化线路层116上。详细来说,将第二增层线路结构150配置于核心层112的下表面112b上且覆盖第二图案化线路层116。其中,第二增层线路结构150包括至少一第二介电层152(图1B中示意地示出为2层)、至少一第二图案化导电层154(图1B中示意地示出为2层)以及至少一第二导电通孔156(图1B中示意地示出为7个)。第二导电通孔156贯穿第二介电层152。第二介电层152与第二图案化导电层154依序叠置于核心层112的下表面112b上。第二图案化导电层154通过第二导电通孔156与第二图案化线路层116电性连接。
而后,请参照图1C,形成第一图案化防焊层140于第一增层线路结构120相对远离内层线路结构110的第一表面123上。形成第二图案化防焊层160于第二增层线路结构150相对远离内层线路结构110的第二表面151上。其中,第一图案化防焊层140覆盖第一介电层124并暴露出部分第一图案化导电层126。第二图案化防焊层160覆盖第二介电层152并暴露出部分第二图案化导电层154。
然后,请同时参照图1D与图1E,移除部分第一图案化导电层126与第一导电通孔128,以形成至少一散热通道130(图1E中示意地示出为2个)。在本实施例中,移除部分第一图案化导电层126与第一导电通孔128以形成散热通道130的步骤例如是:首先,先形成第一图案化光致抗蚀剂层R1与第二图案化光致抗蚀剂层R2。其中,第一图案化光致抗蚀剂层R1至少覆盖第一增层线路结构110上的芯片设置区A,并暴露出部分第一图案化导电层126。第二图案化光致抗蚀剂层R2完全覆盖第二图案化防焊层160以及最远离内层线路结构110的第二图案化导电层154。接着,对芯片设置区A的周围进行蚀刻程序,以移除部分第一图案化导电层126与第一导电通孔128,并形成第一开口132以及第二开口134。其中,第一开口132贯穿第一介电层124并暴露出部分内层介电层122。第二开口134设置于第一增层线路结构110的侧表面121,且位于内层介电层122与第一介电层124之间。此处,由于第一开口132与第二开口134彼此相连通,进而形成了散热通道130。换言之,散热通道130可从第一增层线路层120相对远离内层线路结构110的第一表面123延伸至第一增层线路结构120的侧表面121。最后,移除第一图案化光致抗蚀剂层R1以及第二图案化光致抗蚀剂层R2。此时,已制作完成散热基板100。
基于上述,在本实施例中,散热基板100包括内层线路结构110、第一增层线路结构120以及至少一散热通道130。第一增层线路结构120配置于内层线路结构110上。第一增层线路结构120包括内层介电层122、第一介电层124、第一图案化导电层126以及第一导电通孔128。第一导电通孔128贯穿内层介电层122与第一介电层124。第一图案化导电层126与第一介电层124依序叠置于内层介电层122上。第一图案化导电层126通过第一导电通孔128与内层线路结构110电性连接。散热通道130设置于第一增层线路结构120上的芯片设置区A的周围。散热通道130具有第一开口132与第二开口134。第一开口132贯穿第一介电层124并暴露出部分内层介电层122。第二开口134设置于第一增层线路结构120的侧表面121。第一开口132与第二开口134相连通。
在此必须说明的是,下述实施例沿用前述实施例的元件标号与部分内容,其中采用相同的标号来表示相同或近似的元件,并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例,下述实施例不再重复赘述。
图2A示出为本发明一实施例的一种芯片封装结构的剖面示意图。图2B示出为图2A的芯片封装结构的俯视示意图。图2C示出为图2A的芯片封装结构的散热途径的剖面示意图。
请同时参照图2A与图2B,在本实施例中,芯片封装结构10包括散热基板100以及芯片200。芯片200配置于散热基板100的第一增层线路结构120上。具体来说,芯片200通过胶层220黏着固定于第一增层线路结构120上的芯片设置区A内。其中,芯片200包括多个焊球210。芯片200可通过焊球210电性连接至第一图案化导电层126。
接着,请同时参照图2B与图2C,本实施例的散热通道130(图2B中示意地示出为20个)及其第一开口132设置在芯片200的四周,可作为芯片封装结构10的热循环通道。详细来说,当芯片200运作过程中所产生的热与散热基板100内的散热通道130产生烟囱效应时,可使得沿散热路径136排出的热空气H与外侧的冷空气C自形成一循环系统,进而改善芯片200及散热基板100的散热效能,以避免热量大量堆积于芯片200及散热基板100内。
综上所述,在本发明的散热基板及其制作方法与芯片封装结构中,散热基板包括散热通道,且散热通道设置于芯片设置区的周围。其中,散热通道具有第一开口与第二开口,第一开口贯穿第一介电层,第二开口设置于第一增层线路结构的侧表面,且第一开口与第二开口相连通。藉此设计,使得芯片运作过程中所产生的热与散热基板内的散热通道产生烟囱效应,进而改善散热基板的散热效率。
虽然本发明已以实施例揭示如上,然其并非用以限定本发明,任何所属技术领域中技术人员,在不脱离本发明的精神和范围内,当可作些许的更改与润饰,故本发明的保护范围当视所附的权利要求所界定者为准。
Claims (14)
1.一种散热基板,包括:
内层线路结构;
第一增层线路结构,配置于所述内层线路结构上,且包括内层介电层、至少一第一介电层、至少一第一图案化导电层以及多个第一导电通孔,其中所述多个第一导电通孔贯穿所述内层介电层与所述第一介电层,所述第一图案化导电层与所述第一介电层依序叠置于所述内层介电层上,且所述至少一第一图案化导电层通过所述多个第一导电通孔与所述内层线路结构电性连接;以及
至少一散热通道,设置于所述第一增层线路结构上的芯片设置区的周围,具有第一开口与第二开口,其中所述第一开口贯穿所述至少一第一介电层并暴露出部分所述内层介电层,所述第二开口设置于所述第一增层线路结构的侧表面,且所述第一开口与所述第二开口相连通。
2.根据权利要求1所述的散热基板,其中所述至少一散热通道从所述第一增层线路层相对远离所述内层线路结构的第一表面延伸至所述第一增层线路结构的所述侧表面。
3.根据权利要求1所述的散热基板,还包括:
第一图案化防焊层,至少配置于所述第一增层线路结构相对远离所述内层线路结构的第一表面上。
4.根据权利要求1所述的散热基板,其中所述内层线路结构包括核心层、第一图案化线路层、第二图案化线路层以及至少一导电通孔,其中所述核心层具有彼此相对的上表面与下表面,所述第一图案化线路层配置于所述上表面上、所述第二图案化线路层配置于所述下表面上,且所述导电通孔连接所述第一图案化线路层与所述第二图案化线路层。
5.根据权利要求4所述的散热基板,还包括:
第二增层线路结构,配置于所述核心层的所述下表面上,且覆盖所述第二图案化线路层;以及
第二图案化防焊层,配置于所述第二增层线路结构相对远离所述内层线路结构的第二表面上。
6.根据权利要求5所述的散热基板,其中所述第二增层线路结构包括至少一第二介电层、至少一第二图案化导电层以及至少一第二导电通孔,其中所述至少一第二导电通孔贯穿所述至少一第二介电层,所述第二介电层与所述第二图案化导电层依序叠置于所述内层线路结构的所述下表面上,且所述第二图案化导电层通过所述第二导电通孔与所述内层线路结构电性连接。
7.一种芯片封装结构,包括:
如权利要求1~6中任一项所述的散热基板;以及
芯片,配置于所述散热基板的所述第一增层线路结构上,且配置于所述芯片设置区内,其中所述芯片包括多个焊球,且所述芯片通过所述多个焊球电性连接至所述至少一第一图案化导电层。
8.一种散热基板的制作方法,包括:
提供内层线路结构;
进行增层程序,以压合第一增层线路结构于所述内层线路结构上,其中所述第一增层线路层包括内层介电层、至少一第一介电层、至少一第一图案化导电层以及多个第一导电通孔,其中所述多个第一导电通孔贯穿所述内层介电层与所述第一介电层,所述第一图案化导电层与所述第一介电层依序叠置于所述内层介电层上,且所述至少一第一图案化导电层通过所述多个第一导电通孔与所述内层线路结构电性连接;以及
移除部分所述至少一第一图案化导电层与所述多个第一导电通孔,以形成至少一散热通道,其中所述至少一散热通道设置于所述第一增层线路结构上的芯片设置区的周围,具有第一开口与第二开口,其中所述第一开口贯穿所述至少一第一介电层并暴露出部分所述内层介电层,所述第二开口设置于所述第一增层线路结构的一侧表面,且所述第一开口与所述第二开口相连通。
9.根据权利要求8所述的散热基板的制作方法,其中所述至少一散热通道从所述第一增层线路层相对远离所述内层线路结构的第一表面延伸至所述第一增层线路结构的所述侧表面。
10.根据权利要求8所述的散热基板的制作方法,其中移除部分所述至少一第一图案化导电层与所述多个第一导电通孔的步骤包括对所述芯片设置区的周围进行蚀刻程序。
11.根据权利要求8所述的散热基板的制作方法,在进行所述增层程序以压合所述第一增层线路结构于所述内层线路结构上之后,还包括:
形成第一图案化防焊层至少于所述第一增层线路结构相对远离所述内层线路结构的第一表面上。
12.根据权利要求8所述的散热基板的制作方法,其中所述内层线路结构包括核心层、第一图案化线路层、第二图案化线路层以及导电通孔,其中所述核心层具有彼此相对的上表面与下表面,所述第一图案化线路层配置于所述上表面上、所述第二图案化线路层配置于所述下表面上,且所述导电通孔连接所述第一图案化线路层与所述第二图案化线路层。
13.根据权利要求12所述的散热基板的制作方法,还包括:
进行所述增层程序时,同时压合第二增层线路结构于所述第二图案化线路层上;以及
形成第二图案化防焊层于所述第二增层线路结构相对远离所述内层线路结构的第二表面上。
14.根据权利要求13所述的散热基板的制作方法,其中所述第二增层线路结构包括至少一第二介电层、至少一第二图案化导电层以及至少一第二导电通孔,其中所述第二导电通孔贯穿所述第二介电层,所述第二介电层与所述第二图案化导电层依序叠置于所述核心层的所述下表面上,且所述第二图案化导电层通过所述第二导电通孔与所述第二图案化线路层电性连接。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201810965115.2A CN110858575B (zh) | 2018-08-23 | 2018-08-23 | 散热基板及其制作方法与芯片封装结构 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201810965115.2A CN110858575B (zh) | 2018-08-23 | 2018-08-23 | 散热基板及其制作方法与芯片封装结构 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN110858575A true CN110858575A (zh) | 2020-03-03 |
CN110858575B CN110858575B (zh) | 2021-07-27 |
Family
ID=69636126
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201810965115.2A Active CN110858575B (zh) | 2018-08-23 | 2018-08-23 | 散热基板及其制作方法与芯片封装结构 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN110858575B (zh) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN113410183A (zh) * | 2020-03-17 | 2021-09-17 | 欣兴电子股份有限公司 | 芯片封装结构及其制作方法 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009266885A (ja) * | 2008-04-22 | 2009-11-12 | Fuji Electric Systems Co Ltd | 配線基板を備えた電気装置の冷却装置 |
CN101594730A (zh) * | 2008-05-26 | 2009-12-02 | 全懋精密科技股份有限公司 | 具有导热结构的电路板 |
CN102324407A (zh) * | 2011-09-22 | 2012-01-18 | 日月光半导体制造股份有限公司 | 半导体封装件及其制造方法 |
US20160095207A1 (en) * | 2014-09-25 | 2016-03-31 | Ibiden Co., Ltd. | Flex-rigid wiring board |
CN108235558A (zh) * | 2016-12-14 | 2018-06-29 | 欣兴电子股份有限公司 | 线路板结构及其制作方法 |
-
2018
- 2018-08-23 CN CN201810965115.2A patent/CN110858575B/zh active Active
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009266885A (ja) * | 2008-04-22 | 2009-11-12 | Fuji Electric Systems Co Ltd | 配線基板を備えた電気装置の冷却装置 |
CN101594730A (zh) * | 2008-05-26 | 2009-12-02 | 全懋精密科技股份有限公司 | 具有导热结构的电路板 |
CN102324407A (zh) * | 2011-09-22 | 2012-01-18 | 日月光半导体制造股份有限公司 | 半导体封装件及其制造方法 |
US20160095207A1 (en) * | 2014-09-25 | 2016-03-31 | Ibiden Co., Ltd. | Flex-rigid wiring board |
CN108235558A (zh) * | 2016-12-14 | 2018-06-29 | 欣兴电子股份有限公司 | 线路板结构及其制作方法 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN113410183A (zh) * | 2020-03-17 | 2021-09-17 | 欣兴电子股份有限公司 | 芯片封装结构及其制作方法 |
Also Published As
Publication number | Publication date |
---|---|
CN110858575B (zh) | 2021-07-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US20210287956A1 (en) | 3DIC Packaging with Hot Spot Thermal Management Features | |
US9806050B2 (en) | Method of fabricating package structure | |
US7405102B2 (en) | Methods and apparatus for thermal management in a multi-layer embedded chip structure | |
US7839649B2 (en) | Circuit board structure having embedded semiconductor element and fabrication method thereof | |
US7875805B2 (en) | Warpage-proof circuit board structure | |
KR100825766B1 (ko) | Ltcc 패키지 및 그 제조방법 | |
TWI487041B (zh) | 封裝載板及其製作方法 | |
US20060087037A1 (en) | Substrate structure with embedded chip of semiconductor package and method for fabricating the same | |
TWI513379B (zh) | 內埋元件的基板結構與其製造方法 | |
TWI517321B (zh) | 封裝結構及其製作方法 | |
JP2007535156A (ja) | 埋込み構成要素からの熱伝導 | |
CN107123601B (zh) | 一种高散热器件封装结构和板级制造方法 | |
US9324580B2 (en) | Process for fabricating a circuit substrate | |
KR20140021910A (ko) | 코어기판 및 이를 이용한 인쇄회로기판 | |
US20140332253A1 (en) | Carrier substrate and manufacturing method thereof | |
CN110858575B (zh) | 散热基板及其制作方法与芯片封装结构 | |
US7320901B2 (en) | Fabrication method for a chip packaging structure | |
TWI417970B (zh) | 封裝結構及其製法 | |
TWI668823B (zh) | 散熱基板及其製作方法與晶片封裝結構 | |
KR101092945B1 (ko) | 패키지 기판, 이를 구비한 전자소자 패키지, 및 패키지 기판 제조 방법 | |
JP5197562B2 (ja) | 発光素子パッケージ及びその製造方法 | |
US20210289614A1 (en) | Circuit carrier structure and manufacturing method thereof | |
KR100693168B1 (ko) | 인쇄회로기판 및 그 제조방법 | |
TWI557852B (zh) | 系統級封裝模組及其製造方法 | |
KR101015762B1 (ko) | 반도체 패키지의 제조 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |