CN110830738A - Cmos图像传感器的串行图像数据训练系统及仿真系统 - Google Patents

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Abstract

CMOS图像传感器的串行图像数据训练及实时仿真系统，涉及一种CMOS图像传感器的串行图像数据训练及仿真技术领域，为解决现有对频率低于200MHz的串行数据在进行位校正过程中，存在检测不到数据跳变沿或检测到一个数据跳变沿的情况，在跳变沿的仿真过程中，存在检测不到跳变沿的情况等问题，包括CMOS图像传感器、驱动器、电平转换器和单片控制器；所述单片控制器内包含时序控制模块、数据调理模块、训练模块，iodelay、iserdes和输出位置可控制的移位寄存器；本发明包含完整的串行图像数据训练的具体拓扑结构图，通道训练的实现目标，根据iodelay的tap位置进行并行数据跳变沿的产生方式，各通道tap位置的具体产生方式，以及表示跳变沿的异常数据的表述方式。

Description

CMOS图像传感器的串行图像数据训练系统及仿真系统
技术领域
本发明涉及一种CMOS图像传感器的串行图像数据训练及仿真技术领域，具体涉及一种CMOS图像传感器的串行图像数据训练系统及仿真系统，针对低于200MHz的CMOS图像传感器的串行图像数据训练系统及仿真系统。
背景技术
CMOS探测器的串行图像数据接收，针对频率低于200MHz的串行数据，在进行位校正过程中可能出现检测不到数据跳变沿或检测到一个数据跳变沿的情况，在干扰大的场合也可能出现两个跳变沿的情况。在跳变沿的仿真过程中，若采用与训练数据不同的方式进行跳变沿的描述，若与训练数据不同的数据的持续时间长度过长，可能会误认为是稳定的采样区域，导致整个仿真过程错误；若与训练数据仅1bit不同，也可能存在检测不到跳变沿的情况；若模拟的跳变沿数据与训练数据不同，但各bit是同步变化的，与真实的情况不同，在仿真过程中也会认为是稳定的，也可能出现检测不到跳变沿的情况。
发明内容
本发明为解决现有对频率低于200MHz的串行数据在进行位校正过程中，存在检测不到数据跳变沿或检测到一个数据跳变沿的情况，在跳变沿的仿真过程中，存在检测不到跳变沿的情况等问题，提供一种CMOS图像传感器的串行图像数据训练系统及仿真方法。
CMOS图像传感器的串行图像数据训练及实时仿真系统，包括CMOS图像传感器、驱动器、电平转换器和单片控制器；所述单片控制器内包含时序控制模块、数据调理模块、训练模块，可变的延迟器(iodelay)、可控的串并转换器(iserdes)和输出位置可控制的移位寄存器；
所述单片控制器内时序控制模块输出用于电荷转移的驱动时序信号和控制时序信号，分别经驱动器和电平转换器后，送入CMOS图像传感器；所述CMOS图像传感器输出的串行数据，经训练模块控制的iodelay、iserdes和输出位置可控制的移位寄存器，转换为输出有效数据位置确定的稳定的并行数据，再经数据调理模块后输出满足应用要求的图像数据格式；
根据可变的延迟器的tap位置获得并行数据跳变沿的产生方式，各通道tap位置的具体产生方式以及表示跳变沿的异常数据的表述方式；
所述数据跳变沿的产生方式为：
当可变的延迟器的延迟tap值不在数据变化的区域data_change_area内，则发送的数据data是与训练字train_data相等的；
当可变的延迟器的延迟tap值在数据变化的区域data_change_area内，则发送的数据data是与训练字train_data不相等，为非训练字no_train_data；
所述各通道tap位置的具体产生方式为：
当可变的延迟器有tap输出端口时，则直接使用；
当可变的延迟器没有tap输出端口时，则在复位是tap值设置为0；当tap延迟递增递减的方向控制INC和tap延迟递增递减的使能CE同时为高，则tap值递增；
当INC为低而CE为高，则tap值递减；
所述跳变沿的异常数据的表述方式为：
所述非训练字no_train_data与训练字train_data至少有两bit不同；
所述跳变沿的间隔时间定义为：间隔时间小于单个tap的分辨率
Figure BDA0002277039640000022
×判定稳定区域的持续长度nstable；式中trefrence为可变的延迟器参考时钟的周期；ntap_max为可变的延迟器延迟的最大tap数。
本发明的有益效果：
本发明中所述的训练及仿真系统，包含完整的串行图像数据训练的具体拓扑结构图，通道训练的实现目标，根据iodelay的tap位置进行并行数据跳变沿的产生方式，各通道tap位置的具体产生方式，以及表示跳变沿的异常数据的表述方式。
本发明所述的训练及仿真系统，通过iodelay的tap位置进行并行数据跳变沿的产生，可方便实现数据不稳定区域的位置和宽度调整，模拟出检测不到跳变沿，检测到一个跳变沿和检测到两个跳变沿等多种情况，方便实现多种情况的仿真调试；
不需要进行实际的图像检测，即可获取准确的首个有效图像数据的位置。
附图说明
图1为本发明所述的CMOS图像传感器的串行图像数据训练及实时校正系统图；
图2为数据训练和时序输出的时序图；
图3为训练的拓扑结构图；
图4为字校正和通道校正阶段的train信号示意图；
图5为位宽变换的RAM控制原理图。
具体实施方式
具体实施方式一、结合图1至图5说明本实施方式，CMOS图像传感器的串行图像数据训练及实时仿真系统，包括CMOS图像传感器、驱动器、电平转换器和单片控制器；
所述单片控制器内包含时序控制模块、数据调理模块、训练模块，iodelay、iserdes和输出位置可控制的移位寄存器；
单片控制器内时序控制模块输出用于电荷转移的驱动时序信号和控制时序信号，分别经驱动器和电平转换器后，送入CMOS图像传感器；CMOS图像传感器输出的串行的CMOS图像传感器，经训练模块控制的iodelay、iserdes和输出位置可控制的移位寄存器，转换为输出有效数据位置确定的稳定的并行数据，再经数据调理模块后输出满足应用要求的图像数据格式。
本实施方式中，根据iodelay的tap位置，能够获得并行数据跳变沿的产生方式，各通道tap位置的具体产生方式，表示跳变沿的异常数据的表述方式；
(1)数据跳变沿的产生方式：当iodelay的延迟tap值不在数据变化的区域data_change_area内，则发送的数据data是与训练字train_dat相等的；而当iodelay的延迟tap值在数据变化的区域data_change_area内，则发送的数据data是与训练字train_data是不相等的，为非训练字no_train_data。
Figure BDA0002277039640000031
(2)各通道tap位置的具体产生方式:
对于iodelay有tap输出端口的情况，则直接使用；对于没有输出端口，则
在复位是tap值设置为0；当INC和CE同时为高，则tap值递增；当INC为低而CE为低，则tap值递减；
(3)跳变沿的异常数据的表述方式
no_train_data与train_data不同，至少有两bit不同。
(4)跳变沿的间隔时间描述：间隔时间必须小于单个tap的分辨率
Figure BDA0002277039640000041
×判定稳定区域的持续长度nstable。式中trefrence为iodelay参考时钟的周期；ntap_max为iodelay延迟的最大tap数。
本实施方式中，CMOS串行图像数据通道训练的目标为：单个train脉冲的上升沿到接收到的单个并行训练数据(D_check信号的上升沿)之间的延时Train delay time，与单个sync的上升沿到接收到的首个有效并行图像数据(LVAL的上升沿)的延时sync delaytime是相等的。Train delay time＝sync delay time，training的意义就是为了获取图像数据输出的位置。
结合图2说明本实施方式，单个train脉冲的上升沿到接收到的单个并行训练数据data_receive_cur之间的延时Train delay time，与输出数据同步信号单个sync的上升沿到接收到的首个有效并行图像数据data_parallel_outi的延时sync delay time是相等的。
结合图3说明本实施方式，串行数据先经iodelay进行最大5ns的延时，然后使用iserdes进行1:6的串并转换，转换为6bit的并行数据；然后经过1:4ram进行1:4的位宽变换，转换为24bit的并行数据；然后经高低12bit分时发送，转换为12bit的数据；然后经基于ram的移位寄存器进行可控的位置移动，然后在经第一D触发器后分为两条通路；一条通路经第二D触发器和第三D触发器输出到数据整合模块；另一条通路先进行通道选择，然后经第四D触发器成为当前接收到并行数据，再经第五D触发器后成为之前接收到的并行数据。在位校正阶段，通过比较当前接收到并行数据和之前接收到的并行数据，判断接收到的数据是否稳定。
基于ram的移位寄存器，在通道校正阶段，每次移动的位置为一个像素时钟位置，也就是ram的移位寄存器的时钟为2倍像素时钟，每次移动的位置为2。
本实施方式中，模拟并行数据的发送顺序必须是从最高bit开始，按照从高到低的顺序；而且发送最高bit的计数位置必须是数据跳变位置的下一个位置。如图4所示，字校正阶段的train信号，周期为2个像素时钟周期，占空比为50％；通道校正阶段的train信号，其高电平持续时间为1个像素时钟周期，占空比小于50％。
结合图5说明本实施方式，位宽变换采用1:4的双口RAM来实现，写操作为常使能，写时钟频率为2倍像素时钟，写操作地址以2倍的像素时钟频率进行循环递增(地址从0～(4a-1))；读操作时钟为2倍像素时钟，读操作地址以2倍像素时钟的1/4频率进行循环递增(地址从0～(a-1))，读操作的使能信号为占空比1/4的脉冲，频率为2倍像素时钟的1/4。a为大于1的正整数。
本实施方式中，CMOS图像传感器为长光辰芯公司的TDI CMOS图像传感器；驱动器采用intersil公司的EL7457；电平转换器采用ST公司的54AC163245；单片控制器采用Xilinx公司的Virtex 5FPGA。

Claims (3)

1.CMOS图像传感器的串行图像数据训练及实时仿真系统，包括CMOS图像传感器、驱动器、电平转换器和单片控制器；其特征是：
所述单片控制器内包含时序控制模块、数据调理模块、训练模块，可变的延迟器、可控的串并转换器和输出位置可控制的移位寄存器；
所述单片控制器内时序控制模块输出用于电荷转移的驱动时序信号和控制时序信号，分别经驱动器和电平转换器后，送入CMOS图像传感器；所述CMOS图像传感器输出的串行数据，经训练模块控制的可变的延迟器、可控的串并转换器和输出位置可控制的移位寄存器，转换为输出有效数据位置确定的稳定的并行数据，再经数据调理模块后输出满足应用要求的图像数据格式；
根据可变的延迟器的tap位置获得并行数据跳变沿的产生方式，各通道tap位置的具体产生方式以及表示跳变沿的异常数据的表述方式；
所述数据跳变沿的产生方式为：
当可变的延迟器的延迟tap值不在数据变化的区域data_change_area内，则发送的数据data是与训练字train_data相等的；
当可变的延迟器的延迟tap值在数据变化的区域data_change_area内，则发送的数据data是与训练字train_data不相等，为非训练字no_train_data；
Figure FDA0002277039630000011
所述各通道tap位置的具体产生方式为：
当可变的延迟器有tap输出端口时，则直接使用；
当可变的延迟器没有tap输出端口时，则在复位是tap值设置为0；当tap延迟递增递减的方向控制INC和tap延迟递增递减的使能CE同时为高，则tap值递增；
当INC为低而CE为高，则tap值递减；
所述跳变沿的异常数据的表述方式为：
所述非训练字no_train_data与训练字train_data至少有两bit不同；
所述跳变沿的间隔时间定义为：间隔时间小于单个tap的分辨率
Figure FDA0002277039630000012
×判定稳定区域的持续长度nstable；式中trefrence为可变的延迟器参考时钟的周期；ntap_max为可变的延迟器延迟的最大tap数。
2.根据权利要求1所述的CMOS图像传感器的串行图像数据训练及实时仿真系统，其特征在于：CMOS串行图像数据通道训练的目标为：单个train脉冲的上升沿到接收到的单个并行训练数据之间的延时Train delay time，与单个输出数据同步信号sync的上升沿到接收到的首个有效并行图像数据的延时sync delay time相等。
3.根据权利要求1所述的CMOS图像传感器的串行图像数据训练及实时仿真系统，其特征在于：
所述串行数据先经可变的延迟器进行最大5ns的延时，然后使用可控的串并转换器进行1:6的串并转换，转换为6bit的并行数据；然后经过1:4ram进行1:4的位宽变换，转换为24bit的并行数据；然后经高低12bit分时发送，转换为12bit的数据；然后经基于ram的移位寄存器进行可控的位置移动，然后在经第一D触发器后分为两条通路；一条通路经第二D触发器和第三D触发器输出到数据整合模块；另一条通路先进行通道选择，然后经第四D触发器成为当前接收到并行数据，再经第五D触发器后成为之前接收到的并行数据；在位校正阶段，通过比较当前接收到并行数据和之前接收到的并行数据，判断接收到的数据是否稳定。
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