CN107454385A - Cmos图像数据训练系统及图像数据串并转换的仿真检测方法 - Google Patents

Abstract

CMOS图像数据训练系统及图像数据串并转换的仿真检测方法，涉及CMOS图像数据的串并转换的仿真检测方法，解决现有CMOS图像传感器采用的各传输通道之间在每次上电无确定的相位关系，给数据的串并转换带来困难等问题，包括CMOS图像传感器和数据处理器；数据处理器内部包含iodelay、iserdes、数据异步FIFO、控制异步FIFO、gearbox、ram based shifer和控制器组成。控制器作为CMOS数据训练系统的核心，控制各部分协调工作。CMOS图像传感器在控制器的控制下，输出串行图数据经iodelay、iserdes、数据异步FIFO、gearbox1:2、ram based shifer最终转换为位宽p的并行图像数据。本发明提出基于仿真的串并转换检测方法，针对数据训练的不同阶段产生不同的激励，实现不同的训练策略。

Description

CMOS图像数据训练系统及图像数据串并转换的仿真检测方法

技术领域

本发明涉及CMOS图像数据的串并转换的仿真检测方法，具体涉及一种高分辨率高帧频CMOS图像数据的串并转换的仿真检测方法。

背景技术

现今高分辨率(不低于10k×8k)高帧频(不低于20fps)的CMOS图像传感器，通常采用多路(不低于32通道)高速串行通道进行图像数据的传输，各数据传输通道之间在每次上电无确定的相位关系，给数据的串并转换带来很大的困难。由于通道数众多，难以采用如virtex 2等内部的DCM来进行采样数据的延时，需要采用如virtex 6等内部集成的IODELAY和ISERDES模块，为满足高速应用还需要降低区域时钟的负载。另外，基于modelsim等的仿真，对信号采样的建立和保持时间不敏感，仿真结果与实际情况相差很大。因此需要新方法来模拟出位校正过程中数据的不稳定阶段，字校正过程中可能出现的串行数据顺序及通道校正过程中并行数据的不同通道延迟。

发明内容

本发明为解决现有CMOS图像传感器采用的各传输通道之间在每次上电无确定的相位关系，给数据的串并转换带来困难等问题，提供一种CMOS图像数据训练系统及串并转换的仿真检测方法。

CMOS图像数据训练系统，包括CMOS图像传感器和数据处理器；数据处理器内部包括可编程延迟元件、专用串并转换器、数据异步FIFO、控制异步FIFO、数据位宽加倍变换模块、基于RAM的移位寄存器和控制器，其特征是；

所述CMOS图像传感器在控制器的控制下，输出串行图数据经可编程延迟元件、专用串并转换器、数据异步FIFO、数据位宽加倍变换模块以及基于RAM的移位寄存器最终转换位宽为p的并行图像数据；

位校正过程：CMOS图像传感器输出的串行图像数据首先经可编程延迟元件进行相位可控的延迟；所述控制器产生的控制信号iodelay_reset_pulse和iodelay_ce_pulse对延迟后的串行图像数据进行控制，然后经控制异步FIFO转换为伴随时钟域信号iodelay_reset_pulse_io和iodelay_ce_pulse_io，将所述伴随时钟域信号iodelay_reset_pulse_io和iodelay_ce_pulse_io分别送入可编程延迟元件的reset和ce脚进行控制；

字校正过程：控制器产生的控制信号bitslip和bitslip_pulse，控制信号bitslip_pulse经控制异步FIFO转换为伴随时钟域信号bitslip_pulse_io，最终送入专用串并转换器的bitslip管脚；控制信号bitslip送入数据位宽加倍变换模块；

经可编程延迟元件输出的串行图像数据经专用串并转换器进行位宽1：p/2的串并转换，获得位宽为p/2位的并行数据，将位宽为p/2位的并行数据经过数据异步FIFO将伴随时钟域的数据转换到全局时钟域，再经数据位宽加倍变换模块进行位宽1:2转换，最终实现位宽为1：p的串并转换，获得全局时钟域的p位并行数据；

通道校正过程：控制器产生的控制信号chan_shift控制全局时钟域的p位并行数据经基于RAM的移位寄存器进行并行数据的可控数据位延迟；

在位校正和字校正过程中，设定控制器产生的控制信号train为高电平，控制器产生的控制信号vtz为低电平；

通道校正过程中，控制器产生的控制信号train和控制信号vtz，在每个周期内控制信号train的正脉冲宽度为控制信号vtz的负脉冲宽度为f_{clk_io}为伴随时钟频率，_{clk_io}为伴随时钟。

基于CMOS图像数据训练系统进行图像数据串并转换的仿真检测方法，在不同校正阶段产生不同激励信号，实现位校正、字校正以及通道校正的检测；该方法具体由以下步骤实现：

步骤一、位校正检测；

模拟数据跳变沿采样抖动的方法，设定不同数据通道上输入的数据跳变沿的计数值不同，所述控制器产生的控制信号iodelay_reset_pulse和iodelay_ce_pulse对延迟后的串行模拟图像数据进行控制，各通道的串行模拟图像数据经可编程延迟元件进行相位可控的延迟，检测出数据稳定阶段的起始位置和末尾位置；

步骤二、在位校正检测完成后，进行字校正检测；

设定不同数据通道上数据跳变沿的计数值相同，在步骤一中检测出数据稳定阶段的起始位置和末尾位置后，设定不同通道输出相同训练字的不同顺序移位组合；输出串行模拟图像数据的频率为2f_{clk_io}，

控制器产生的控制信号bitslip和bitslip_pulse，控制信号bitslip_pulse经控制异步FIFO转换为伴随时钟域信号bitslip_pulse_io，最终送入专用串并转换器的bitslip管脚；控制信号bitslip送入数据位宽加倍变换模块；将位宽为p/2位的并行数据经过数据异步FIFO将伴随时钟域的数据转换到全局时钟域，再经数据位宽加倍变换模块进行位宽1:2转换，最终实现位宽为1：p的串并转换，各数据通道上获得相同的p位并行训练字；

在步骤一和步骤二中，采用时钟频率为2qf_{clk_io}的高频计数器进行计数，q＞1，且

各通道输入的串行模拟图像数据在一个时钟周期内产生，在所述一个时钟周期内一部分时间区段输出的图像数据与真实值相同，另一部分时间区段输出的图像数据与真实值不同，与图像数据真实值不同时，输出图像数据真实值的相反值、图像数据为恒定的低电平0或图像数据恒定的高电平1；对于不同的数据通道，在位校正检测中，与图像数据真实值不同的时间区段不同；在字校正检测中，与图像数据真实值不同的时间区段相同，所述时间区段的位置采用高频计数器计数；

步骤三、通道校正检测；

采用频率为2f_{clk_io}/p的低频计数器来产生并行图像数据；在train为高电平时对低频计数器复位，低频计数器的计数值在0至r-1之间循环，r为train信号的循环周期，各通道在低频计数器的计数值为r个计数值中的任意一个值时，输出并行图像数据，对于相同的数据通道，低频计数器计数值不同时，输出并行图像数据为0，

在不同通道获得相同的并行训练字的基础上，控制器产生的控制信号chan_shift控制全局时钟域的p位并行训练字经基于RAM的移位寄存器进行并行数据的可控数据位延迟，不同通道上输出的并行训练字所对应的低频计数器的计数值相同。

输出串行图像数据的频率为2f_{clk_io}，采用频率为2qf_{clk_io}的高频计数器来进行计数，一部分时间区段输出的图像数据与真实值相同，另一部分时间区段输出的图像数据与真实值不同；与图像数据真实值不同时，输出图像数据真实值的相反值、图像数据为恒定的低电平0或图像数据恒定的高电平1；

对于不同的数据通道，与图像数据真实值不同的时间区段相同，时间区段的位置采用高频计数器计数，在不同通道检测出相同的数据稳定阶段的起始位置和末尾位置的基础上，不同通道输出相同训练字的不同顺序移位组合。

本发明的有益效果：

1、本发明所述的方法划分时钟域控制，降低区域时钟的负载，可使系统工作在更高的频率；

2、本发明中，将iodelay的inc管脚恒使能的高电平，减少跨时钟域的控制信号个数，节约资源；

3、本发明所述方法中，控制异步FIFO仅在数据训练阶段读写操作有效，节约能耗；

4、本发明所述的方法在不同的校正阶段产生不同激励信号，可全面快速地对校验过程进行检测，提高应用可靠性，压缩调试时间。

附图说明

图1为本发明所述的高分辨率高帧频CMOS图像数据的串并转换的仿真检测方法中CMOS图像数据训练系统结构图；

图2为本发明所述的高分辨率高帧频CMOS图像数据的串并转换的仿真检测方法的数据校正流程图。

具体实施方式

具体实施方式一、结合图1和图2说明本实施方式，CMOS图像数据训练系统，包括CMOS图像传感器和数据处理器；数据处理器内部由可编程延迟元件(iodelay)、专用串并转换器(iserdes)、数据异步FIFO、控制异步FIFO、数据位宽加倍变换模块(gearbox)、基于RAM的移位寄存器(ram based shifer)和控制器组成。控制器作为CMOS数据训练系统的核心，控制各部分协调工作。CMOS图像传感器在控制器的控制下，输出串行图像数据经iodelay、iserdes、数据异步FIFO、gearbox、ram based shifer最终转换为位宽p的并行图像数据。位校正过程：输入的串行图像数据首先经iodelay进行相位可控的延迟；位校正由控制器产生的控制信号iodelay_reset_pulse和iodelay_ce_pulse进行控制，经控制异步FIFO转换为伴随时钟域信号iodelay_reset_pulse_io和iodelay_ce_pulse_io分别送入iodelay的reset和ce脚进行控制；控制器产生的控制信号train为高电平，控制器产生的控制信号vtz为低电平。

字校正过程：经过iserdes进行1：p/2的串并转换的p/2位的并行数据，再经过异步数据异步FIFO将伴随时钟域的数据转换到全局时钟域，再经gearbox的1:2转换最终实现1：p的串并转换；字校正由控制器产生的控制信号bitslip和bitslip_pulse进行控制；bitslip信号直接送入gearbox；bitslip_pulse经控制异步FIFO转换为伴随时钟域信号bitslip_pulse_io，最终送入iserdes的bitslip管脚。控制器产生的控制信号train为高电平，控制器产生的控制信号vtz为低电平。通道校正过程：全局时钟域的p位并行数据经rambased shifer进行并行数据的可控数据位延迟；通道校正由控制器产生的控制信号chan_shift进行控制。控制器产生的控制信号train和vtz为周期信号，在每个周期内train的正脉冲宽度为vtz在每个周期内的负脉冲宽度为

本实施方式中，采用异步FIFO进行跨时钟域的接口。数据异步FIFO将伴随时钟域的数据转换到全局时钟域；控制异步FIFO将全局时钟域的控制信号转换到伴随时钟域。

为减少跨时钟域的控制信号个数，iodelay的inc管脚恒使能的高电平；仅iserdes输出的并行数据、iodelay的reset和ce管脚及iserdes的bitslip管脚通过异步FIFO跨越时钟域；

在伴随时钟域下，数据异步FIFO的写时钟频率f_{clk_div_io}与控制异步FIFO的读时钟频率相同，均为伴随时钟频率f_{clk_io}的4/p倍；数据异步FIFO的写使能为常使能的高电平，读使能为异步FIFO的empty管脚取反；

在全局时钟域下，数据异步FIFO的读时钟频率f_{clk_div_bufg}与控制异步FIFO的写时钟频率相同，均为伴随时钟频率f_{clk_io}的4/p倍，控制异步FIFO的写使能在数据训练阶段有效，节约能耗，读使能为异步FIFO的empty管脚取反；送入gearbox和ram based shifer的控制信号的脉冲宽度为送入异步FIFO的控制信号的脉冲宽度为所述P大于等于10。

具体实施方式二、结合图2说明本实施方式，本实施方式为采用具体实施方式一所述CMOS图像数据训练系统进行仿真检测的方法，该方法在不同的校正阶段产生不同激励信号，具体过程为：

一、位校正模拟激励的产生方法；位校正的目的是检测出数据的跳变沿位置，找出具有足够长稳定位置(稳定位置不低于3tap)的采样沿，从而获得最佳采样眼的位置。因此应该创造出各种不同的跳变沿位置(基于iserdes的检测方法是同时检测了12bit的位置，因为是判断并行数据是否相等，因此跳变沿采用取反、全0或1都是可以的)；

模拟数据跳变沿采样抖动的方法，采用时钟频率为2qf_{clk_io}的高频计数器来进行计数，计数值为0,1,2,....q-2,q-1；各通道输出的图像数据在一个时钟周期1/(2f_{clk_io})(对应0,1,2,....q-2,q-1中的部分值)内，部分时间区段(对应0,1,2,....q-2,q-1中的另一部分值)与训练字相同，而另一部分时间区段与训练字不同。与训练字不同可以包含三种情况：与训练字相反，数据为恒定的低电平0，数据为恒定的高电平1。对于不同的数据通道，与训练字不同的时间区段是不同的。时间区段的位置采用高频计数器计数值来表示(采用时钟频率为2qf_clk__io的高频计数器来进行计数，计数值为0,1,2,....q-2,q-1)。所述q＞1，且

在一个数据周期1/(2f_clk__io)内稳定的采样数据宽度的调整方法是：改变与训练字相同的计数值的个数，但最短宽度不低于156ps；在一个数据周期1/(2f_clk__io)内抖动的采样数据宽度的调整方法是：改变与训练字不相同的计数值的个数，但要求稳定的采样数据宽度不低于156ps；

在train为高电平的时候输出训练字如r₁r₂r₃....r_p，输出串行图像数据的频率为2f_clk__io。采用频率为2qf_clk__io(q＞1，且要求)的高频计数器来进行计数，计数值为0,1,2,....q-2,q-1；产生跳变沿的方法是采用频率为2qf_clk__io进行图像数据输出，在计数值为0,1,2,....q-2,q-1中的部分计数值输出训练字r₁r₂r₃....r_p转换成的串行数据{r₁,r₂,r₃,....,r_p}，另一部分计数值输出训练字r₁r₂r₃....r_p转换成的串行数据{r₁,r₂,r₃,....,r_p}的相反值(或各位恒定为低电平{0,0,0,....,0}或恒定为高电平{1,1,1,....,1})；产生不同位置跳变沿的方法是不同数据通道上输出图像数据(图像数据的相反值或恒定为低电平0或恒定为高电平1)对应的计数值不同。

如对应第1通道，在高频计数器计数值为0时输出训练字r₁r₂r₃....r_p转换成的串行数据{r₁,r₂,r₃,....,r_p}的相反值(或各位恒定为低电平{0,0,0,....,0}或恒定为高电平{1,1,1,....,1})；在高频计数器计数值为1,2,....q-2,q-1时输出训练字r₁r₂r₃....r_p转换成的串行数据{r₁,r₂,r₃,....,r_p}；

对应第2通道，在高频计数器计数值为1时输出训练字r₁r₂r₃....r_p转换成的串行数据{r₁,r₂,r₃,....,r_p}的相反值(或各位恒定为低电平{0,0,0,....,0}或恒定为高电平{1,1,1,....},1)；在高频计数器计数值为时输出训练字r₁r₂r₃....r_p转换成的串行数据{r₁,r₂,r₃,....,r_p}；

对应第3通道，在高频计数器计数值为2时输出训练字r₁r₂r₃....r_p转换成的串行数据{r₁,r₂,r₃,....,r_p}的相反值(或各位恒定为低电平{0,0,0,....,0}或恒定为高电平{1,1,1,....,1})；在高频计数器计数值为0,1,....q-2,q-1时输出训练字r₁r₂r₃....r_p转换成的串行数据{r₁,r₂,r₃,....,r_p}；

以此类推，对应第q通道，在高频计数器计数值为q-1时输出训练字r₁r₂r₃....r_p转换成的串行数据{r₁,r₂,r₃,...._pr,}的相反值(或各位恒定为低电平{0,0,0,...}.,或0恒定为高电平{1,1,1,....,1})；在高频计数器计数值为0,1,2,....q-2时输出训练字r₁r₂r₃....r_p转换成的串行数据{r₁,r₂,r₃,....,r_p}。

二、字校正模拟激励的产生方法

字校正的目的是检测出正确的串行数据的串并转换移位顺序，因此应该创造出各种不同的训练字移位顺序；在train为高电平的时候不同通道输出训练字如r₁r₂r₃....r_p的不同顺序移位组合(p位数据有p种不同的组合，如r₁r₂r₃....r_p-1r_p，r₂r₃....r_p-1r_pr₁，r₃....r_p-1r_pr₁r₂，….,r_pr₁r₂r₃....r_p-1)，输出串行图像数据的频率为2f_{clk_io}。采用频率为2qf_{clk_io}(q＞1，且要求)的高频计数器来进行计数，计数值为0,1,2,….q-1；模拟数据跳变沿采样抖动的方法是在高频计数器计数值为0时输出训练字的不同顺序移位组合转换成的串行数据的相反值(或各位恒定为低电平或恒定为高电平)；在高频计数器计数值为1,2,....q-2,q-1时输出训练字的不同顺序移位组合转换成的串行数据；不同数据通道上输出图像数据值(图像数据的相反值或各位恒定为低电平或恒定为高电平)对应的计数值相同。

如对应第1通道，在高频计数器计数值为0时输出训练字r₁r₂r₃....r_p转换成的串行数据的相反值(或各位恒定为低电平{0,0,0,....,0}或恒定为高电平{1,1,1,....,1})；在高频计数器计数值为1,2,....q-2,q-1时输出训练字r₁r₂r₃....r_p转换成的串行数据{r₁,r₂,r₃,....,r_p-1,r_p}；

对应第2通道，在高频计数器计数值为0时输出训练字的不同顺序移位组合r₂r₃....r_p-1r_pr₁转换成的串行数据{r₂,r₃,....,r_p-1,r_p,r₁}的相反值(或各位恒定为低电平{0,0,0,....,}0或恒定为高电平{1,1,1,....,1})；在高频计数器计数值为1,2,....q-2,q-1时输出训练字的不同顺序移位组合r₂r₃....r_p-1r_pr₁转换成的串行数据{r₂,r₃,....,r_p-1,r_p,r₁}；

对应第3通道，在高频计数器计数值为0时输出训练字的不同顺序移位组合r₃....r_p-1r_pr₁r₂转换成的串行数据{r₃,....,r_p-1,r_p,r₁,r₂}的相反值(或各位恒定为低电平{0,0,0,....,}0或恒定为高电平{1,1,1,....,1})；在高频计数器计数值为1,2,....q-2,q-1时输出训练字的不同顺序移位组合r₃....r_p-1r_pr₁r₂转换成的串行数据{r₃,....,r_p-1,r_p,r₁,r₂}；

以此类推，对应第q通道，在高频计数器计数值为0时输出训练字的不同顺序移位组合r_pr₁r₂r₃....r_p-1转换成的串行数据{r_p,r₁,r₂,r₃,....,r_p-1}的相反值(或各位恒定为低电平{0,0,0,....,0}或恒定为高电平{1,1,1,....,1})；在高频计数器计数值为1,2,....q-2,q-1时输出训练字的不同顺序移位组合r_pr₁r₂r₃....r_p-1转换成的串行数据{r_p,r₁,r₂,r₃,....,r_p-1}。

三、通道校正模拟检验激励的产生方法

通道校正的目的是检测出单个脉冲宽度为的train脉冲信号对应的训练字位置，使各通道获得的单个并行训练字位置和train脉冲位置相等。因此实施方式中采用工作频率为2f_{clk_io}/p的低频计数器来产生并行图像数据；在train为高电平的时候对低频计数器复位，在train为低电平时开始递增，直到再次出现train的高电平将低频计数器复位，低频计数器的计数值在0至r-1之间循环，r为train信号的循环周期，各通道在低频计数器的计数值为r个计数值中的一个时输入为训练字，在其余的r-1个计数值输入为0，不同通道输出训练字对应的低频计数值不同；

不同通道输出相同的训练字如r₁r₂r₃....r_p出现在低频计数器的不同计数值，低频计数器为其余值时候输出为0，输出串行图像数据的频率为2f_{clk_io}。采用频率为2qf_{clk_io}(q＞1，且要求)的高频计数器来进行计数，计数值为0,1,2,….q-1；产生跳变沿的方法是采用频率为2qf_{clk_io}进行图像数据输出，不同数据通道上输出图像数据值(图像数据的相反值或各位恒定为低电平或恒定为高电平)对应的计数值相同。在高频计数器计数值为0时输出图像数据转换成的串行数据的相反值(或各位恒定为低电平或恒定为高电平)；在高频计数器计数值不为0时输出图像数据转换成的串行数据。

如对应第1通道，在低频计数器计数值为0时输出的并行图像数据为训练字r₁r₂r₃....r_p，在低频计数器计数值为不为0时输出的并行图像数据为000....0；在高频计数器计数值为0时输出并行图像数据转换成的串行数据的相反值(或各位恒定为低电平或恒定为高电平)；在高频计数器计数值为1,2,....q-2,q-1时输出并行图像数据转换成的串行数据；

对应第2通道，在低频计数器计数值为1时输出的并行图像数据为训练字r₁r₂r₃....r_p，在低频计数器计数值为不为1时输出的并行图像数据为000....0；在高频计数器计数值为0时输出并行图像数据转换成的串行数据的相反值(或各位恒定为低电平或恒定为高电平)；在高频计数器计数值为1,2,....q-2,q-1时输出并行图像数据转换成的串行数据；

对应第3通道，在低频计数器计数值为2时输出的并行图像数据为训练字r₁r₂r₃....r_p，在低频计数器计数值不为2时输出的并行图像数据为000....0；在高频计数器计数值为0时输出并行图像数据转换成的串行数据的相反值(或各位恒定为低电平或恒定为高电平)；在高频计数器计数值为1,2,....q-2,q-1时输出并行图像数据转换成的串行数据；

以此类推，对应第q通道，在低频计数器计数值为q-1时输出的并行图像数据为训练字r₁r₂r₃....r_p，在低频计数器计数值不为q-1时输出的并行图像数据为000....0；在高频计数器计数值为0时输出并行图像数据转换成的串行数据的相反值(或各位恒定为低电平或恒定为高电平)；在高频计数器计数值为1,2,....q-2,q-1时输出并行图像数据转换成的串行数据；

本实施方式中，通道校正的移位寄存器ram based shifer的可变地址范围设置原则是不低于k。k满足的条件是；

式中t_{fifo_control_uncertain}为经过控制异步FIFO引起的延时不确定时间，t_{iodelay_uncertain}为经过iodelay引起的延时不确定时间，t_{iserdes_uncertain}为经过iserdes引起的延时不确定时间，t_{fifo_data_uncertain}为经过数据异步FIFO引起的延时不确定时间。

4、校正计数器的设置原则

位校正检测中，位校正计数器的设置原则：计数器工作频率为2f_{clk_io}/p，控制信号iodelay_reset_pulse和iodelay_ce_pulse仅可能在计数值为0的时候为高，对应进行数据判断的最大计数值k_bit要求满足

式中，t_{fifo_control_iodelay}为控制信号iodelay_reset_pulse和iodelay_ce_pulse经过控制异步FIFO的最大延迟，t_{iodelay_ctr}为iodelay从接收到控制命令到命令执行完成的延迟时间，t_iodelay为iodelay的延迟，t_iserdes为iserdes将串行数据转换为并行数据的延迟时间，t_{fifo_data}为并行数据经过数据异步FIFO的最大延迟，t_gearbox为并行数据经过gearbox的延迟时间,t_{sensor_delay}为CMOS图像传感器接收到train信号到输出串行训练数据的延迟时间。

字校正检测中，字校正的设置原则：计数器工作频率为2f_{clk_io}/p，控制信号bitslip和bitslip_pulse仅可能在计数值为0的时候为高，对应进行数据判断的最大计数值k_word要求满足

式中，t_{fifo_control_bitslip}为控制信号bitslip_pulse经过控制异步FIFO的最大延迟，t_{iserdes_ctr}为从iserdes接收到控制命令到命令执行完成的延迟时间，

通道校正检测中，通道校正计数器的设置原则：计数器工作频率为2f_{clk_io}/p，控制信号chan_shift仅可能在计数值为0的时候为高，对应进行数据判断的最大计数值k_channel要求满足

式中，t_{shifter_ctr}为从ram based shifer接收到控制命令到命令执行完成的延迟时间，t_shifter为ram based shifer引起的延迟时间。

本实施方式中，数据校正完成检验标准为：使用位校正模拟激励，位校正完成；使用字校正模拟激励，位校正和字校正均完成；使用通道校正模拟激励，位校正、字校正和通道校正均完成。

(1)位校正完成的检验标准：使用位校正模拟激励，不同数据通道上输出图像数据值的取反值对应的计数值不同，都能检测出持续稳定长度不低于156ps的数据稳定阶段的起始位置和末尾位置。

(2)字校正完成的检验标准：使用字校正模拟激励，对应不同通道的p种不同的组合的训练字顺序，在字校正完成后获得的并行数据都与训练字相等。

(3)通道校正完成的检验标准：使用通道校正模拟激励，通道校正计数器工作频率为2f_{clk_io}/p，控制信号train和vtz仅可能在计数值为0的时候为高，不同通道仅有p个bit的串行数据与训练字相同，其余为0，且不同通道与训练字相同的p个bit的串行数据对应不同延时(通道延迟偏差时间为的整数倍)，转换得到的并行数据都在相同的计数器位置出现相同训练字。

本实施方式所述的数据处理器采用virtex 6器件及其内部资源；CMOS图像传感器采用长光辰芯公司的定制产品。

Claims (7)

1.CMOS图像数据训练系统，包括CMOS图像传感器和数据处理器；数据处理器内部包括可编程延迟元件、专用串并转换器、数据异步FIFO、控制异步FIFO、数据位宽加倍变换模块、基于RAM的移位寄存器和控制器，其特征是；

所述CMOS图像传感器在控制器的控制下，输出串行图数据经可编程延迟元件、专用串并转换器、数据异步FIFO、数据位宽加倍变换模块以及基于RAM的移位寄存器最终转换位宽为p的并行图像数据；

位校正过程：CMOS图像传感器输出的串行图像数据首先经可编程延迟元件进行相位可控的延迟；所述控制器产生的控制信号iodelay_reset_pulse和iodelay_ce_pulse对延迟后的串行图像数据进行控制，然后经控制异步FIFO转换为伴随时钟域信号iodelay_reset_pulse_io和iodelay_ce_pulse_io，将所述伴随时钟域信号iodelay_reset_pulse_io和iodelay_ce_pulse_io分别送入可编程延迟元件的reset和ce脚进行控制；

字校正过程：控制器产生的控制信号bitslip和bitslip_pulse，控制信号bitslip_pulse经控制异步FIFO转换为伴随时钟域信号bitslip_pulse_io，最终送入专用串并转换器的bitslip管脚；控制信号bitslip送入数据位宽加倍变换模块；经可编程延迟元件输出的串行图像数据经专用串并转换器进行位宽1：p/2的串并转换，获得位宽为p/2位的并行数据，将位宽为p/2位的并行数据经过数据异步FIFO将伴随时钟域的数据转换到全局时钟域，再经数据位宽加倍变换模块进行位宽1:2转换，最终实现位宽为1：p的串并转换，获得全局时钟域的p位并行数据；

通道校正过程：控制器产生的控制信号chan_shift控制全局时钟域的p位并行数据经基于RAM的移位寄存器进行并行数据的可控数据位延迟；

在位校正和字校正过程中，设定控制器产生的控制信号train为高电平，控制器产生的控制信号vtz为低电平；

通道校正过程中，控制器产生的控制信号train和控制信号vtz，在每个周期内控制信号train的正脉冲宽度为控制信号vtz的负脉冲宽度为f_{clk_io}为伴随时钟频率，clk_io为伴随时钟。

2.根据权利要求1所述的CMOS图像数据训练系统，其特征在于，所述可编程延迟元件的inc管脚恒使能的高电平；

专用串并转换器输出的并行数据、可编程延迟元件reset和ce管脚以及专用串并转换器的bitslip管脚通过异步FIFO跨越时钟域；

在伴随时钟域下，数据异步FIFO的写时钟频率f_{clk_div_io}与控制异步FIFO的读时钟频率相同，均为伴随时钟频率f_{clk_io}的4/p倍；数据异步FIFO的写使能为常使能的高电平，读使能为异步FIFO的empty管脚取反；

在全局时钟域下，数据异步FIFO的读时钟频率f_{clk_div_bufg}与控制异步FIFO的写时钟频率相同，均为伴随时钟频率f_{clk_io}的4/p倍，控制异步FIFO的写使能在数据训练阶段有效，读使能为异步FIFO的empty管脚取反；送入数据位宽加倍变换模块和基于RAM的移位寄存器的控制信号的脉冲宽度为送入异步FIFO的控制信号的脉冲宽度为所述P大于等于10。

3.采用权利要求1所述的CMOS图像数据训练系统进行图像数据串并转换的仿真检测方法，其特征是，在不同校正阶段产生不同激励信号，实现位校正、字校正以及通道校正的检测；该方法具体由以下步骤实现：

步骤一、位校正检测；

模拟数据跳变沿采样抖动的方法，设定不同数据通道上输入的数据跳变沿的计数值不同，所述控制器产生的控制信号iodelay_reset_pulse和iodelay_ce_pulse对延迟后的串行模拟图像数据进行控制，各通道的串行模拟图像数据经可编程延迟元件进行相位可控的延迟，检测出数据稳定阶段的起始位置和末尾位置；

步骤二、在位校正检测完成后，进行字校正检测；

设定不同数据通道上数据跳变沿的计数值相同，在步骤一中检测出数据稳定阶段的起始位置和末尾位置后，设定不同通道输出相同训练字的不同顺序移位组合；输出串行模拟图像数据的频率为2f_{clk_io}；

控制器产生的控制信号bitslip和bitslip_pulse，控制信号bitslip_pulse经控制异步FIFO转换为伴随时钟域信号bitslip_pulse_io，最终送入专用串并转换器的bitslip管脚；控制信号bitslip送入数据位宽加倍变换模块；将位宽为p/2位的并行数据经过数据异步FIFO将伴随时钟域的数据转换到全局时钟域，再经数据位宽加倍变换模块进行位宽1:2转换，最终实现位宽为1：p的串并转换，各数据通道上获得相同的p位并行训练字；

在步骤一和步骤二中，采用时钟频率为2qf_{clk_io}的高频计数器进行计数，q＞1，且

各通道输入的串行模拟图像数据在一个时钟周期内产生，在所述一个时钟周期内一部分时间区段输出的图像数据与真实值相同，另一部分时间区段输出的图像数据与真实值不同，与图像数据真实值不同时，输出图像数据真实值的相反值、图像数据为恒定的低电平0或图像数据恒定的高电平1；对于不同的数据通道，在位校正检测中，与图像数据真实值不同的时间区段不同；在字校正检测中，与图像数据真实值不同的时间区段相同，所述时间区段的位置采用高频计数器计数；

步骤三、通道校正检测；

采用频率为2f_{clk_io}/p的低频计数器来产生并行图像数据；在train为高电平时对低频计数器复位，低频计数器的计数值在0至r-1之间循环，r为train信号的循环周期，各通道在低频计数器的计数值为r个计数值中的任意一个值时，输出并行图像数据，对于相同的数据通道，低频计数器计数值不同时，输出并行图像数据为0；

在不同通道获得相同的并行训练字的基础上，控制器产生的控制信号chan_shift控制全局时钟域的p位并行训练字经基于RAM的移位寄存器进行并行数据的可控数据位延迟，不同通道上输出的并行训练字所对应的低频计数器的计数值相同；

输出串行图像数据的频率为2f_{clk_io}，采用频率为2qf_{clk_io}的高频计数器来进行计数，一部分时间区段输出的图像数据与真实值相同，另一部分时间区段输出的图像数据与真实值不同；与图像数据真实值不同时，输出图像数据真实值的相反值、图像数据为恒定的低电平0或图像数据恒定的高电平1；

对于不同的数据通道，与图像数据真实值不同的时间区段相同，时间区段的位置采用高频计数器计数，在不同通道检测出相同的数据稳定阶段的起始位置和末尾位置的基础上，不同通道输出相同训练字的不同顺序移位组合。

4.根据权利要求3所述的仿真方法，其特征在于，所述基于RAM的移位寄存器的可变地址范围设置原则是大于等于k，k满足的条件是：

<mrow> <mfrac> <mrow> <mi>k</mi> <mo>&amp;times;</mo> <mi>p</mi> </mrow> <mrow> <mn>2</mn> <msub> <mi>f</mi> <mrow> <mi>c</mi> <mi>l</mi> <mi>k</mi> <mo>_</mo> <mi>i</mi> <mi>o</mi> </mrow> </msub> </mrow> </mfrac> <mo>&gt;</mo> <msub> <mi>t</mi> <mrow> <mi>f</mi> <mi>i</mi> <mi>f</mi> <mi>o</mi> <mo>_</mo> <mi>c</mi> <mi>o</mi> <mi>n</mi> <mi>t</mi> <mi>r</mi> <mi>o</mi> <mi>l</mi> <mo>_</mo> <mi>u</mi> <mi>n</mi> <mi>c</mi> <mi>e</mi> <mi>r</mi> <mi>t</mi> <mi>a</mi> <mi>i</mi> <mi>n</mi> </mrow> </msub> <mo>+</mo> <msub> <mi>t</mi> <mrow> <mi>i</mi> <mi>o</mi> <mi>d</mi> <mi>e</mi> <mi>l</mi> <mi>a</mi> <mi>y</mi> <mo>_</mo> <mi>u</mi> <mi>n</mi> <mi>c</mi> <mi>e</mi> <mi>r</mi> <mi>t</mi> <mi>a</mi> <mi>i</mi> <mi>n</mi> </mrow> </msub> <mo>+</mo> <msub> <mi>t</mi> <mrow> <mi>i</mi> <mi>s</mi> <mi>e</mi> <mi>r</mi> <mi>d</mi> <mi>e</mi> <mi>s</mi> <mo>_</mo> <mi>u</mi> <mi>n</mi> <mi>c</mi> <mi>e</mi> <mi>r</mi> <mi>t</mi> <mi>a</mi> <mi>i</mi> <mi>n</mi> </mrow> </msub> <mo>+</mo> <msub> <mi>t</mi> <mrow> <mi>f</mi> <mi>i</mi> <mi>f</mi> <mi>o</mi> <mo>_</mo> <mi>d</mi> <mi>a</mi> <mi>t</mi> <mi>a</mi> <mo>_</mo> <mi>u</mi> <mi>n</mi> <mi>c</mi> <mi>e</mi> <mi>r</mi> <mi>t</mi> <mi>a</mi> <mi>i</mi> <mi>n</mi> </mrow> </msub> </mrow>

式中t_{fifo_control_uncertain}为经过控制异步FIFO引起的延时不确定时间，t_{iodelay_uncertain}为经过可编程延迟元件引起的延时不确定时间，t_{iserdes_uncertain}为经过专用串并转换器引起的延时不确定时间，t_{fifo_data_uncertain}为经过数据异步FIFO引起的延时不确定时间。

5.根据权利要求3所述的仿真方法，其特征在于，校正计数器的设置原则为：

位校正过程中，计数器的设置原则：计数器工作频率为2f_{clk_io}/p，控制信号iodelay_reset_pulse和控制信号iodelay_ce_pulse在计数值为0时为高电平，对应进行数据判断的最大位校正计数值k_bit要求满足：

<mrow> <mfrac> <mrow> <msub> <mi>k</mi> <mrow> <mi>b</mi> <mi>i</mi> <mi>t</mi> </mrow> </msub> <mo>&amp;times;</mo> <mi>p</mi> </mrow> <mrow> <mn>2</mn> <msub> <mi>f</mi> <mrow> <mi>c</mi> <mi>l</mi> <mi>k</mi> <mo>_</mo> <mi>i</mi> <mi>o</mi> </mrow> </msub> </mrow> </mfrac> <mo>&gt;</mo> <msub> <mi>t</mi> <mrow> <mi>f</mi> <mi>i</mi> <mi>f</mi> <mi>o</mi> <mo>_</mo> <mi>c</mi> <mi>o</mi> <mi>n</mi> <mi>t</mi> <mi>r</mi> <mi>o</mi> <mi>l</mi> <mo>_</mo> <mi>i</mi> <mi>o</mi> <mi>d</mi> <mi>e</mi> <mi>l</mi> <mi>a</mi> <mi>y</mi> </mrow> </msub> <mo>+</mo> <msub> <mi>t</mi> <mrow> <mi>i</mi> <mi>o</mi> <mi>d</mi> <mi>e</mi> <mi>l</mi> <mi>a</mi> <mi>y</mi> </mrow> </msub> <mo>+</mo> <msub> <mi>t</mi> <mrow> <mi>i</mi> <mi>o</mi> <mi>d</mi> <mi>e</mi> <mi>l</mi> <mi>a</mi> <mi>y</mi> <mo>_</mo> <mi>c</mi> <mi>t</mi> <mi>r</mi> </mrow> </msub> <mo>+</mo> <msub> <mi>t</mi> <mrow> <mi>i</mi> <mi>s</mi> <mi>e</mi> <mi>r</mi> <mi>d</mi> <mi>e</mi> <mi>s</mi> </mrow> </msub> <mo>+</mo> <msub> <mi>t</mi> <mrow> <mi>f</mi> <mi>i</mi> <mi>f</mi> <mi>o</mi> <mo>_</mo> <mi>d</mi> <mi>a</mi> <mi>t</mi> <mi>a</mi> </mrow> </msub> <mo>+</mo> <msub> <mi>t</mi> <mrow> <mi>g</mi> <mi>e</mi> <mi>a</mi> <mi>r</mi> <mi>b</mi> <mi>o</mi> <mi>x</mi> </mrow> </msub> <mo>+</mo> <msub> <mi>t</mi> <mrow> <mi>s</mi> <mi>e</mi> <mi>n</mi> <mi>s</mi> <mi>o</mi> <mi>r</mi> <mo>_</mo> <mi>d</mi> <mi>e</mi> <mi>l</mi> <mi>a</mi> <mi>y</mi> </mrow> </msub> </mrow>

式中，t_{fifo_control_iodelay}为控制信号iodelay_reset_pulse和控制信号iodelay_ce_pulse经过控制异步FIFO的最大延迟，t_{iodelay_ctr}为可编程延迟元件从接收到控制命令到命令执行完成的延迟时间，t_iodelay为可编程延迟元件的延迟，t_iserdes为专用串并转换器将串行数据转换为并行数据的延迟时间，t_{fifo_data}为并行数据经过数据异步FIFO的最大延迟，t_gearbox为并行数据经过数据位宽加倍变换模块的延迟时间,t_{sensor_delay}为CMOS图像传感器接收到train信号到输出串行训练数据的延迟时间；

字校正过程中，计数器的设置原则：计数器工作频率为2f_{clk_io}/p，控制信号bitslip和bitslip_pulse在计数值为0时为高电平，对应进行数据判断的最大字校正计数值k_word要求满足：

<mrow> <mfrac> <mrow> <msub> <mi>k</mi> <mrow> <mi>w</mi> <mi>o</mi> <mi>r</mi> <mi>d</mi> </mrow> </msub> <mo>&amp;times;</mo> <mi>p</mi> </mrow> <mrow> <mn>2</mn> <msub> <mi>f</mi> <mrow> <mi>c</mi> <mi>l</mi> <mi>k</mi> <mo>_</mo> <mi>i</mi> <mi>o</mi> </mrow> </msub> </mrow> </mfrac> <mo>&gt;</mo> <msub> <mi>t</mi> <mrow> <mi>f</mi> <mi>i</mi> <mi>f</mi> <mi>o</mi> <mo>_</mo> <mi>c</mi> <mi>o</mi> <mi>n</mi> <mi>t</mi> <mi>r</mi> <mi>o</mi> <mi>l</mi> <mo>_</mo> <mi>b</mi> <mi>i</mi> <mi>t</mi> <mi>s</mi> <mi>l</mi> <mi>i</mi> <mi>p</mi> </mrow> </msub> <mo>+</mo> <msub> <mi>t</mi> <mrow> <mi>i</mi> <mi>o</mi> <mi>d</mi> <mi>e</mi> <mi>l</mi> <mi>a</mi> <mi>y</mi> </mrow> </msub> <mo>+</mo> <msub> <mi>t</mi> <mrow> <mi>i</mi> <mi>s</mi> <mi>e</mi> <mi>r</mi> <mi>d</mi> <mi>e</mi> <mi>s</mi> <mo>_</mo> <mi>c</mi> <mi>t</mi> <mi>r</mi> </mrow> </msub> <mo>+</mo> <msub> <mi>t</mi> <mrow> <mi>i</mi> <mi>s</mi> <mi>e</mi> <mi>r</mi> <mi>d</mi> <mi>e</mi> <mi>s</mi> </mrow> </msub> <mo>+</mo> <msub> <mi>t</mi> <mrow> <mi>f</mi> <mi>i</mi> <mi>f</mi> <mi>o</mi> <mo>_</mo> <mi>d</mi> <mi>a</mi> <mi>t</mi> <mi>a</mi> </mrow> </msub> <mo>+</mo> <msub> <mi>t</mi> <mrow> <mi>g</mi> <mi>e</mi> <mi>a</mi> <mi>r</mi> <mi>b</mi> <mi>o</mi> <mi>x</mi> </mrow> </msub> <mo>+</mo> <msub> <mi>t</mi> <mrow> <mi>s</mi> <mi>e</mi> <mi>n</mi> <mi>s</mi> <mi>o</mi> <mi>r</mi> <mo>_</mo> <mi>d</mi> <mi>e</mi> <mi>l</mi> <mi>a</mi> <mi>y</mi> </mrow> </msub> </mrow>

式中，t_{fifo_control_bitslip}为控制信号bitslip_pulse经过控制异步FIFO的最大延迟，t_{iserdes_ctr}为从专用串并转换器接收到控制命令到命令执行完成的延迟时间；

通道校正过程中，计数器的设置原则：计数器工作频率为2f_{clk_io}/p，控制信号chan_shift在计数值为0时为高电平，对应进行数据判断的最大通道校正计数值k_channel要求满足

式中，t_{shifter_ctr}为从基于RAM的移位寄存器接收到控制命令到命令执行完成的延迟时间，t_shifter为基于RAM的移位寄存器引起的延迟时间。

6.根据权利要求3所述的仿真方法，其特征在于，数据校正完成的检验标准分别为：

位校正完成的检验标准：使用位校正模拟激励，不同数据通道上输出图像数据值的取反值对应的计数值不同，能检测出持续稳定长度不低于156ps的数据稳定阶段的起始位置和末尾位置；

字校正完成的检验标准：使用字校正模拟激励，对应不同通道的p种不同的组合的训练字顺序，在字校正完成后获得的并行数据均与训练字相等；

通道校正完成的检验标准：使用通道校正模拟激励，通道校正计数器工作频率为2f_{clk_io}/p，控制信号train在计数值为0时为高电平，在计数值不为0的时候为低电平；控制信号vtz在计数值为0时为低电平，在计数值不为0的时候为高电平；不同通道有p个bit的串行数据与训练字相同，其余为0，且不同通道与训练字相同的p个bit的串行数据对应不同延时，转换得到的并行数据都在相同的计数器位置出现相同训练字。

7.根据权利要求3所述的仿真方法，其特征在于，所述可编程延迟元件的inc管脚恒使能的高电平；

专用串并转换器输出的并行数据、可编程延迟元件reset和ce管脚以及专用串并转换器的bitslip管脚通过异步FIFO跨越时钟域；

在伴随时钟域下，数据异步FIFO的写时钟频率f_{clk_div_io}与控制异步FIFO的读时钟频率相同，均为伴随时钟频率f_{clk_io}的4/p倍；数据异步FIFO的写使能为常使能的高电平，读使能为异步FIFO的empty管脚取反；

在全局时钟域下，数据异步FIFO的读时钟频率f_{clk_div_bufg}与控制异步FIFO的写时钟频率相同，均为伴随时钟频率f_{clk_io}的4/p倍，控制异步FIFO的写使能在数据训练阶段有效，读使能为异步FIFO的empty管脚取反；送入数据位宽加倍变换模块和基于RAM的移位寄存器的控制信号的脉冲宽度为送入异步FIFO的控制信号的脉冲宽度为所述P大于等于10。