CN107659807B - 基于交替变换脉冲的cmos图像数据的训练方法 - Google Patents

基于交替变换脉冲的cmos图像数据的训练方法 Download PDF

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Abstract

基于交替变换脉冲的CMOS图像数据的训练方法，涉及一种CMOS图像数据的训练方法，解决现有CMOS图像数据在传输过程中进行串并转换时获得错误的训练字的问题，训练系统包括CMOS图像传感器和数据处理器两部分组成。数据处理器内部包含iodelay1、iserdes1、数据异步FIFO、控制异步FIFO、gearbox、ram based shifer和控制器组成。控制器作为CMOS数据训练系统的核心，控制各部分协调工作。CMOS图像传感器在控制器的控制下，输出串行图数据经iodelay1、iserdes1、数据异步FIFO、gearbox、ram based shifer最终转换为位宽p的并行图像数据。本发明提出基于交替变化脉冲的训练方法，保证正确训练字对应的字校正组合的正确性，从而保证通道训练的正确性。

Description

基于交替变换脉冲的CMOS图像数据的训练方法
技术领域
本发明涉及一种CMOS图像数据的训练方法，具体涉及一种基于交替变换脉冲的高分辨率高帧频CMOS图像数据的训练方法。
背景技术
现今高分辨率(不低于10k×10k)高帧频(不低于20fps)的CMOS图像传感器，通常采用多路(不低于80通道)高速串行通道进行图像数据的传输，各数据传输通道之间在每次上电无确定的相位关系，给数据的串并转换带来很大的困难。直接采用如virtex 6等内部集成的iserdes1模块，也不能满足高位宽应用要求，需要进行进一步的串并转换；可能在字校正过程中出现错误的数据位置组合得到正确的训练字，而在通道训练过程中无法得到正确的训练字。例如正确的训练字为AB，经过iserdes1后得到的并行数据A和B，在进一步的串并转换后在字校正过程中可能出现的数据组合方式是ABABABABABAB….，也可能是BABABABABABA，在此两种组合过程中都包含有正确的训练字AB；而在通道训练过程中对应单个训练脉冲，前一种组合方式得到的并行数据为…00,00,AB,00,00…，也包含有正确的训练字AB；而后一种组合方式得到的并行数据为…0,00,0B,A0,00,0…，未包含有正确的训练字AB，通道训练总会失败。
发明内容
本发明为解决现有CMOS图像数据在传输过程中进行串并转换时获得错误的训练字的问题，提供一种基于交替变换脉冲的高分辨率高帧频CMOS图像数据的训练方法。
基于交替变换脉冲的CMOS图像数据的训练方法，该训练方法通过位校正、字校正以及通道校正后输出并行图像数据；
位校正过程为：
输入的串行图像数据首先经iodelay1进行相位可控的延迟；位校正由控制器产生的控制信号iodelay_reset_pulse和iodelay_ce_pulse进行控制，经控制异步FIFO转换为伴随时钟域信号iodelay_reset_pulse_io和iodelay_ce_pulse_io分别送入iodelay1的reset和ce脚进行控制；控制器产生的控制信号train为高电平，控制器产生的控制信号vtz为低电平；
字校正过程为：
经过iserdes1进行1：p/2的串并转换的p/2位的并行数据，再经过异步数据异步FIFO将伴随时钟域的数据转换到全局时钟域，再经gearbox的1:2转换最终实现1：p的串并转换；
字校正由控制器产生的控制信号bitslip和bitslip的脉冲信号bitslip_pulse进行控制；bitslip信号直接送入gearbox；控制信号bitslip_pulse经控制异步FIFO转换为伴随时钟域信号bitslip_pulse_io，最终送入iserdes1的bitslip管脚；
控制器产生的控制信号train为高低交替变化的脉冲信号，控制器产生的控制信号vtz为与控制信号train相位相反的高低交替变化的脉冲信号；
所述控制器产生参考基准信号wordstate_train，占空比为50％，脉冲宽度为控制信号Train的相位与参考基准信号wordstate_train的相位相同，控制信号vtz的相位与参考基准信号wordstate_train的相位相反。
通道校正过程为：全局时钟域的p位并行数据经ram based shifer进行并行数据的可控数据位延迟；通道校正由控制器产生的控制信号chan_shift进行控制；控制器产生的控制信号train和控制信号vtz为周期信号，在每个周期内控制信号train的正脉冲宽度为控制信号train的相位与参考基准信号wordstate_train的相位相同；控制信号vtz在每个周期内的负脉冲宽度为控制信号vtz的相位与参考基准信号wordstate_train的相位相同，fclk_io为串行图像数据的DDR伴随时钟频率。
本发明的有益效果：
1、本发明所述的训练方法采用划分时钟域控制，降低区域时钟的负载，可使系统工作在更高的频率；
2、本发明所述的训练方法中iodelay1的inc管脚恒使能的高电平，减少跨时钟域的控制信号个数，节约资源；
3、本发明所述的训练方法中控制异步FIFO仅在数据训练阶段读写操作有效，节约能耗；
4、本发明所述的训练方法在字校正阶段基于交替变换的训练脉冲，仅在正确的字数据组合顺序下方可获得正确的训练字，避免了错误的字组合而导致通道训练失败。
附图说明
图1为本发明所述的基于交替变换脉冲的CMOS图像数据的训练系统框图；
图2为本发明所述的基于交替变换脉冲的CMOS图像数据的训练方法流程图；
图3为本发明所述的基于交替变换脉冲的CMOS图像数据的训练方法中字校正的流程图。
具体实施方式
具体实施方式一、结合图1至图3说明本实施方式，基于交替变换脉冲的CMOS图像数据的训练方法，其中训练系统包括CMOS图像传感器和数据处理器两部分组成。数据处理器内部包含可编程延迟元件(iodelay1)、专用串并转换器(iserdes1)、数据异步FIFO、控制异步FIFO、数据位宽加倍变换模块(gearbox)、基于RAM的移位寄存器(ram based shifer)和控制器组成。控制器作为CMOS数据训练系统的核心，控制各部分协调工作。CMOS图像传感器在控制器的控制下，输出串行图数据经iodelay1、iserdes1、数据异步FIFO、gearbox、rambased shifer最终转换为位宽p的并行图像数据。
位校正过程：输入的串行图像数据首先经iodelay1进行相位可控的延迟；位校正由控制器产生的控制信号iodelay_reset_pulse和iodelay_ce_pulse进行控制，经控制异步FIFO转换为伴随时钟域信号iodelay_reset_pulse_io和iodelay_ce_pulse_io分别送入iodelay1的reset和ce脚进行控制；控制器产生的控制信号train为高电平，控制器产生的控制信号vtz为低电平。
字校正过程：经过iserdes1进行1：p/2的串并转换的p/2位的并行数据，再经过异步数据异步FIFO将伴随时钟域的数据转换到全局时钟域，再经gearbox的1:2转换最终实现1：p的串并转换；字校正由控制器产生的控制信号bitslip和bitslip_pulse进行控制；bitslip信号直接送入gearbox；bitslip_pulse经控制异步FIFO转换为伴随时钟域信号bitslip_pulse_io，最终送入iserdes1的bitslip管脚。
控制器产生的控制信号train为高低交替变化的脉冲信号，占空比为50％，脉冲宽度为控制器产生的控制信号vtz为高低变化的脉冲信号，占空比为50％，脉冲宽度为但相位和train相反。
设定控制器产生参考基准信号wordstate_train，占空比为50％，脉冲宽度为控制信号Train的相位与参考基准信号wordstate_train的相位相同，控制信号vtz的相位与参考基准信号wordstate_train的相位相反。
通道校正过程：全局时钟域的p位并行数据经ram based shifer进行并行数据的可控数据位延迟；通道校正由控制器产生的控制信号chan_shift进行控制。控制器产生的控制信号train和vtz为周期信号，在每个周期内train的正脉冲宽度为控制信号train相位与wordstate_train相同；控制信号vtz在每个周期内的负脉冲宽度为控制信号vtz相位与wordstate_train相同。fclk_io为串行图像数据的DDR伴随时钟频率。
本实施方式所述的字校正过程的步骤具体为：
(a)iserdes输出的p/2位的并行数据data_in首先进行数据整合操作，获得并行数据data_t1：p次bitslip_pulse为一个循环周期；在前p/2次数据不变，在后p/2次p/2位的并行数据data_in的前p/4和后p/4位交换；
(b)位宽为p/2位并行数据data_t1经过1:4的串并转换器转换为位宽为2p的并行数据data_out_bbuf；
(c)在p次控制信号bitslip_pulse为一个循环周期的基础上，字校正最多持续ip次bitslip_pulse，4≤i≤24)。将位宽为2p的并行数据data_out_bbuf切分为四组位宽为p/2位的并行数据，data_out_bbuf_a4为data_out_bbuf的2p～(3p/2+1)位，data_out_bbuf_a3为data_out_bbuf的3p/2～(p+1)位，data_out_bbuf_a2为data_out_bbuf的p～(p/2+1)位，data_out_bbuf_a1为data_out_bbuf的p/2～1位。最终输出的并行数据data_out分别由data_out_bbuf_a4、data_out_bbuf_a3、data_out_bbuf_a2和data_out_bbuf_a1中每次选取两组组合为位宽为p位的并行数据输出。
如在第一个p次bitslip_pulse时间，输出的并行数据data_out在前半段时间由data_out_bbuf_a4和data_out_bbuf_a3组合赋值，在后半段时间由data_out_bbuf_a2和data_out_bbuf_a1组合赋值；在第二个p次bitslip_pulse时间，输出的并行数据data_out在前半段时间由data_out_bbuf_a4和data_out_bbuf_a3组合赋值，在后半段时间由data_out_bbuf_a1和data_out_bbuf_a2组合赋值；在第三个p次bitslip_pulse时间，输出的并行数据data_out在前半段时间由data_out_bbuf_a4和data_out_bbuf_a2组合赋值，在后半段时间由data_out_bbuf_a1和data_out_bbuf_a3组合赋值；在第四个p次bitslip_pulse时间，输出的并行数据data_out在前半段时间由data_out_bbuf_a4和data_out_bbuf_a2组合赋值，在后半段时间由data_out_bbuf_a3和data_out_bbuf_a1组合赋值；在第五个p次bitslip_pulse时间，输出的并行数据data_out在前半段时间由data_out_bbuf_a4和data_out_bbuf_a1组合赋值，在后半段时间由data_out_bbuf_a3和data_out_bbuf_a2组合赋值；在第六个p次bitslip_pulse时间，输出的并行数据data_out在前半段时间由data_out_bbuf_a4和data_out_bbuf_a1组合赋值，在后半段时间由data_out_bbuf_a2和data_out_bbuf_a3组合赋值；最后1个p次bitslip_pulse时间，输出的并行数据data_out在前半段时间由data_out_bbuf_a1和data_out_bbuf_a4组合赋值，在后半段时间由data_out_bbuf_a3和data_out_bbuf_a2组合赋值。
本实施方式所述的字校正的判断位置：在参考基准信号wordstate_train为高电平或低电平时，接收到训练字，则停止控制bitslip操作；在相邻的高电平和低电平都未接收到训练字，则继续控制bitslip操作。
本实施方式所述的数据处理器采用virtex 6器件及其内部资源；CMOS图像传感器采用长光辰芯公司的定制产品。

Claims (4)

1.基于交替变换脉冲的CMOS图像数据的训练方法，该训练方法通过位校正、字校正以及通道校正后输出并行图像数据；
位校正过程为：
输入的串行图像数据首先经iodelay1进行相位可控的延迟；位校正由控制器产生的控制信号iodelay_reset_pulse和iodelay_ce_pulse进行控制，经控制异步FIFO转换为伴随时钟域信号iodelay_reset_pulse_io和iodelay_ce_pulse_io分别送入iodelay1的reset和ce脚进行控制；控制器产生的控制信号train为高电平，控制器产生的控制信号vtz为低电平；
字校正过程为：
经过iserdes1进行1：p/2的串并转换的p/2位的并行数据，再经过异步数据异步FIFO将伴随时钟域的数据转换到全局时钟域，再经gearbox的1:2转换最终实现1：p的串并转换；
字校正由控制器产生的控制信号bitslip和bitslip的脉冲信号bitslip_pulse进行控制；控制信号bitslip直接送入gearbox；脉冲信号bitslip_pulse经控制异步FIFO转换为伴随时钟域信号bitslip_pulse_io，最终送入iserdes1的bitslip管脚；
控制器产生的控制信号train为高低交替变化的脉冲信号，控制器产生的控制信号vtz为与控制信号train相位相反的高低交替变化的脉冲信号；
所述控制器产生参考基准信号wordstate_train，占空比为50％，脉冲宽度为控制信号Train的相位与参考基准信号wordstate_train的相位相同，控制信号vtz的相位与参考基准信号wordstate_train的相位相反；
通道校正过程为：全局时钟域的p位并行数据经ram based shifer进行并行数据的可控数据位延迟；通道校正由控制器产生的控制信号chan_shift进行控制；控制器产生的控制信号train和控制信号vtz为周期信号，在每个周期内控制信号train的正脉冲宽度为控制信号train的相位与参考基准信号wordstate_train的相位相同；控制信号vtz在每个周期内的负脉冲宽度为控制信号vtz的相位与参考基准信号wordstate_train的相位相同，fclk_io为串行图像数据的DDR伴随时钟频率。
2.根据权利要求1所述的基于交替变换脉冲的CMOS图像数据的训练方法，其特征在于；
字校正过程中，控制器产生的控制信号train为高低交替变化的脉冲信号，占空比为50％，脉冲宽度为控制信号vtz为高低变化的脉冲信号，占空比为50％，脉冲宽度为
3.根据权利要求1所述的基于交替变换脉冲的CMOS图像数据的训练方法，其特征在于；所述字校正的具体步骤为：
步骤一、对iserdes1输出的p/2位的并行数据data_in进行数据整合操作，获得并行数据data_t1；
设定p次控制信号bitslip_pulse为一个循环周期；在前p/2次数据不变，在后p/2次p/2位的并行数据data_in的前p/4位和后p/4位交换；
步骤二、位宽为p/2位并行数据data_t1经过1:4的串并转换器转换为位宽为2p的并行数据data_out_bbuf；
步骤三、在p次bitslip_pulse为一个循环周期的基础上，字校正最多持续ip次bitslip_pulse，4≤i≤24；
将位宽为2p的并行数据data_out_bbuf划分为四组位宽为p/2位的并行数据，data_out_bbuf_a4为data_out_bbuf的2p～(3p/2+1)位；
data_out_bbuf_a3为data_out_bbuf的3p/2～(p+1)位；
data_out_bbuf_a2为data_out_bbuf的p～(p/2+1)位；
data_out_bbuf_a1为data_out_bbuf的p/2～1位；
最终输出的并行数据data_out分别由data_out_bbuf_a4、data_out_bbuf_a3、data_out_bbuf_a2和data_out_bbuf_a1中每次选取两组组合成位宽为p位的并行数据输出。
4.根据权利要求1所述的基于交替变换脉冲的CMOS图像数据的训练方法，其特征在于；
在第一个p次bitslip_pulse时间，输出的并行数据data_out在前半段时间由data_out_bbuf_a4和data_out_bbuf_a3组合赋值，在后半段时间由data_out_bbuf_a2和data_out_bbuf_a1组合赋值；
在第二个p次bitslip_pulse时间，输出的并行数据data_out在前半段时间由data_out_bbuf_a4和data_out_bbuf_a3组合赋值，在后半段时间由data_out_bbuf_a1和data_out_bbuf_a2组合赋值；
在第三个p次bitslip_pulse时间，输出的并行数据data_out在前半段时间由data_out_bbuf_a4和data_out_bbuf_a2组合赋值，在后半段时间由data_out_bbuf_a1和data_out_bbuf_a3组合赋值；
在第四个p次bitslip_pulse时间，输出的并行数据data_out在前半段时间由data_out_bbuf_a4和data_out_bbuf_a2组合赋值，在后半段时间由data_out_bbuf_a3和data_out_bbuf_a1组合赋值；
在第五个p次bitslip_pulse时间，输出的并行数据data_out在前半段时间由data_out_bbuf_a4和data_out_bbuf_a1组合赋值，在后半段时间由data_out_bbuf_a3和data_out_bbuf_a2组合赋值；
在第六个p次bitslip_pulse时间，输出的并行数据data_out在前半段时间由data_out_bbuf_a4和data_out_bbuf_a1组合赋值，在后半段时间由data_out_bbuf_a2和data_out_bbuf_a3组合赋值；
最后一个p次bitslip_pulse时间，输出的并行数据data_out在前半段时间由data_out_bbuf_a1和data_out_bbuf_a4组合赋值，在后半段时间由data_out_bbuf_a3和data_out_bbuf_a2组合赋值。
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* Cited by examiner, † Cited by third party
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CN111586325B (zh) * 2020-05-25 2021-08-31 中国科学院长春光学精密机械与物理研究所 基于交替变换脉冲的cmos图像数据的改进训练方法
CN111586324B (zh) * 2020-05-25 2021-08-31 中国科学院长春光学精密机械与物理研究所 一种适应行周期实时变化的串行cmos图像数据训练方法
CN112118441B (zh) * 2020-09-22 2021-06-15 中国科学院长春光学精密机械与物理研究所 一种位校正改进的串行cmos图像数据训练方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103336667B (zh) * 2013-07-05 2015-12-09 中国科学院光电技术研究所 一种通用多通道数据采集系统
US9426393B2 (en) * 2013-10-31 2016-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Noise simulation flow for low noise CMOS image sensor design
CN105847714B (zh) * 2016-05-24 2018-10-09 中国科学院长春光学精密机械与物理研究所 Cmos输入图像数据的延时校正系统

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