CN111586325B - 基于交替变换脉冲的cmos图像数据的改进训练方法 - Google Patents

Abstract

基于交替变换脉冲的CMOS图像数据的改进训练方法，涉及CMOS图像数据的训练方法，解决现有CMOS图像数据的训练方法存在随环境温度的变化出现串并转换过程中每次截取的串行数据相对位置不同，进而存在字校正阶段不成功或字校正阶段成功但通道校正不成功等问题，本发明提出基于交替变化脉冲的改进训练方法，保证正确训练字对应的字校正组合的正确性，从而保证通道训练的正确性。本发明中，在字校正阶段基于交替变换的训练脉冲，仅选择连续的地址组合下获得正确的训练字，通过在并行p/2位的并行数据前加入可选择的移位寄存器，实现可控的1/2像素时钟周期的延迟，可克服环境温度的变化可能出现串并转换过程中每次截取的串行数据相对位置不同而出现的训练错误。

Description

基于交替变换脉冲的CMOS图像数据的改进训练方法

技术领域

本发明涉及一种CMOS图像数据的训练方法，具体涉及一种基于交替变换脉冲的高分辨率高帧频CMOS图像数据的训练方法。

背景技术

现今高分辨率(不低于10k×10k)高帧频(不低于20fps)的CMOS图像传感器，通常采用多路(不低于80通道)高速串行通道进行图像数据的传输，各数据传输通道之间在每次上电无确定的相位关系，给数据的串并转换带来很大的困难。直接采用如virtex 6等内部集成的ISERDES1模块，也不能满足高位宽应用要求，需要进行进一步的串并转换；可能在字校正过程中出现错误的数据位置组合得到正确的训练字，而在通道训练过程中无法得到正确的训练字。例如正确的训练字为AB，经过ISERDES1后得到的并行数据A和B，在进一步的串并转换后在字校正过程中可能出现的数据组合方式是ABABABABABAB….，也可能是BABABABABABA，在此两种组合过程中都包含有正确的训练字AB；而在通道训练过程中对应单个训练脉冲，前一种组合方式得到的并行数据为…00,00,AB,00,00…，也包含有正确的训练字AB；而后一种组合方式得到的并行数据为…0,00,0B,A0,00,0…，未包含有正确的训练字AB，通道训练总会失败。已授权专利名称为一种基于交替变换脉冲的CMOS图像数据的训练方法，可以解决上述问题，但该技术不能解决随环境温度的变化可能出现串并转换过程中每次截取的串行数据相对位置不同，出现字校正阶段不成功，或字校正阶段成功但通道校正不成功等问题。

图1为传统训练算法，通过反复训练反复检测，直到通道训练成功。位校正成功后进入字校正，如图2，传统训练方法在字校正阶段考虑的组合状态通常仅考虑并行数据位宽数的并行数据组合状态，并未考虑随温度变化出现的截断位置发生变化的状态，与实际可能出现的组合状态相差很大，字校正后进入通道校正；若字校正或通道校正失败，重新进入位校正。若探测器自身的温度变化范围大，在多次的尝试中可能找到正确的组合状态而训练成功；若探测器的热控措施做得好，而恰好处于非预期的状态，则永远都训练不成功。

发明内容

本发明为解决现有CMOS图像数据的训练方法存在随环境温度的变化出现串并转换过程中每次截取的串行数据相对位置不同，进而存在字校正阶段不成功或字校正阶段成功但通道校正不成功等问题，提供一种基于交替变换脉冲的高分辨率高帧频CMOS图像数据的改进训练方法。

基于交替变换脉冲的高分辨率高帧频CMOS图像数据的改进训练方法，包括位校正、字校正和通道校正；所述字校正的具体步骤为：

步骤一、对iserdes1输出的p/2位的并行数据data_in首先经过可控的延迟器，当控制信号bitslip_swap为低电平时输出无延迟，当控制信号bitslip_swap为高电平时输出有延迟；输出并行数据data_t1相对输入并行数据data_in延迟1/2个像素时钟周期，即：宽度为

p为并行数据的位宽，f_{clk_io}为串行图像数据的DDR伴随时钟频率；

步骤二、位宽为p/2的并行数据data_t1经过1:4的串并转换器转换为位宽为2p的并行数据data_out_bbuf；

位宽为2p的并行数据data_out_bbuf经过复选器MUX实现p位并行数据data_out的选择输出，所述选择输出的过程由控制信号bitslip_turn控制；所述控制信号bitslip_turn的值从1～6循环，对应不同的取值，并行数据data_out选择并行数据data_out_bbuf的不同位组合输出；具体方式如下：

当控制信号bitslip_turn为1时，选择并行数据data_out_bbuf的p:1位输出；当控制信号bitslip_turn为2时，选择并行数据data_out_bbuf的3p/2:(p/2+1)位输出；当控制信号bitslip_turn为3时，选择并行数据data_out_bbuf的2p:(p+1)位输出；当控制信号bitslip_turn为4时，选择并行数据data_out_bbuf的1:p位输出；当控制信号bitslip_turn为5时，选择并行数据data_out_bbuf的(p/2+1):3p/2位输出；当控制信号bitslip_turn为6时，选择并行数据data_out_bbuf的(p+1):2p位输出；

步骤三、设定p个脉冲信号bitslip_pulse为一个循环周期，字校正持续ip次脉冲信号bitslip_pulse则训练成功，i的范围为：0≤i≤6；

所述脉冲信号bitslip_pulse每经过p/2次，则控制信号bitslip_turn加1，当递增到6后变为1；每次当脉冲信号bitslip_pulse出现，控制信号bitslip_turn的取值为6时，则控制信号bitslip_swap取反。

本发明的有益效果：

1、本发明所述的改进训练方法，划分时钟域控制，降低区域时钟的负载，可使系统工作在更高的频率。

2、本发明所述的改进训练方法中iodelay1的inc管脚恒使能的高电平，减少跨时钟域的控制信号个数，节约资源。

3、本发明所述的改进训练方法中控制异步FIFO仅在数据训练阶段读写操作有效，节约能耗。

4、本发明所述的改进训练方法在字校正阶段基于交替变换的训练脉冲，仅选择连续的地址组合下获得正确的训练字，避免了错误的字组合而导致通道训练失败。

5、本发明所述的改进训练方法通过在并行p/2位的并行数据前加入可选择的移位寄存器，实现可控的1/2像素时钟周期的延迟，可克服环境温度的变化可能出现串并转换过程中每次截取的串行数据相对位置不同而出现的训练错误。

附图说明

图1为现有训练方法进行训练的原理图；

图2为传统训练方法在字校正阶段的效果图；

图3为本发明所述的基于交替变换脉冲的高分辨率高帧频CMOS图像数据的改进训练系统的框图；

图4为本发明所述的基于交替变换脉冲的高分辨率高帧频CMOS图像数据的改进训练方法中数据校正流程图；

图5为本发明所述的基于交替变换脉冲的高分辨率高帧频CMOS图像数据的改进训练方法中字校正过程的原理图。

具体实施方式

具体实施方式一、结合图3至图5说明本实施方式，基于交替变换脉冲的高分辨率高帧频CMOS图像数据的改进训练方法，包括CMOS数据训练系统，所述CMOS数据训练系统主要包含CMOS图像传感器和数据处理器两部分组成。数据处理器内部包含可编程延迟元件(iodelay1)、专用串并转换器(iserdes1)、数据异步FIFO、控制异步FIFO、数据位宽加倍变换模块(gearbox)、基于RAM的移位寄存器(ram based shifer)和控制器组成。控制器作为CMOS数据训练系统的核心，控制各部分协调工作。CMOS图像传感器在控制器的控制下，输出串行图数据经iodelay1、iserdes1、数据异步FIFO、gearbox1:2、ram based shifer最终转换为位宽p的并行图像数据。

结合图2说明本实施方式，本实施方式的具体训练过程包括位校正、字校正和通道校正；所述位校正过程为：

输入的串行图像数据首先经iodelay1进行相位可控的延迟；位校正由控制器产生的控制信号iodelay_reset_pulse和iodelay_ce_pulse进行控制，经控制异步FIFO转换为伴随时钟域信号iodelay_reset_pulse_io和iodelay_ce_pulse_io分别送入iodelay1的reset和ce脚进行控制；控制器产生的控制信号train为高电平，控制器产生的控制信号vtz为低电平。

所述字校正过程为：经过iserdes1进行1：p/2的串并转换的p/2位的并行数据，再经过异步数据异步FIFO将伴随时钟域的数据转换到全局时钟域，再经gearbox1:2的1:2转换最终实现1：p的串并转换；字校正由控制器产生的控制信号bitslip和bitslip_pulse进行控制；bitslip信号直接送入gearbox1:2；bitslip_pulse经控制异步FIFO转换为伴随时钟域信号bitslip_pulse_io，最终送入iserdes1的bitslip管脚。控制器产生的控制信号train为高低交替变化的脉冲信号(占空比为50％，脉冲宽度为

)，控制器产生的控制信号vtz为高低交替变化的脉冲信号(占空比为50％，脉冲宽度为

)，但相位和train相反。

结合图3说明本实施方式，所述字校正过程的步骤为：

一、iserdes1输出的p/2位的并行数据data_in首先经过可控的1/2pixel_delay的延迟器，控制信号为bitslip_swap，当bitslip_swap为低电平时输出无延迟；当bitslip_swap为高电平时输出有延迟，输出并行数据data_t1相对输入并行数据data_in延迟1/2个像素时钟周期，也就是宽度为

二、位宽为p/2位并行数据data_t1经过1:4的串并转换器转换为位宽为2p的并行数据data_out_bbuf；位宽为2p的并行数据data_out_bbuf经过复选器MUX实现p位并行数据data_out的选择输出，其选择过程受控制信号bitslip_turn控制。bitslip_turn的值从1～6循环，对应不同的取值，data_out选择data_out_bbuf不同的位组合输出。

当bitslip_turn为1时，选择data_out_bbuf的p:1位输出；当bitslip_turn为2时，选择data_out_bbuf的3p/2:(p/2+1)位输出；当bitslip_turn为3时，选择data_out_bbuf的2p:(p+1)位输出；当bitslip_turn为4时，选择data_out_bbuf的1:p位输出；当bitslip_turn为5时，选择data_out_bbuf的(p/2+1):3p/2位输出；当bitslip_turn为6时，选择data_out_bbuf的(p+1):2p位输出。

三、在p次控制信号bitslip(bitslip_pulse)为一个循环周期的基础上，字校正持续ip次控制信号bitslip(bitslip_pulse)，0≤i≤6即可训练成功。控制信号bitslip(bitslip_pulse)每经过p/2次，则控制信号bitslip_turn加1，当递增到6后变为1；每次当控制信号bitslip(bitslip_pulse)出现，控制信号bitslip_turn的取值为6时，则控制信号bitslip_swap取反。

本实施方式中，字校正的判断位置为：在控制信号wordstate_train为高电平时接收到训练字，则停止控制信号bitslip操作；在相邻的高电平和低电平都未接收到训练字，则继续控制信号bitslip操作。

所述控制信号bitslip_pulse的脉冲宽度为

控制信号bitslip的脉冲宽度为

且二者的周期相同。

本实施方式中，通道校正过程为：全局时钟域的p位并行数据经ram based shifer进行并行数据的可控数据位延迟；通道校正由控制器产生的控制信号chan_shift进行控制。控制器产生的控制信号train和vtz为周期信号，在每个周期内train的正脉冲宽度为

vtz在每个周期内的负脉冲宽度为

f_{clk_io}为串行图像数据的DDR伴随时钟频率。

本实施方式在字校正过程中，控制器产生的控制信号vtz为高低变化的脉冲信号(占空比为50％，脉冲宽度为

)，但相位和train相反。即产生的控制信号wordstate_train信号，占空比为50％，脉冲宽度为

train与控制信号wordstate_train的相位相同，控制信号vtz与控制信号wordstate_train的相位相反。

本实施方式的通道校正过程中，控制器产生的控制信号train和控制信号vtz为周期信号；在每个周期内控制信号train的正脉冲宽度为

相位与wordstate_train相同；控制信号vtz在每个周期内的负脉冲宽度为

相位与控制信号wordstate_train相同。

本实施方式中，数据处理器采用virtex 6器件及其内部资源；CMOS图像传感器采用长光辰芯公司的定制产品。

Claims (5)

1.基于交替变换脉冲的高分辨率高帧频CMOS图像数据的改进训练方法，包括位校正、字校正和通道校正；其特征是：所述字校正的具体步骤为：

步骤一、对专用串并转换器iserdes1输出的p/2位的并行数据data_in首先经过可控的延迟器，当控制信号bitslip_swap为低电平时输出无延迟，当控制信号bitslip_swap为高电平时输出有延迟；输出并行数据data_t1相对并行数据data_in延迟1/2个像素时钟周期，即：宽度为

p为并行数据的位宽，f_{clk_i}o为串行图像数据的DDR伴随时钟频率；

步骤二、位宽为p/2的并行数据data_t1经过1:4的串并转换器转换为位宽为2p的并行数据data_out_bbuf；

位宽为2p的并行数据data_out_bbuf经过复选器MUX实现p位并行数据data_out的选择输出，所述选择输出的过程由控制信号bitslip_turn控制；所述控制信号bitslip_turn的值从1～6循环，对应不同的取值，并行数据data_out选择并行数据data_out_bbuf的不同位组合输出；具体方式如下：

当控制信号bitslip_turn为1时，选择并行数据data_out_bbuf的p:1位输出；当控制信号bitslip_turn为2时，选择并行数据data_out_bbuf的3p/2:(p/2+1)位输出；当控制信号bitslip_turn为3时，选择并行数据data_out_bbuf的2p:(p+1)位输出；当控制信号bitslip_turn为4时，选择并行数据data_out_bbuf的1:p位输出；当控制信号bitslip_turn为5时，选择并行数据data_out_bbuf的(p/2+1):3p/2位输出；当控制信号bitslip_turn为6时，选择并行数据data_out_bbuf的(p+1):2p位输出；

步骤三、设定p个脉冲信号bitslip_pulse为一个循环周期，字校正持续ip次脉冲信号bitslip_pulse则训练成功，i的范围为：0≤i≤6；

所述脉冲信号bitslip_pulse每经过p/2次，则控制信号bitslip_turn加1，当递增到6后变为1；每次当脉冲信号bitslip_pulse出现，控制信号bitslip_turn的取值为6时，则控制信号bitslip_swap取反。

2.根据权利要求1所述的基于交替变换脉冲的高分辨率高帧频CMOS图像数据的改进训练方法，其特征在于：脉冲信号bitslip_pulse的脉冲宽度为

控制信号bitslip的脉冲宽度为

且二者的周期相同。

3.根据权利要求1所述的基于交替变换脉冲的高分辨率高帧频CMOS图像数据的改进训练方法，其特征在于：所述位校正的过程为：

输入的串行图像数据首先经可编程延迟元件iodelay1进行相位可控的延迟；位校正由控制器产生的控制信号iodelay_reset_pulse和iodelay_ce_pulse进行控制，经控制异步FIFO转换为伴随时钟域信号iodelay_reset_pulse_io和iodelay_ce_pulse_io分别送入可编程延迟元件iodelay1的reset和ce脚进行控制；控制器产生的控制信号train为高电平，控制器产生的控制信号vtz为低电平。

4.根据权利要求1所述的基于交替变换脉冲的高分辨率高帧频CMOS图像数据的改进训练方法，其特征在于：所述通道校正过程为：

全局时钟域的p位并行数据经基于RAM的移位寄存器ram based shifer进行并行数据的可控数据位延迟；通道校正由控制器产生的控制信号chan_shift进行控制；控制器产生的控制信号train和控制信号vtz为周期信号，在每个周期内控制信号train的正脉冲宽度为

控制信号vtz在每个周期内的负脉冲宽度为

f_{clk_io}为串行图像数据的DDR伴随时钟频率。

5.根据权利要求1所述的基于交替变换脉冲的高分辨率高帧频CMOS图像数据的改进训练方法，其特征在于：还包括CMOS数据训练系统，包括CMOS图像传感器和数据处理器；所述数据处理器内部包括可编程延迟元件iodelay1、专用串并转换器iserdes1、数据异步FIFO、控制异步FIFO、数据位宽加倍变换模块gearbox、基于RAM的移位寄存器ram based shifer和控制器；所述控制器作为CMOS数据训练系统的核心，控制各部分协调工作；CMOS图像传感器在控制器的控制下，输出串行图数据经可编程延迟元件iodelay1、专用串并转换器iserdes1、数据异步FIFO、数据位宽加倍变换模块gearbox、基于RAM的移位寄存器rambased shifer最终转换为位宽p的并行图像数据。

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