CN108012092A - 一种数据自动同步电路、数据同步设备及数据同步方法 - Google Patents

Abstract

本发明公开了一种数据自动同步电路、数据同步设备及数据同步方法，该数据自动同步电路包括：输入输出延迟模块，用于接收图像传感器发送的当前帧图像数据；同步码信息检测模块，与所述输入输出延迟模块连接，所述同步码信息检测模块用于检测所述当前帧图像数据中包括的同步码信息，所述同步码信息包括行头信息和行尾信息；延时调节模块，与所述同步码信息检测模块连接，所述延时调节模块用于根据所述同步码信息，进行数据自动同步。本发明实施例的方案中，解决了现有技术中存在的在基于FPGA进行数据采集时，除图像传感器外，需要增加其他器件向FPGA发送特定的训练序列才能实现数据自动同步的技术问题，实现了根据图像数据本身完成数据自动同步的技术效果。

Description

一种数据自动同步电路、数据同步设备及数据同步方法

技术领域

本发明涉及信息处理领域，尤其涉及一种数据自动同步电路、数据同步设备及数据同步方法。

背景技术

对于基于FPGA(Field Programmable Gate Array；现场可编程逻辑门阵列)的传感器数据采集而言，数据同步是其需要解决的核心问题，但一直以来，对传感器和FPGA之间传输的LVDS(Low-Voltage Differential Signaling；低电压差分信号)的数据同步都是一个难点，现有的xilinx的LVDS接口的同步方案中，需要使用两个输入串并转换逻辑模块iserdes，并且，需要数据发送端发送特定的训练序列进行数据同步，其数据同步过程主要分为以下两步。

在进行位同步时，数据发送端发送特定的训练序列，数据接收端调节输入输出延迟模块IODELAY的TAP数，其中，TAP是调节IODELAY的数据延时的最小刻度，TAP数反应了数据延迟的大小，数据接收端将IODELAY的数据延时从0到最大的TAP数进行调节，直到训练序列同步正确，然后，记录训练序列同步正确时的TAP数，则位同步完成。

在进行字同步时，数据发送端也需要发送特定的训练序列，当数据接收端未检测到需要的多位特定字同步并行数据时，则使并行数据向下移动一个数据，继续进行检测，直到检测到需要的特定字同步并行数据，则字同步结束。

由上述分析可知，现有技术中，在基于FPGA进行数据采集时，数据发送端需要向FPGA芯片发送特定的训练序列，但是图像传感器本身无法发送特定的训练序列，因此，在基于FPGA进行数据采集时，除图像传感器外，还需要增加其他器件，用于在数据采集之前向FPGA发送特定的训练序列，其他器件可以为任意微处理器。

可见，现有技术中存在的技术问题是：在基于FPGA进行数据采集时，除图像传感器外，需要增加其他器件向FPGA发送特定的训练序列才能实现数据同步。

发明内容

本发明的目的是提供一种数据自动同步电路、数据同步设备及数据同步方法，用于解决现有技术中存在的，在基于FPGA进行数据采集时，除图像传感器外，需要增加其他器件向FPGA发送特定的训练序列才能实现数据同步的技术问题。

为了实现上述发明目的，本发明实施例第一方面提供一种数据自动同步电路，包括：

输入输出延迟模块，用于接收图像传感器发送的当前帧图像数据；

同步码信息检测模块，与所述输入输出延迟模块连接，所述同步码信息检测模块用于检测所述当前帧图像数据中包括的同步码信息，所述同步码信息包括行头信息和行尾信息；

延时调节模块，与所述同步码信息检测模块连接，所述延时调节模块用于根据所述同步码信息，进行数据同步。

可选的，所述延时调节模块用于：

确定所述当前帧图像数据中包括的行头信息和行尾信息的个数；在所述行头信息和行尾信息的个数与预设个数相同时，确定数据同步成功。

可选的，所述延时调节模块用于：

基于所述输入输出延迟模块在接收所述当前帧图像数据时的当前延时，确定所述输入输出延迟模块接收后续图像数据时的同步延时；并将所述输入输出延迟模块的延时锁定为所述同步延时。

可选的，所述延时调节模块用于：

确定所述同步延时为所述当前延时；或

将所述当前延时增大第一预设值，获得所述同步延时；或

将所述当前延时确定为数据同步成功的最小延时，依次增大所述输入输出延迟模块的延时，直到确定数据同步成功的最大延时，并将所述最小延时和所述最大延时的均值确定为所述同步延时。

可选的，所述电路还包括：

输入双倍速率模块，连接在所述输入输出延迟模块和所述同步码信息检测模块之间，所述输入双倍速率模块用于将所述当前帧图像数据的双沿数据转换为上升沿数据，并输出转换后的数据；

并行数据生成模块，与所述输入输出延迟模块和所述输入双倍速率模块连接，所述并行数据生成模块用于在所述行头信息和行尾信息的个数与所述预设个数相同时，确定所述行头信息和所述行尾信息在所述当前帧图像数据中的位置；并根据所述行头信息、所述行尾信息的位置和所述转换后的数据，依次输出N位并行数据，其中，N为固定值。

可选的，所述延时调节模块用于：

在所述行头信息和行尾信息的个数与所述预设个数不同时，确定数据同步失败，并将所述输入输出延迟模块的延时增大第二预设值。

本发明实施例第二方面提供一种数据同步设备，包括一个或多个图像传感器和如第一方面所述的数据自动同步电路。

本发明实施例第三方面提供一种数据同步方法，包括：

接收图像传感器发送的当前帧图像数据；

检测所述当前帧图像数据中包括的同步码信息，所述同步码信息包括行头信息和行尾信息；

基于所述同步码信息，进行数据同步。

可选的，基于所述同步码信息，进行数据同步，包括：

确定所述当前帧图像数据中包括的行头信息和行尾信息的个数；

若所述行头信息和行尾信息的个数与预设个数相同，则确定数据同步成功。

可选的，在确定数据同步成功之后，所述方法还包括：

基于数据同步设备的输入输出延迟模块在接收所述当前帧图像数据时的当前延时，确定所述输入输出延迟模块接收后续图像数据时的同步延时；

将所述输入输出延迟模块的延时锁定为所述同步延时。

可选的，基于数据同步设备的输入输出延迟模块在接收所述当前帧图像数据时的当前延时，确定同步延时，包括：

确定所述同步延时为所述当前延时；或

将所述当前延时增大第一预设值，获得所述同步延时；或

将所述当前延时确定为数据同步成功的最小延时，依次增大所述输入输出延迟模块的延时，直到确定数据同步成功的最大延时，并将所述最小延时和所述最大延时的均值确定为所述同步延时。

可选的，所述方法还包括：

将所述当前帧图像数据的双沿数据转换为上升沿数据，并输出转换后的数据；

若所述行头信息和行尾信息的个数与所述预设个数相同，确定所述行头信息和所述行尾信息在所述当前帧图像数据中的位置；

根据所述行头信息、所述行尾信息的位置和所述转换后的数据，依次输出N位并行数据，其中，N为固定值。

可选的，若所述行头信息和行尾信息的个数与所述预设个数不同，则确定数据同步失败，并将所述输入输出延迟模块的延时增大第二预设值。本发明实施例中的一个或者多个技术方案，至少具有如下技术效果或者优点：

1、本发明实施例的方案中，在接收图像传感器发送的当前帧图像数据后，通过同步码信息检测模块检测当前帧图像数据中包括的同步码信息，所述同步码信息中包括行头信息和行尾信息，然后，延时调节模块根据所述同步码信息，进行数据同步。可见，本发明实施例的方案中，通过图像数据本身的同步码信息进行数据同步，不需要增加其他器件向FPGA发送特定的训练序列来实现数据同步，从而解决了现有技术中存在的，在基于FPGA进行数据采集时，除图像传感器外，需要增加其他器件向FPGA发送特定的训练序列才能实现数据同步的技术问题，实现了根据图像数据本身完成数据同步的技术效果。

2、本发明实施例的方案中，延时调节模块通过确定所述当前帧图像数据包括的行头信息和行尾信息的个数；在所述行头信息和行尾信息的个数与预设个数相同时，确定数据同步成功。具体的，在所述行头信息和行尾信息的个数与预设个数相同时，说明数据采集正确，这样就实现了数据的位同步；进一步，在检测到行头信息和行尾信息后，可以根据行头信息和行尾信息的位置，实现数据的字同步，因此，本发明实施例中，避免了数据发送端分别向FPGA发送特定的训练序列，以分别实现位同步和字同步，实现了根据同步码信息同时实位同步和字同步的技术效果，数据同步方法更加简单。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图：

图1为本发明实施例提供的数据自动同步电路的结构示意图；

图2为本发明实施例提供的数据同步设备的结构示意图；

图3为本发明实施例提供的数据同步过程的示意图；

图4为本发明实施例提供的数据同步过程的另一示意图；

图5为本发明实施例提供的数据同步方法的流程示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明实施例中，所述数据自动同步电路通过FPGA实现，然后基于FPGA对一个或多个图像传感器的数据进行处理和传输，图像传感器和FPGA之间可以通过LVDS进行数据传输。其中，图像传感器可以为cmos(complementary metal oxide semiconductor；互补金属氧化物半导体)图像传感器，也可以为ccd(charge-coupled device；电荷耦合元件)图像传感器等。

接下来，请参考图1，图1为本发明实施例提供的数据自动同步电路的结构示意图，数据自动同步电路包括输入输出延迟模块10(IODELAY)、同步码信息检测模块11(英文全称：find index module)和延时调节模块12(英文全称：iodelay tap suit module)。

IODELAY用于接收图像传感器发送的当前帧图像数据，IODELAY和图像传感器之间可以通过LVDS通道传输图像数据，并对图像数据进行不同的延时来找到正确的对齐点，实现数据的位同步。本发明实施例中，在调节IODELAY的数据延时时，可以从0到最大的TAP数进行调节，TAP是调节IODELAY的数据延时的最小刻度，TAP数的大小反应了数据延迟的大小，即TAP数越大，数据延时越大。

同步码信息检测模块11，与IODELAY连接，所述同步码信息检测模块11用于检测所述当前帧图像数据包括的同步码信息，所述同步码信息包括行头信息和行尾信息。

图像传感器发送的图像数据中都包括同步码信息，同步码信息包括行头信息和行尾信息，IODELAY接收到的图像数据为串行数据，同步码信息用于指示该串行数据中的图像数据的行结构，行头信息表示一行数据的开始，行尾信息表示一行数据的结尾。在图像数据的帧结构确定时，一帧完整的图像数据所包括的行头信息和行尾信息是确定的，因此，可以通过同步码信息检测模块11对行头信息和行尾信息进行检测。

具体来讲，请参考图2，图2为本发明实施例提供的数据同步设备的结构示意图。其中，数据自动同步电路还包括输入双倍速率模块13(英文全称：input double data rateunit；简称：IDDR)，输入双倍速率模块13连接在输入输出延迟模块10和同步码信息检测模块11之间，输入双倍速率模块13用于将所述当前帧图像数据的双沿数据转换为上升沿数据，并输出转换后的数据，则在每个时钟周期内，输入双倍速率模块13向同步码信息检测模块11输出2位数据，这样输入双倍速率模块13输出的数据中最多有一位数据错位，由于IODELAY的最大TAP数可以覆盖半个时钟周期，因此，通过调节IODELAY的TAP数，数据自动同步电路就可以找到正确的数据采样点。

在进行同步码信息检测时，可以设置同步码数据宽度的滑窗来进行同步码信息检测，一个同步码的宽度为4个数据宽度，数据宽度可以根据图像数据中一个像素所占的二进制位数进行设置，一个像素所占的二进制位数可以为8bit、12bit或者16bit等。举例来讲：同步码信息检测模块11中设置4个数据宽度的滑窗，数据宽度可以为8bit，则4个数据宽度的滑窗包括32bit，而每个时钟周期，输入双倍速率模块13向同步码信息检测模块11输出2位数据，则滑窗中的数据向前滑动一次，滑动的长度为2位。

由于在图像数据的帧结构确定时，一帧完整的图像数据所包括的行头信息和行尾信息是确定的，因此，可以通过同步码信息检测模块11对滑窗中的数据进行检测，来确定当前帧图像数据中有效的行头信息和有效的行尾信息。举例来讲：图像数据的行头信息为“0010”，则在同步码信息检测模块11检测到“0010”时，就确定检测到一个有效的行头信息。

进一步，如果同步码信息检测模块11检测到有效的行头信息和有效的行尾信息，就向延时调节模块12输出相应的指示信息，延时调节模块12根据所述同步码信息，进行数据同步。

具体来讲，由于在图像数据的帧结构确定时，一帧完整的图像数据所包括的行头信息和行尾信息的个数是确定的，例如：一帧完整的图像数据包括1920行，则该帧图像数据的行头信息和行尾信息的个数分别为1920，因此，可以预先设置行头信息和行尾信息的预设个数，在进行数据同步时，通过同步码信息检测模块11检测并输出有效的行头信息和有效的行尾信息，然后，延时调节模块12统计当前帧图像数据包括的有效的行头信息和有效的行尾信息的个数，如果所述行头信息和行尾信息的个数与预设个数相同，也就是说，在当前帧图像数据中找到预设个数的行头信息和行尾信息时，则说明数据采集正确，数据同步成功；而如果行头信息和行尾信息的个数与预设个数不相同，则说明数据同步失败，需要继续当前帧图像数据之后的下一帧图像数据进行数据同步。

举例来讲，假设预设个数为1920，如果延时调节模块12统计的当前帧图像数据包括的行头信息和行尾信息的个数分别为1920，则说明该帧图像数据同步成功，如果延时调节模块12统计的当前帧图像数据包括的行头信息和行尾信息的个数不是1920，则说明该帧图像数据同步失败，需要继续进行数据同步。

本发明的另一实施例中，在数据同步成功后，延时调节模块12基于输入输出延迟模块10在接收所述当前帧图像数据时的当前延时，确定同步延时，本发明实施例中，可以通过以下几种方式确定同步延时，在具体实施过程中，不限于以下几种方式。

第一种方式：延时调节模块12确定所述同步延时为所述当前延时，即IODELAY在接收后续图像数据时的延时，与IODELAY在接收当前帧图像数据时的延时相同。

第二种方式：延时调节模块12将所述当前延时增大第一预设值，获得所述同步延时。

本发明实施例中，在数据采集时，为了使数据采集更加稳定，避免在数据进入亚稳态时进行数据采集，可以在IODELAY的当前延时的基础上增加第一预设值，使得数据自动同步电路避免亚稳态的出现，再进行数据采集。

其中，第一预设值为预先设置的TAP个数，第一预设值是根据避免亚稳态出现的经验值进行确定，例如：通常情况下，数据只需要2个TAP就可以避免亚稳态的出现，则第一预设值可以设置为2个TAP，则在当前帧图像数据同步成功后，在IODELAY的当前延时的基础上增加2个TAP，作为IODELAY接收后续图像数据时的同步延时。在具体实施过程中，第一预设值也可以为4个TAP或者6个TAP等，本发明对此不做限制。

在第二种方式中，在确定同步延时后，通过在当前延时的基础上增大第一预设值，可以使得数据采集更加准确，并且消耗电路资源极少。

第三种方式：由于数据具有建立时间和保持时间，因此，延时调节模块12可以将IODELAY的当前延时确定为数据同步成功的最小延时，并依次增大IODELAY的延时，直到确定数据同步成功的最大延时，并将所述最小延时和所述最大延时的均值确定为所述同步延时。

具体的，在当前帧图像数据同步成功后，将IODELAY的当前延时确定为最小延时，然后将IODELAY的TAP数加1，再对图像传感器在当前帧图像数据之后发送的下一帧图像数据进行同样的判断，即判断下一帧图像数据是否同步成功，直到确定数据同步成功的最大延时，然后，将所述最小延时和最大延时的平均值确定为同步延时。

在实际应用中，在硬件资源允许的情况下，可以通过第三种方式查找IODELAY的同步延时，使得数据同步更加稳定。

本发明实施例中，在通过上述三种方式中的任一种方式确定同步延时后，延时调节模块12将IODELAY的延时锁定为所述同步延时，然后，IODELAY根据锁定的同步延时，对后续图像数据进行延时。

本发明实施例中，通过同步码信息进行数据同步，一方面，如果所述行头信息和行尾信息的个数与预设个数相同，则说明数据采集正确，这样就实现了数据的位同步；另一方面，在检测到行头信息和行尾信息后，可以根据行头信息和行尾信息的位置，实现数据的字同步，可见，本发明实施例中，不需要特定的训练序列，通过同步码信息就可以同时实数据的位同步和字同步。

本发明实施例中，数据自动同步电路还包括并行数据生成模块14(英文全称：parallel shift output)，并行数据生成模块14与输入双倍速率模块13连接，以及并行数据生成模块14和同步码信息检测模块11连接，所述并行数据生成模块14用于在数据同步成功后，确定所述行头信息和所述行尾信息在所述当前帧图像数据中的位置；并根据所述行头信息、所述行尾信息的位置和输入双倍速率模块13输出的转换后的数据，依次输出N位并行数据。

其中，N为固定值，N的值为图像传感器发送的图像数据中一个像素所占的二进制位数。举例来讲，一个像素所占的二进制位数可以为8bit、12bit或者16bit等，假设一个像素所占的二级制位数为12bit，则并行数据生成模块14依次输出12bit并行数据，则每12bit并行数据表示一个像素的值。

在一种可能的实施方式中，并行数据生成模块14可以通过计数器进行数据输出，在当前帧图像数据的每一行，根据行头信息的位置和行尾信息的位置，以行头信息后的第一位数据开始，根据输入双倍速率模块13输出的转换后的数据，通过计数器依次输出N位并行数据，从而实现图像数据的字同步，例如：计数器的值可以为12，则以图像数据中的每一行的行头信息后的第一位数据开始，每12bit数据进行一次输出，从而生成12bit并行数据。

本发明实施例中，数据自动同步电路可以与数据同步设备的存储器、DSP(DigitalSingal Processor；数字信号处理芯片)等连接，数据自动同步电路在数据同步成功后，将图像传感器输入的差分串行数据转换成并行数据，然后，数据同步设备可以将转换后的并行数据存储在存储器中，从而保证图像数据的实时接收，以及，数据同步设备还可以通过DSP等对图像数据进行进一步处理，例如：图像分析，目标提取，图像拼接等。

本发明的另一实施例中，所述延时调节模块12在所述行头信息和行尾信息的个数与所述预设个数不同时，确定数据同步失败，并将所述输入输出延迟模块10的延时增大第二预设值。也就是说，在数据同步失败后，并行数据生成模块14不会将当前帧图像数据对应的串行数据转换成并行数据，而是由延时调节模块12将数据同步结果反馈给IODELAY，IODELAY的TAP数加1，再对下一帧图像数据进行同样的判断，判断数据是否采集正确，直到同步码信息检测模块11检测到需要个数的行头信息和行尾信息，即数据同步成功。

本发明的另一实施例中，如图2所示，数据自动同步电路还可以包括时钟域同步模块15(英文全称：asynchronous clock domain to synchronous clock domain module)，与并行数据生成模块14和同步码信息检测模块11连接，并行数据生成模块14输出的并行数据为图像传感器时钟域下的数据，所述时钟域同步模块15用于将图像传感器时钟域下的数据同步到设备的系统时钟域下，然后，设备的其他功能模块可以使用系统时钟域下的数据。

本发明实施例中，在采集图像数据的过程中，在数据同步成功后，还可以继续对IODELAY接收的每一帧数据都进行数据同步，进而实时监测FPGA采集的数据是否正确，如果不正确，数据自动同步电路会重新进行上述数据同步过程。

可见，本发明实施例中的数据自动同步电路在上电后，可以自动调节IODELAY的延时，以进行位同步和字同步，直到数据同步正确。

接下来，通过图3对本发明实施例中的数据同步过程作进一步说明，图3为本发明实施例中的数据同步过程的示意图。在起始时刻，IODELAY的TAP数为a，a可以为0，数据同步过程包括以下步骤。

步骤40，IODELAY接收图像传感器发送的当前帧图像数据；

步骤41，同步码信息检测模块11检测所述当前帧图像数据中包括的同步码信息，如果同步码信息检测模块11检测到有效行头信息和行尾信息，就向延时调节模块12输出相应的指示信息。

步骤42，延时调节模块12判断当前接收的当前帧图像数据中的行头信息和行尾信息的个数是否与预设个数相同；在判断结果为是时，执行步骤43；在判断结果为否时，执行步骤44。

步骤43，延时调节模块12将IODELAY的TAP数在当前延时的基础上增加第一预设值，例如：第一预设值为2，则将IODELAY的TAP数加2，假设当前延时的TAP数为b,则将IODELAY的同步延时的TAP数锁定为b+2，在接收后续图像数据时，IODELAY的TAP数保持不变，并执行步骤45。在实际应用中，可以采用前述实施例中的任一方式确定同步延时，本发明对此不做限制。

步骤44，IODELAY的TAP数加1，返回执行步骤40，IODELAY继续接收的下一帧图像数据，并对下一帧图像数据进行同样的判断。

步骤45，并行数据生成模块14根据当前帧图像数据中的行头信息的位置和行尾信息的位置，通过计数器依次输出N位并行数据，其中，N为固定值。

步骤46，时钟域同步模块15将图像传感器时钟域下的数据同步到数据同步设备的系统时钟域下，待数据接收设备的其他功能模块使用转换后的数据。

在本发明的另一实施例中，在锁定IODELAY的TAP数后，如图4所示，所述数据同步过程还包括以下步骤。

步骤47，延时调节模块12判断接收的下一帧图像数据中的行头信息和行尾信息的个数是否与预设个数相同；在判断结果为是时，执行步骤45，并继续执行步骤47；在判断结果为否时，执行步骤43。

基于同一发明构思，本发明实施例第二方面提供一种数据同步设备，包括一个或多个图像传感器，以及上述实施例中的数据自动同步电路。数据同步设备可以通过具有cmos图像传感器或者ccd图像传感器的摄像头进行图像采集，数据自动同步电路用于将图像传感器输入的串行差分数据转换成并行数据，并将转换后的并行数据存储在数据同步设备的存储器中，从而保证图像数据的实时接收，以及，数据同步设备还可以包括DSP，DSP用于对图像数据进行进一步处理，例如：图像分析，目标提取，图像拼接等。

在一种可能的实施方式中，数据同步设备可以包括一个或多个摄像头，在数据同步设备包括多个摄像头时，本发明实施例中的方案可适用于全景图像的采集。具体的，多个摄像头可以同时采集所在位置的多帧图像数据，数据同步设备基于前述实施例中的数据自动同步电路对多个摄像头采集的图像数据进行数据同步，并接收多个图像传感器采集的多帧图像数据，然后数据同步设备可以对多帧图像数据进行图像拼接，生成全景图像。

基于同一发明构思，本发明实施例第三方面提供一种数据同步方法，如图5所示，该方法包括以下步骤。

步骤50：接收图像传感器发送的当前帧图像数据；

步骤51：检测所述当前帧图像数据中包括的同步码信息，所述同步码信息包括行头信息和行尾信息；

步骤52：基于所述同步码信息，进行数据同步。

可选的，基于所述同步码信息，进行数据同步，包括：

确定所述当前帧图像数据中包括的行头信息和行尾信息的个数；

若所述行头信息和行尾信息的个数与预设个数相同，则确定数据同步成功。

可选的，在确定数据同步成功之后，所述方法还包括：

基于数据同步设备的输入输出延迟模块在接收所述当前帧图像数据时的当前延时，确定所述输入输出延迟模块接收后续图像数据时的同步延时；

将所述输入输出延迟模块的延时锁定为所述同步延时。

可选的，基于数据同步设备的输入输出延迟模块在接收所述当前帧图像数据时的当前延时，确定同步延时，包括：

确定所述同步延时为所述当前延时；或

将所述当前延时增大第一预设值，获得所述同步延时；或

将所述当前延时确定为数据同步成功的最小延时，依次增大所述输入输出延迟模块的延时，直到确定数据同步成功的最大延时，并将所述最小延时和所述最大延时的均值确定为所述同步延时。

可选的，所述方法还包括：

将所述当前帧图像数据的双沿数据转换为上升沿数据，并输出转换后的数据；

若所述行头信息和行尾信息的个数与所述预设个数相同，确定所述行头信息和所述行尾信息在所述当前帧图像数据中的位置；

根据所述行头信息、所述行尾信息的位置和所述转换后的数据，依次输出N位并行数据，其中，N为固定值。

可选的，若所述行头信息和行尾信息的个数与所述预设个数不同，则确定数据同步失败，并将所述输入输出延迟模块的延时增大第二预设值。

前述数据自动同步电路实施例中的各种变化方式和具体实例同样适用于本实施例的数据同步方法，通过前述对数据自动同步电路的详细描述，本领域技术人员可以清楚的知道本实施例中数据同步方法的实施方法，所以为了说明书的简洁，在此不再详述。

本发明实施例中的一个或者多个技术方案，至少具有如下技术效果或者优点：

1、本发明实施例的方案中，在接收图像传感器发送的当前帧图像数据后，通过同步码信息检测模块检测当前帧图像数据中包括的同步码信息，所述同步码信息中包括行头信息和行尾信息，然后，延时调节模块根据所述同步码信息，进行数据同步。可见，本发明实施例的方案中，通过图像数据本身的同步码信息进行数据同步，不需要增加其他器件向FPGA发送特定的训练序列来实现数据同步，从而解决了现有技术中存在的，在基于FPGA进行数据采集时，除图像传感器外，需要增加其他器件向FPGA发送特定的训练序列才能实现数据同步的技术问题，实现了根据图像数据本身完成数据同步的技术效果。

2、本发明实施例的方案中，延时调节模块通过确定所述当前帧图像数据包括的行头信息和行尾信息的个数；在所述行头信息和行尾信息的个数与预设个数相同时，确定数据同步成功。具体的，在所述行头信息和行尾信息的个数与预设个数相同时，说明数据采集正确，这样就实现了数据的位同步；进一步，在检测到行头信息和行尾信息后，可以根据行头信息和行尾信息的位置，实现数据的字同步，因此，本发明实施例中，避免了数据发送端分别向FPGA发送特定的训练序列，以分别实现位同步和字同步，实现了根据同步码信息同时实位同步和字同步的技术效果，数据同步方法更加简单。

本说明书中公开的所有特征，或公开的所有方法或过程中的步骤，除了互相排斥的特征和/或步骤以外，均可以以任何方式组合。

本说明书(包括任何附加权利要求、摘要和附图)中公开的任一特征，除非特别叙述，均可被其他等效或具有类似目的的替代特征加以替换。即，除非特别叙述，每个特征只是一系列等效或类似特征中的一个例子而已。

本发明并不局限于前述的具体实施方式。本发明扩展到任何在本说明书中披露的新特征或任何新的组合，以及披露的任一新的方法或过程的步骤或任何新的组合。

Claims (13)

1.一种数据自动同步电路，其特征在于，包括：

输入输出延迟模块，用于接收图像传感器发送的当前帧图像数据；

同步码信息检测模块，与所述输入输出延迟模块连接，所述同步码信息检测模块用于检测所述当前帧图像数据中包括的同步码信息，所述同步码信息包括行头信息和行尾信息；

延时调节模块，与所述同步码信息检测模块连接，所述延时调节模块用于根据所述同步码信息，进行数据同步。

2.如权利要求1所述的电路，其特征在于，所述延时调节模块用于：

确定所述当前帧图像数据中包括的行头信息和行尾信息的个数；在所述行头信息和行尾信息的个数与预设个数相同时，确定数据同步成功。

3.如权利要求2所述的电路，其特征在于，所述延时调节模块用于：

基于所述输入输出延迟模块在接收所述当前帧图像数据时的当前延时，确定所述输入输出延迟模块接收后续图像数据时的同步延时；并将所述输入输出延迟模块的延时锁定为所述同步延时。

4.如权利要求3所述的电路，其特征在于，所述延时调节模块用于：

确定所述同步延时为所述当前延时；或

将所述当前延时增大第一预设值，获得所述同步延时；或

将所述当前延时确定为数据同步成功的最小延时，依次增大所述输入输出延迟模块的延时，直到确定数据同步成功的最大延时，并将所述最小延时和所述最大延时的均值确定为所述同步延时。

5.如权利要求2所述的电路，其特征在于，所述电路还包括：

输入双倍速率模块，连接在所述输入输出延迟模块和所述同步码信息检测模块之间，所述输入双倍速率模块用于将所述当前帧图像数据的双沿数据转换为上升沿数据，并向所述同步码信息检测模块输出转换后的数据；

并行数据生成模块，与所述输入双倍速率模块和所述同步码信息检测模块连接，所述并行数据生成模块用于在所述行头信息和行尾信息的个数与所述预设个数相同时，确定所述行头信息和所述行尾信息在所述当前帧图像数据中的位置；并根据所述行头信息、所述行尾信息的位置和所述转换后的数据，依次输出N位并行数据，其中，N为固定值。

6.如权利要求2所述的电路，其特征在于，所述延时调节模块用于：

在所述行头信息和行尾信息的个数与所述预设个数不同时，确定数据同步失败，并将所述输入输出延迟模块的延时增大第二预设值。

7.一种数据同步设备，其特征在于，包括一个或多个图像传感器和如权利要求1-6中任一项所述的数据自动同步电路。

8.一种数据同步方法，其特征在于，包括：

接收图像传感器发送的当前帧图像数据；

检测所述当前帧图像数据中包括的同步码信息，所述同步码信息包括行头信息和行尾信息；

基于所述同步码信息，进行数据同步。

9.如权利要求8所述的方法，其特征在于，基于所述同步码信息，进行数据同步，包括：

确定所述当前帧图像数据中包括的行头信息和行尾信息的个数；

若所述行头信息和行尾信息的个数与预设个数相同，则确定数据同步成功。

10.如权利要求9所述的方法，其特征在于，在确定数据同步成功之后，所述方法还包括：

基于数据同步设备的输入输出延迟模块在接收所述当前帧图像数据时的当前延时，确定所述输入输出延迟模块接收后续图像数据时的同步延时；

将所述输入输出延迟模块的延时锁定为所述同步延时。

11.如权利要求10所述的方法，其特征在于，基于数据同步设备的输入输出延迟模块在接收所述当前帧图像数据时的当前延时，确定同步延时，包括：

确定所述同步延时为所述当前延时；或

将所述当前延时增大第一预设值，获得所述同步延时；或

将所述当前延时确定为数据同步成功的最小延时，依次增大所述输入输出延迟模块的延时，直到确定数据同步成功的最大延时，并将所述最小延时和所述最大延时的均值确定为所述同步延时。

12.如权利要求9所述的方法，其特征在于，所述方法还包括：

将所述当前帧图像数据的双沿数据转换为上升沿数据，并输出转换后的数据；

若所述行头信息和行尾信息的个数与所述预设个数相同，确定所述行头信息和所述行尾信息在所述当前帧图像数据中的位置；

根据所述行头信息、所述行尾信息的位置和所述转换后的数据，依次输出N位并行数据，其中，N为固定值。

13.如权利要求9所述的方法，其特征在于，若所述行头信息和行尾信息的个数与所述预设个数不同，则确定数据同步失败，并将所述输入输出延迟模块的延时增大第二预设值。