CN110770913A - 用于三维存储器件的对齐漏极选择层级隔离结构及其制造方法 - Google Patents

用于三维存储器件的对齐漏极选择层级隔离结构及其制造方法 Download PDF

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Abstract

一种三维存储器结构包括位于衬底上方的绝缘层和导电层的交替堆叠，延伸穿过该交替堆叠的存储器堆叠结构的阵列，覆盖该交替堆叠并具有与存储器堆叠结构的阵列相同的周期性的漏极选择层级组件的阵列，横向围绕漏极选择层级组件的相应行的漏极选择栅电极，以及位于相邻的一对漏极选择栅电极之间并包括一对纵向侧壁的漏极选择层级隔离带。该对纵向侧壁中的每一个包括平面侧壁部分和凸面侧壁部分的横向交替序列。

Description

用于三维存储器件的对齐漏极选择层级隔离结构及其制造 方法
相关申请
本申请要求2017年7月25日提交的序列号为62/536,584的美国临时专利申请和2017年10月16日提交的序列号为15/784,549的美国非临时专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本公开总体上涉及半导体器件领域，并且具体地涉及采用漏极选层隔离结构的三维存储器件及其制造方法。
背景技术
T.Endoh等人的标题为“Novel Ultra High Density Memory With A Stacked-Surrounding Gate Transistor(S-SGT)Structured Cell”，IEDM Proc.(2001)33-36的文章中公开了一种每个单元具有一个比特的三维垂直NAND串。
发明内容
根据本公开的一个方面，提供了一种三维存储器件，其包括：位于衬底上方的绝缘层和导电层的交替堆叠；存储器堆叠结构的阵列，其延伸穿过所述交替堆叠并且被布置成沿着第一水平方向延伸并沿着第二水平方向间隔开的行，其中每个存储器堆叠结构包括存储器膜和与存储器膜的内侧壁接触的存储器层级沟道部分；漏极选择层级组件的阵列，其覆盖交替堆叠并且沿着第一水平方向和第二水平方向具有与存储器堆叠结构的阵列相同的周期性；漏极选择栅电极，其横向围绕漏极选择层级组件的相应行；以及第一漏极选择层级隔离带，其包括电介质材料并且位于相邻的一对漏极选择栅电极之间并且包括一对纵向侧壁，其中该对纵向侧壁中的每一个包括平面侧壁部分和凸面侧壁部分的横向交替序列。
根据本公开的另一方面，提供了一种形成三维存储器件的方法，该方法包括以下步骤：在衬底上方形成绝缘层和间隔物材料层的交替堆叠，其中间隔物材料层被形成为导电层或者随后被导电层替换；形成存储器堆叠结构的阵列，该存储器堆叠结构的阵列延伸穿过交替堆叠并且被布置成沿着第一水平方向延伸并沿着第二水平方向间隔开的行，其中每个存储器堆叠结构包括存储器膜和与存储器膜的内侧壁接触的存储器层级沟道部分；形成漏极选择层级组件的阵列，该漏极选择层级组件的阵列在交替堆叠上方沿着第一水平方向和第二水平方向具有与存储器堆叠结构的阵列相同的周期性，其中每个漏极选择层级组件包括位于相应的存储器层级沟道部分上方的漏极选择层级沟道部分；形成漏极选择层级隔离带；以及在漏极选择层级组件的阵列与漏极选择层级隔离带之间形成漏极选择栅电极，其中每个漏极选择栅电极横向围绕漏极选择层级组件的相应行。
附图说明
图1是根据本公开的第一实施例的在形成至少一个外围设备、半导体材料层和基底绝缘层之后的第一示例性结构的示意性垂直截面图。
图2是根据本公开的第一实施例的在形成绝缘层和牺牲材料层的交替堆叠之后的第一示例性结构的示意性垂直截面图。
图3是根据本公开的第一实施例的在形成阶梯状台面和反阶梯状(retro-stepped)电介质材料部分之后的第一示例性结构的示意性垂直截面图。
图4A是根据本公开的第一实施例的在形成存储器开口和支撑开口之后的第一示例性结构的示意性垂直截面图。
图4B是图4A的第一示例性结构的俯视图。垂直平面A–A’是图4A的示意性垂直截面图的平面。
图5A-图5H是根据本公开的第一实施例的在用于形成存储器堆叠结构的处理步骤期间在第一示例性结构内的存储器开口的顺序示意性垂直截面图。
图6A是根据本公开的第一实施例的在形成存储器开口填充结构和支撑开口填充结构之后的第一示例性结构的示意性垂直截面图。
图6B是图6A的第一示例性结构的俯视图。垂直平面A–A’是图6A的示意性垂直截面图的平面。
图7A是沿着图7C的平面A–A’的第一示例性结构的垂直截面图。
图7B是沿着图7C的平面B–B’的第一示例性结构的垂直截面图。
图7C是图6B的第一示例性结构中的区域R的俯视图。
图8A是沿着图8C的平面A–A’的第一示例性结构的垂直截面图。
图8B是沿着图8C的平面B–B’的第一示例性结构的垂直截面图。
图8C是根据本公开的第一实施例的在形成隔离间隔层和牺牲基质材料层之后的第一示例性结构中的区域R的俯视图。
图9A是沿着图9C的平面A–A’的第一示例性结构的垂直截面图。
图9B是沿着图9C的平面B–B’的第一示例性结构的垂直截面图。
图9C是根据本公开的第一实施例的在形成延伸穿过牺牲基质材料层的开口的阵列、栅极电介质、半导体材料层和漏极选择层级电介质芯层之后的第一示例性结构中的区域R的俯视图。
图10A是沿着图10C的平面A–A’的第一示例性结构的垂直截面图。
图10B是沿着图10C的平面B–B’的第一示例性结构的垂直截面图。
图10C是根据本公开的第一实施例的在形成漏极选择层级沟道部分和漏极选择层级电介质芯之后的第一示例性结构中的区域R的俯视图。
图11A是沿着图11C的平面A–A’的第一示例性结构的垂直截面图。
图11B是沿着图11C的平面B–B’的第一示例性结构的垂直截面图。
图11C是根据本公开的第一实施例的在形成漏极区之后的第一示例性结构中的区域R的俯视图。
图12A是沿着图12C的平面A–A’的第一示例性结构的垂直截面图。
图12B是沿着图12C的平面B–B’的第一示例性结构的垂直截面图。
图12C是根据本公开的第一实施例的在牺牲基质材料层中图案化横向延伸沟槽之后的第一示例性结构中的区域R的俯视图。
图13A是沿着图13C的平面A–A’的第一示例性结构的垂直截面图。
图13B是沿着图13C的平面B–B’的第一示例性结构的垂直截面图。
图13C是根据本公开的第一实施例的在形成牺牲间隔物材料层之后的第一示例性结构中的区域R的俯视图。
图14A是沿着图14C的平面A–A’的第一示例性结构的垂直截面图。
图14B是沿着图14C的平面B–B’的第一示例性结构的垂直截面图。
图14C是根据本公开的第一实施例的在形成牺牲间隔物之后的第一示例性结构中的区域R的俯视图。
图15A是沿着图15C的平面A–A’的第一示例性结构的垂直截面图。
图15B是沿着图15C的平面B–B’的第一示例性结构的垂直截面图。
图15C是根据本公开的第一实施例的在形成漏极选择层级隔离带之后的第一示例性结构中的区域R的俯视图。
图16A是沿着图16C的平面A–A’的第一示例性结构的垂直截面图。
图16B是沿着图16C的平面B–B’的第一示例性结构的垂直截面图。
图16C是根据本公开的第一实施例的在形成背侧沟槽之后的第一示例性结构中的区域R的俯视图。
图16D是图16A-16C的处理步骤中的第一示例性结构的垂直截面图。
图16E是图16D的第一示例性结构的俯视图。平面D–D’是图16D的垂直截面图的平面。
图17A是沿着图17C的平面A–A’的第一示例性结构的垂直截面图。
图17B是沿着图17C的平面B–B’的第一示例性结构的垂直截面图。
图17C是根据本公开的第一实施例的在去除牺牲材料层、牺牲基质材料层和牺牲间隔物以及形成背侧凹部之后的第一示例性结构中的区域R的俯视图。
图17D是图17A-图17C的处理步骤中的第一示例性结构的垂直截面图。
图18A是沿着图18C的平面A–A’的第一示例性结构的垂直截面图。
图18B是沿着图18C的平面B–B’的第一示例性结构的垂直截面图。
图18C是根据本公开的第一实施例的在背侧凹部中以及在漏极选择层级组件上方沉积至少一种导电材料之后的第一示例性结构中的区域R的俯视图。
图19A是沿着图19C的平面A–A’的第一示例性结构的垂直截面图。
图19B是沿着图19C的平面B–B’的第一示例性结构的垂直截面图。
图19C是根据本公开的第一实施例的在使至少一种导电材料各向同性地凹进之后的第一示例性结构中的区域R的俯视图。
图20A是沿着图20C的平面A–A’的第一示例性结构的垂直截面图。
图20B是沿着图20C的平面B–B’的第一示例性结构的垂直截面图。
图20C是根据本公开的第一实施例的在形成电介质填充材料层之后的第一示例性结构中的区域R的俯视图。
图20D是图20A-图20C的处理步骤中的第一示例性结构的垂直截面图。
图20E是图20D的第一示例性结构的俯视图。
图21A是沿着图21C的平面A–A’的第一示例性结构的替代实施例的垂直截面图。
图21B是沿着图21C的平面B–B’的第一示例性结构的替代实施例的垂直截面图。
图21C是根据本公开的第一实施例的在形成上背侧沟槽之后的第一示例性结构的替代实施例的俯视图。
图22A是沿着图22C的平面A–A’的第一示例性结构的替代实施例的垂直截面图。
图22B是沿着图22C的平面B–B’的第一示例性结构的替代实施例的垂直截面图。
图22C是根据本公开的第一实施例的在去除牺牲基质材料层之后的第一示例性结构的替代实施方式的俯视图。
图23A是沿着图23C的平面A–A’的第一示例性结构的替代实施例的垂直截面图。
图23B是沿着图23C的平面B–B’的第一示例性结构的替代实施例的垂直截面图。
图23C是根据本公开的第一实施例的在沉积至少一种导电材料之后的第一示例性结构的替代实施例的俯视图。
图24A是沿着图24C的平面A–A’的第一示例性结构的替代实施例的垂直截面图。
图24B是沿着图24C的平面B–B’的第一示例性结构的替代实施例的垂直截面图。
图24C是根据本公开的第一实施例的在使至少一种材料各向同性地凹进以形成漏极选择栅电极之后的第一示例性结构的替代实施例的俯视图。
图25A是沿着图25C的平面A–A’的第一示例性结构的替代实施例的垂直截面图。
图25B是沿着图25C的平面B–B’的第一示例性结构的替代实施例的垂直截面图。
图25C是根据本公开的第一实施例的在形成电介质填充材料层之后的第一示例性结构的替代实施例的俯视图。
图26A是沿着图26C的平面A–A’的第一示例性结构的替代实施例的垂直截面图。
图26B是沿着图26C的平面B–B’的第一示例性结构的替代实施例的垂直截面图。
图26C是根据本公开的第一实施例的在形成背侧沟槽之后的第一示例性结构的替代实施例的俯视图。
图27A是沿着图27C的平面A–A’的第一示例性结构的替代实施例的垂直截面图。
图27B是沿着图27C的平面B–B’的第一示例性结构的替代实施例的垂直截面图。
图27C是根据本公开的第一实施例的在用导电层替换牺牲材料层并形成电介质壁结构之后的第一示例性结构的替代实施例的俯视图。
图28A是沿着图28C的平面A–A’的第二示例性结构的垂直截面图。
图28B是沿着图28C的平面B–B’的第二示例性结构的垂直截面图。
图28C是根据本公开的第一实施例的在形成牺牲基质层和绝缘间隔层之后的第二示例性结构的区域R的俯视图。
图29A是沿着图29C的平面A–A’的第二示例性结构的垂直截面图。
图29B是沿着图29C的平面B–B’的第二示例性结构的垂直截面图。
图29C是根据本公开的第二实施例的在形成延伸穿过牺牲基质材料层和绝缘间隔层的开口的阵列、栅极电介质、半导体材料层和电介质芯材料层之后的第二示例性结构中的区域R的俯视图。
图30A是沿着图30C的平面A–A’的第二示例性结构的垂直截面图。
图30B是沿着图30C的平面B–B’的第二示例性结构的垂直截面图。
图30C是根据本公开的第二实施例的在形成漏极选择层级沟道部分和漏极选择层级电介质芯之后的第二示例性结构中的区域R的俯视图。
图31A是沿着图31C的平面A–A’的第二示例性结构的垂直截面图。
图31B是沿着图31C的平面B–B’的第二示例性结构的垂直截面图。
图31C是根据本公开的第二实施例的在形成漏极区之后的第二示例性结构中的区域R的俯视图。
图32A是沿着图32C的平面A–A’的第二示例性结构的垂直截面图。
图32B是沿着图32C的平面B–B’的第二示例性结构的垂直截面图。
图32C是根据本公开的第二实施例的在图案化牺牲基质材料层和绝缘间隔层中的横向延伸沟槽之后的第二示例性结构中的区域R的俯视图。
图33A是沿着图33C的平面A–A’的第二示例性结构的垂直截面图。
图33B是沿着图33C的平面B–B’的第二示例性结构的垂直截面图。
图33C是根据本公开的第二实施例的在形成牺牲间隔物材料层之后的第二示例性结构中的区域R的俯视图。
图34A是沿着图34C的平面A–A’的第二示例性结构的垂直截面图。
图34B是沿着图34C的平面B–B’的第二示例性结构的垂直截面图。
图34C是根据本公开的第二实施例的在形成牺牲间隔物之后的第二示例性结构中的区域R的俯视图。
图35A是沿着图35C的平面A–A’的第二示例性结构的垂直截面图。
图35B是沿着图35C的平面B–B’的第二示例性结构的垂直截面图。
图35C是根据本公开的第二实施例的在形成漏极选择层级隔离带之后的第二示例性结构中的区域R的俯视图。
图36A是沿着图36C的平面A–A’的第二示例性结构的垂直截面图。
图36B是沿着图36C的平面B–B’的第二示例性结构的垂直截面图。
图36C是根据本公开的第二实施例的在形成背侧沟槽之后的第二示例性结构中的区域R的俯视图。
图37A是沿着图37C的平面A–A’的第二示例性结构的垂直截面图。
图37B是沿着图37C的平面B–B’的第二示例性结构的垂直截面图。
图37C是根据本公开的第二实施例的在去除牺牲材料层、牺牲基质材料层和牺牲间隔物以及形成背侧凹部之后的第二示例性结构中的区域R的俯视图。
图38A是沿着图38C的平面A–A’的第二示例性结构的垂直截面图。
图38B是沿着图38C的平面B–B’的第二示例性结构的垂直截面图。
图38C是根据本公开的第二实施例的在背侧凹部中以及漏极选择层级组件上方沉积至少一种导电材料之后的第二示例性结构中的区域R的俯视图。
图39A是沿着图39C的平面A–A’的第二示例性结构的垂直截面图。
图39B是沿着图39C的平面B–B’的第二示例性结构的垂直截面图。
图39C是根据本公开的第二实施例的在使至少一种导电材料各向同性地凹进之后的第二示例性结构中的区域R的俯视图。
图40A是沿着图40C的平面A–A’的第二示例性结构的垂直截面图。
图40B是沿着图40C的平面B–B’的第二示例性结构的垂直截面图。
图40C是根据本公开的第二实施例的在形成电介质填充材料层之后的第二示例性结构中的区域R的俯视图。
图41A是沿着图41C的平面A–A’的第二示例性结构的替代实施例的垂直截面图。
图41B是沿着图41C的平面B–B’的第二示例性结构的替代实施例的垂直截面图。
图41C是根据本公开的第二实施例的在形成穿过牺牲基质材料层和绝缘间隔层的横向延伸沟槽之后的第二示例性结构的替代实施例的俯视图。
图42A是沿着图42C的平面A–A’的第二示例性结构的替代实施例的垂直截面图。
图42B是沿着图42C的平面B–B’的第二示例性结构的替代实施例的垂直截面图。
图42C是根据本公开的第二实施例的在形成牺牲间隔物材料层之后的第二示例性结构的替代实施例的俯视图。
图43A是沿着图43C的平面A–A’的第二示例性结构的替代实施例的垂直截面图。
图43B是沿着图43C的平面B–B’的第二示例性结构的替代实施例的垂直截面图。
图43C是根据本公开的第二实施例的在形成牺牲间隔物之后的第二示例性结构的替代实施例的俯视图。
图44A是沿着图44C的平面A–A’的第二示例性结构的替代实施例的垂直截面图。
图44B是沿着图44C的平面B–B’的第二示例性结构的替代实施例的垂直截面图。
图44C是根据本公开的第二实施例的在形成漏极选择层级隔离带之后的第二示例性结构的替代实施例的俯视图。
图45A是沿着图45C的平面A–A’的第二示例性结构的替代实施例的垂直截面图。
图45B是沿着图45C的平面B–B’的第二示例性结构的替代实施例的垂直截面图。
图45C是根据本公开的第二实施例的在形成背侧沟槽之后的第二示例性结构的替代实施例的俯视图。
图46A是沿着图46C的平面A–A’的第二示例性结构的替代实施例的垂直截面图。
图46B是沿着图46C的平面B–B’的第二示例性结构的替代实施例的垂直截面图。
图46C是根据本公开第二实施例的在去除牺牲材料层和牺牲基质材料层之后的第二示例性结构的替代实施例的俯视图。
图47A是沿着图47C的平面A–A’的第二示例性结构的替代实施例的垂直截面图。
图47B是沿着图47C的平面B–B’的第二示例性结构的替代实施例的垂直截面图。
图47C是根据本公开的第二实施例的在背侧凹部中和漏极选择层级组件的阵列上方沉积至少一种导电材料之后的第二示例性结构的替代实施例的俯视图。
图48A是沿着图48C的平面A–A’的第二示例性结构的替代实施例的垂直截面图。
图48B是沿着图48C的平面B–B’的第二示例性结构的替代实施例的垂直截面图。
图48C是根据本公开的第二实施例的在使至少一种导电材料各向同性地凹进以形成导电层和漏极选择栅电极之后的第二示例性结构的替代实施例的俯视图。
图49A是沿着图49C的平面A–A’的第二示例性结构的替代实施例的垂直截面图。
图49B是沿着图49C的平面B–B’的第二示例性结构的替代实施例的垂直截面图。
图49C是根据本公开的第二实施例的在形成电介质填充材料层之后的第二示例性结构的替代实施例的俯视图。
具体实施方式
如上所述，本公开涉及采用漏极选择层级隔离结构的三维存储器件及其制造方法，其各个方面在下面描述。可以采用本公开的实施例来形成包括多层级存储器结构的各种结构，其非限制性示例包括半导体器件，诸如包括多个NAND存储器串的三维整体式存储器阵列器件。附图未按比例绘制。元件的多个实例可以重复，其中图示说明了元件的单个实例，除非明确描述或另外明确指出没有元件的重复。使用诸如“第一”，“第二”和“第三”的序数词仅为了标识相似的元件，并且在整个说明书和本公开的权利要求中可以采用不同的序数词。如本文所用，位于第二元件“上”的第一元件可以位于第二元件的表面的外侧上或第二元件的内侧上。如本文所用，如果在第一元件的表面和第二元件的表面之间存在物理接触，则第一元件“直接”位于第二元件上。
如本文所用，“层”是指包括具有厚度的区域的材料部分。层可以在整个下衬(underlying)或上覆(overlying)结构上延伸，或者可以具有小于下衬或上覆结构的范围的范围。此外，层可以是均质或非均质连续结构的一个区域，其厚度小于该连续结构的厚度。例如，层可以位于连续结构的顶表面和底表面之间或该处的任何一对水平面之间。层可以水平地、垂直地和/或沿着锥形表面延伸。衬底可以是一个层，可以在其中包括一个或多个层，或者可以在其上、其上方和/或其下方具有一个或多个层。
整体式三维存储器阵列是其中多个存储器层级形成在诸如半导体晶片之类的单个衬底上方而没有中间衬底的情况。术语“整体式(monolithic)”是指将阵列的每个层级直接沉积在该阵列的每个下衬层级的层上。相反，可以单独形成二维阵列，然后将其封装在一起以形成非整体式存储器件。例如，如标题为“Three-dimensional Structure Memory”的美国专利第5,915,167号中所描述，已经通过在独立的衬底上形成存储器层级并垂直堆叠这些存储器层级来构造非整体式堆叠存储器。在键合之前可以从存储器层级中减薄或去除衬底，但是由于存储器层级最初是在独立的衬底上方形成的，因此这种存储器不是真正的整体式三维存储器阵列。本公开的各种三维存储器件包括整体式三维NAND串存储器件，并且可以采用本文所述的各种实施例来制造。
可以采用本公开的各种实施例来形成漏极选择层级隔离结构，其允许在连接到同一组位线的多组存储器堆叠结构中选择一组存储器堆叠结构(例如，NAND串)。如果在相邻的一对背侧沟槽之间提供两组以上的存储器堆叠结构，则在用导电层替换牺牲材料层之前形成漏极选择层级隔离结构可能阻止替换在漏极选择层级隔离结构之间的牺牲材料层的中心部分。
有鉴于此，提供了各种实施例的形成导电层和漏极选择层级隔离结构的方法，其允许替换在漏极选择层级隔离结构之间的牺牲材料层的中心部分。如本文所用，漏极选择层级(drain select level)对应于三维存储器件的(多个)漏极选择栅极的位置。例如，漏极选择层级可以位于最低漏极选择栅极的底表面与最高漏极选择栅极的顶表面之间。
参照图1，示出了根据本公开的第一实施例的第一示例性结构，其可以用于例如制造包含垂直NAND存储器件的器件结构。该第一示例性结构包括衬底，该衬底可以是半导体衬底(9、10)。该衬底可以包括衬底半导体层9。衬底半导体层9可以是半导体晶片或半导体材料层，并且可以包括至少一种元素半导体材料(例如，单晶硅晶片或层)、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料或现有技术中已知的其他半导体材料。该衬底可以具有主表面7，该主表面可以是例如衬底半导体层9的最上部的表面。主表面7可以是半导体表面。在一个实施例中，主表面7可以是单晶半导体表面，例如单一晶体半导体表面。
如本文所用，“半导电材料”是指具有在1.0×10-6S/cm至1.0×105S/cm的范围内的电导率的材料。如本文所用，“半导体材料”是指这样的材料，即在其中不存在电掺杂剂的情况下其具有在1.0×10-6S/cm至1.0×105S/cm范围内的电导率，并且在用电掺杂剂适当地掺杂后其能够产生具有在1.0S/cm至1.0×105S/cm范围内的电导率的掺杂材料。如本文所用，“电掺杂剂”是指在带结构内的价带上添加空穴的p型掺杂剂，或在带结构内的导带上添加电子的n型掺杂剂。如本文所用，“导电材料”是指具有大于1.0×105S/cm的电导率的材料。如本文所用，“绝缘体材料”或“电介质材料”是指具有小于1.0×10-6S/cm的电导率的材料。如本文所用，“重掺杂的半导体材料”是指以足够高的原子浓度掺杂有电掺杂剂以变成导电材料(即，具有大于1.0×105S/cm的电导率)的半导体材料。“掺杂的半导体材料”可以是重掺杂的半导体材料，或者可以是包括一定浓度的电掺杂剂(即p型掺杂剂和/或n型掺杂剂)以提供1.0×10-6S/cm至1.0×105S/cm范围内的电导率的半导体材料。“本征半导体材料”是指未掺杂电掺杂剂的半导体材料。因此，半导体材料可以是半导电性的或导电性的，并且可以是本征半导体材料或掺杂的半导体材料。掺杂的半导体材料可以是半导电性的或导电性的，这取决于其中的电掺杂剂的原子浓度。如本文所用，“金属材料”是指其中包括至少一种金属元素的导电材料。电导率的所有测量均在标准条件下进行。
可以在衬底半导体层9的一部分上形成用于外围电路的至少一个半导体器件700。该至少一个半导体器件可以包括例如场效应晶体管。例如，可以通过蚀刻衬底半导体层9的一部分并在其中沉积电介质材料来形成至少一个浅沟槽隔离结构720。可以在衬底半导体层9上方形成基底绝缘层、至少一个栅极导体层和栅极盖电介质层，并且可以随后对它们进行图案化以形成至少一个栅极结构(750、752、754、758)，每个栅极结构可以包括栅极电介质750、栅电极(752、754)和栅极盖电介质758。栅电极(752、754)可以包括第一栅电极部分752和第二栅电极部分754的堆叠。可以通过沉积和各向异性蚀刻电介质衬垫在至少一个栅极结构(750、752、754、758)周围形成至少一个栅极隔离物756。例如，通过利用至少一个栅极结构(750、752、754、758)作为掩模结构来引入电掺杂剂，可以在衬底半导体层9的上部中形成有源区730。根据需要可以使用附加的掩模。有源区730可以包括场效应晶体管的源极区和漏极区。可以可选地形成第一电介质衬垫761和第二电介质衬垫762。第一和第二电介质衬垫(761、762)中的每一个可以包括氧化硅层、氮化硅层和/或电介质金属氧化物层。如本文所用，氧化硅包括二氧化硅以及对于每个硅原子具有多于或少于两个氧原子的非化学计量的氧化硅。二氧化硅是优选的。在说明性示例中，第一电介质衬垫761可以是氧化硅层，而第二电介质衬垫762可以是氮化硅层。用于外围电路的至少一个半导体器件可以包含用于随后形成的存储器件的驱动器电路，该存储器件可以包括至少一个NAND器件。
诸如氧化硅的电介质材料可以被沉积在至少一个半导体器件上方，并且随后可以被平坦化以形成平坦化电介质层770。在一个实施例中，平坦化电介质层770的平坦化顶表面可以与电介质衬垫(761、762)的顶表面共面。随后，可以从一个区域中去除平坦化电介质层770和电介质衬垫(761、762)，以物理地暴露衬底半导体层9的顶表面。如本文所用，如果表面与真空或气相材料(例如空气)物理接触，则该表面被“物理地暴露”。
可以通过沉积单晶半导体材料(例如，通过选择性外延)在衬底半导体层9的顶表面上形成可选的半导体材料层10。沉积的半导体材料可以与衬底半导体层9的半导体材料相同或不同。沉积的半导体材料可以是如上所述的可用于衬底半导体层9的任何材料。半导体材料层10的单晶半导体材料可以与衬底半导体层9的单晶结构外延对准。可以例如通过化学机械平坦化(CMP)去除沉积的半导体材料位于平坦化电介质层770的顶表面上方的部分。在这种情况下，半导体材料层10可以具有与平坦化电介质层770的顶表面共面的顶表面。
至少一个半导体器件700的区域(即，区块)在本文中被称为外围设备区域200。随后在其中形成存储器阵列的区域在本文中被称为存储器阵列区100。可以在存储器阵列区100与外围设备区域200之间提供用于随后形成导电层的阶梯状台面的接触区域300。可选地，可以在半导体材料层10和平坦化电介质层770上方形成基底绝缘层12。基底绝缘层12可以是例如氧化硅层。基底绝缘层12的厚度可以在3nm至30nm的范围内，但是也可以采用更小或更大的厚度。
参照图2，在衬底的顶表面上方(其可以是例如在基底绝缘层12的顶表面上)形成交替的多个第一材料层(可以是绝缘层32)和第二材料层(可以是牺牲材料层42)的堆叠。如本文所用，“材料层”是指包括遍布其整体的材料的层。如本文所用，交替的多个第一元件和第二元件是指在其中第一元件的实例和第二元件的实例进行交替的结构。不是交替的多个元件的末端元件的第一元件的每个实例在两侧均与第二元件的两个实例相邻，并且不是交替的多个元件的末端元件的第二元件的每个实例在两端上均与第一元件的实例相邻。第一元件之间可以具有相同的厚度，或者可以具有不同的厚度。第二元件之间可以具有相同的厚度，或者可以具有不同的厚度。交替的多个第一材料层和第二材料层可以以第一材料层的实例或第二材料层的实例开始，并且可以以第一材料层的实例或第二材料层的实例结束。在一个实施例中，第一元件的实例和第二元件的实例可以形成在交替的多个元件内以某一周期性重复的单元。
每个第一材料层包括第一材料，并且每个第二材料层包括与第一材料不同的第二材料。在一个实施例中，每个第一材料层可以是绝缘层32，并且每个第二材料层可以是牺牲材料层。在这种情况下，堆叠可以包括交替的多个绝缘层32和牺牲材料层42，并且构成包括绝缘层32和牺牲材料层42的交替层的原型堆叠。“原型(prototype)”结构或“加工中的”结构是指一种瞬态结构，其随后在其中的至少一个组分的形状或成分方面被修饰。
交替的多个层的堆叠在本文中被称为交替堆叠(32、42)。在一个实施例中，交替堆叠(32、42)可以包括由第一材料构成的绝缘层32以及由不同于绝缘层32的材料的第二材料构成的牺牲材料层42。绝缘层32的第一材料可以是至少一种绝缘材料。这样一来，每个绝缘层32可以是绝缘材料层。可以用于绝缘层32的绝缘材料包括但不限于氧化硅(包括掺杂或未掺杂的硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(OSG)、旋涂电介质材料、通常被称为高介电常数(高k)电介质氧化物(例如，氧化铝、氧化铪等)的电介质金属氧化物及其硅酸盐、电介质金属氮氧化物及其硅酸盐，以及有机绝缘材料。在一个实施例中，绝缘层32的第一材料可以是氧化硅。
牺牲材料层42的第二材料是可以相对于绝缘层32的第一材料被选择性地去除的牺牲材料。如本文所用，如果去除工艺去除第一材料的速率至少是去除第二材料的速率的两倍，则第一材料的去除相对于第二材料是“选择性”的。第一材料的去除速率与第二材料的去除速率的比值在本文中被称为第一材料相对于第二材料的去除工艺的“选择性/选择率(selectivity)”。
牺牲材料层42可以包括绝缘材料、半导体材料或导电材料。牺牲材料层42的第二材料可以随后被导电电极替换，该导电电极可以用作例如垂直NAND器件的控制栅电极。第二材料的非限制性示例包括氮化硅、非晶半导体材料(诸如非晶硅)以及多晶半导体材料(诸如多晶硅)。在一个实施例中，牺牲材料层42可以是间隔物材料层，其包括氮化硅或含有硅和锗中至少一个的半导体材料。
在一个实施例中，绝缘层32可包括氧化硅，而牺牲材料层可包括氮化硅牺牲材料层。绝缘层32的第一材料可以例如通过化学气相沉积(CVD)来沉积。例如，如果将氧化硅被用于绝缘层32，则可以将原硅酸四乙酯(TEOS)用作CVD工艺的前体材料。牺牲材料层42的第二材料可以例如通过CVD或原子层沉积(ALD)来形成。
可以适当地图案化牺牲材料层42，以便随后通过替换牺牲材料层42而形成的导电材料部分可以用作导电电极，例如随后形成的整体式三维NAND串存储器件的控制栅电极。牺牲材料层42可以包括具有基本上平行于衬底的主表面7延伸的带状的部分。
绝缘层32和牺牲材料层42的厚度可以在20nm至50nm的范围内，但是对于每个绝缘层32和每个牺牲材料层42可以采用更小或更大的厚度。绝缘层32和牺牲材料层(例如，控制栅电极或牺牲材料层)42的配对的重复数量可以在2到1024的范围内，并且典型地在8到256的范围内，但是也可以使用更大的重复数量。堆叠中的顶部栅电极和底部栅电极可以用作选择栅电极。在一个实施例中，交替堆叠(32、42)中的每个牺牲材料层42可以具有在每个相应的牺牲材料层42内基本不变的均匀厚度。
尽管使用其中间隔物材料层是随后被导电层替换的牺牲材料层42的实施例描述了本公开，但是在此明确地设想了其中牺牲材料层被形成为导电层的实施例。在这种情况下，可以省略用导电层替换间隔物材料层的步骤。
可选地，可以在交替堆叠(32、42)上方形成绝缘盖层70。绝缘盖层70包括与牺牲材料层42的材料不同的电介质材料。在一个实施例中，绝缘盖层70可以包括如上所述的可用于绝缘层32的电介质材料。绝缘盖层70可以具有比每个绝缘层32更大的厚度。绝缘盖层70可以例如通过化学气相沉积来沉积。在一实施例中，绝缘盖层70可以是氧化硅层。
参照图3，可以在接触区域300内形成阶梯状腔室，该接触区域位于位于存储器阵列区(例如，器件区域)100与包含用于外围电路的至少一个半导体器件的外围设备区域200之间。阶梯状腔室可以具有各种阶梯状表面，使得阶梯状腔室的水平横截面形状根据距衬底(9、10)的顶表面的垂直距离而逐步变化。在一个实施例中，可以通过重复执行一组处理步骤来形成阶梯状腔室。该组处理步骤可以包括例如第一类型的蚀刻工艺以及第二类型的蚀刻工艺，该第一类型的蚀刻工艺将腔室的深度垂直地增加一个或多个层级，而该第二类型的蚀刻工艺横向扩展要在随后的第一类型的蚀刻工艺中垂直蚀刻的区域。如本文所用，包括交替的多个层的结构的“层级(level)”被定义为该结构内的一对第一材料层和第二材料层的相对位置。
在形成阶梯状腔室之后，交替堆叠(32、42)的外围部分在形成阶梯状腔室之后可以具有阶梯状表面。如本文所用，“阶梯状表面”是指一组表面，其包括至少两个水平表面和至少两个垂直表面，使得每个水平表面邻接从该水平表面的第一边缘向上延伸的第一垂直表面，并且邻接从该水平表面的第二边缘向下延伸的第二垂直表面。“阶梯状腔室”是指具有阶梯状表面的腔室。
通过图案化交替堆叠(32、42)来形成台面区域。与交替堆叠(32、42)内的最上面的牺牲材料层42不同，每个牺牲材料层42比交替堆叠(32、42)内的任何上覆的牺牲材料层42横向延伸得更远。台面区域包括交替堆叠(32、42)的阶梯状表面，这些阶梯状表面从交替堆叠(32、42)内的最底层连续地延伸到交替堆叠(32、42)内的最顶层。
可以通过在其中沉积电介质材料而在阶梯状腔室中形成反阶梯状电介质材料部分65(即绝缘填充材料部分)。例如，可以在阶梯状腔室中沉积诸如氧化硅的电介质材料。可以例如通过化学机械平坦化(CMP)从绝缘盖层70的顶表面上方去除沉积的电介质材料的多余部分。
填充阶梯状腔室的所沉积的电介质材料的剩余部分构成了反阶梯状的电介质材料部分65。如本文所用，“反阶梯状(retro-stepped)”元件是指具有阶梯状表面和随着从该元件所在的衬底的顶表面起的垂直距离而单调增加的水平横截面面积的元件。如果将氧化硅用于反阶梯状电介质材料部分65，则反阶梯状电介质材料部分65的氧化硅可以掺杂或可以不掺杂诸如B、P和/或F的掺杂剂。
参照图4A和图4B，可以在绝缘盖层70和反阶梯状电介质材料部分65上方形成至少包括光致抗蚀剂层的光刻材料堆叠(未示出)，并且可以对其进行光刻图案化以在其中形成开口。这些开口包括形成在存储器阵列区100上方的第一组开口和形成在接触区域300上方的第二组开口。借助于采用图案化的光刻材料堆叠作为蚀刻掩模的至少一种各向异性蚀刻，可以通过绝缘盖层70或反阶梯状电介质材料部分65并通过交替堆叠(32，42)来转印光刻材料堆叠中的图案。对在图案化光刻材料堆叠中的开口下方的交替堆叠(32、42)的一些部分进行蚀刻，以形成存储器开口49和支撑开口19。如本文中所用，“存储器开口”是指随后在其中形成诸如存储器堆叠结构的存储元件的结构。如本文所用，“支撑开口”是指随后在其中形成机械地支撑其他元件的支撑结构(例如，支柱结构)的结构。穿过绝缘盖层70和存储器阵列区100中的整个交错堆叠(32、42)来形成存储器开口49。穿过反阶梯状电介质材料部分65和在接触区域300中的阶梯状表面下方的交替堆叠(32、42)的一部分来形成支撑开口19。
存储器开口49延伸穿过整个交替堆叠(32、42)。支撑开口19延伸穿过交替堆叠(32、42)内的层的子集。用于蚀刻穿透交替堆叠(32、42)的材料的各向异性蚀刻工艺的化学性质可以交替以优化交替堆叠(32、42)中的第一材料和第二材料的蚀刻。各向异性蚀刻可以是例如一系列反应离子蚀刻。存储器开口49和支撑开口19的侧壁可以是基本垂直的，或者可以是锥形的。随后可以例如通过灰化去除图案化的光刻材料堆叠。
可以穿过基底绝缘层12形成存储器开口49和支撑开口19，使得存储器开口49和支撑开口19从交替堆叠(32、42)的顶表面至少延伸到包括半导体材料层10的最顶上表面的水平面。在一个实施例中，在每个存储器开口49和每个支撑开口19的底部处物理暴露半导体材料层10的顶表面之后，可以可选地执行对半导体材料层10的过度蚀刻。可以在去除光刻材料堆叠之前或之后执行该过度蚀刻。换句话说，半导体材料层10的凹进表面可以从半导体材料层10的裸露顶表面垂直地偏移一个凹进深度。该凹进深度可以例如在1nm至50nm的范围内，但是也可以采用更小或更大的凹进深度。过度蚀刻是可选的，并且可以省略。如果不执行过度蚀刻，则存储器开口49和支撑开口19的底表面可以与半导体材料层10的最顶上表面共面。
存储器开口49和支撑开口19中的每一个可以包括基本垂直于衬底的最顶上表面延伸的侧壁(或多个侧壁)。可以在存储器阵列区100中形成存储器开口49的二维阵列。可以在接触区域300中形成支撑开口19的二维阵列。衬底半导体层9和半导体材料层10共同构成衬底(9，10)，其可以是半导体衬底。可替代地，可以省略半导体材料层10，并且存储器开口49和支撑开口19可以延伸至衬底半导体层9的顶表面。
图5A-图5H示出了存储器开口49中的结构变化，该存储器开口是图4A和图4B的第一示例性结构中的存储器开口49中的一个。在每个其他存储器开口49和每个支撑开口19中同时发生相同的结构变化。
参照图5A，其示出了图4A和图4B的示例性器件结构中的存储器开口49。存储器开口49延伸穿过绝缘盖层70、交替堆叠(32、42)、基底绝缘层12，并且可选地延伸到半导体材料层10的上部中。在该处理步骤中，每个支撑开口19可以延伸穿过反阶梯状电介质材料部分65、交替堆叠(32、42)中的层的子集、基底绝缘层12，并且可选地穿过半导体材料层10的上部。每个存储器开口的底表面相对于半导体材料层10的顶表面的凹进深度可以在0nm至30nm的范围内，但是也可以采用更大的凹进深度。可选地，可以例如通过各向同性蚀刻使牺牲材料层42部分地横向凹进以形成横向凹部(未示出)。
参照图5B，可以通过例如选择性外延在每个存储器开口49和每个支撑开口19的底部形成可选的基座沟道部分(例如，外延基座)11。每个基座沟道部分11包括与半导体材料层10的单晶半导体材料外延对准的单晶半导体材料。在一个实施例中，基座沟道部分11可以掺杂有与半导体材料层10相同的导电类型的电掺杂剂。
在一个实施例中，每个基座沟道部分11的顶表面可以形成在包括牺牲材料层42的顶表面的水平面上方。在这种情况下，随后可以通过用相应的导电材料层替换位于包括基座沟道部分11的顶表面的水平面下方的每个牺牲材料层42来形成至少一个源极选择栅电极。基座沟道部分11可以是晶体管沟道的一部分，该晶体管沟道在随后将形成在衬底(9、10)中的源极区与随后将形成在存储器开口49的上部中的漏极区之间延伸。在基座沟道部分11上方的存储器开口49的未填充部分中存在腔室49’。在一个实施例中，基座沟道部分11可以包括单晶硅。在一个实施例中，基座沟道部分11可以具有第一导电类型的掺杂，该掺杂与基座沟道部分接触的半导体材料层10的导电类型相同。如果不存在半导体材料层10，则可以在衬底半导体层9上直接形成基座沟道部分11，该衬底半导体层9可以具有第一导电类型的掺杂。
参照图5C，可以在存储器开口49中顺序沉积包括阻挡电介质层52、电荷存储层54、隧穿电介质层56和可选的第一半导体沟道层601的层堆叠。
阻挡电介质层52可以包括单个电介质材料层或多个电介质材料层的堆叠。在一个实施例中，阻挡电介质层可以包括基本上由电介质金属氧化物组成的电介质金属氧化物层。如本文所用，电介质金属氧化物是指包括至少一种金属元素和至少氧的电介质材料。电介质金属氧化物可以基本上由至少一种金属元素和氧组成，或者可以基本上由至少一种金属元素、氧和至少一种非金属元素(诸如氮)组成。在一个实施例中，阻挡电介质层52可以包括介电常数大于7.9(即，其介电常数大于氮化硅的介电常数)的电介质金属氧化物。
电介质金属氧化物的非限制性示例包括氧化铝(Al2O3)、氧化铪(HfO2)、氧化镧(LaO2)、氧化钇(Y2O3)、氧化钽(Ta2O5)、其硅酸盐、其氮掺杂化合物、其合金，以及其堆叠。电介质金属氧化物层可以例如通过化学气相沉积(CVD)、原子层沉积(ALD)、脉冲激光沉积(PLD)、液体源雾化化学沉积或其组合来沉积。电介质金属氧化物层的厚度可以在1nm至20nm的范围内，但是也可以采用更小或更大的厚度。电介质金属氧化物层随后可以用作电介质材料部分，其阻止存储的电荷泄漏到控制栅电极。在一个实施例中，阻挡电介质层52包括氧化铝。在一个实施例中，阻挡电介质层52可以包括具有不同材料组分的多个电介质金属氧化物层。
替代地或附加地，阻挡电介质层52可以包括诸如氧化硅、氮氧化硅、氮化硅或其组合的电介质半导体化合物。在一个实施例中，阻挡电介质层52可以包含氧化硅。在这种情况下，可以通过诸如低压化学气相沉积、原子层沉积或其组合的保形沉积方法来形成阻挡电介质层52的电介质半导体化合物。电介质半导体化合物的厚度可以在1nm至20nm的范围内，但是也可以采用更小或更大的厚度。可替代地，可以省略阻挡电介质层52，并且可以在随后要形成的存储器膜的表面上形成背侧凹部之后，形成背侧阻挡电介质层。
随后，可以形成电荷存储层54。在一个实施例中，电荷存储层54可以是包括电介质电荷俘获材料(其可以是例如氮化硅)的电荷俘获材料的连续层或图案化离散部分。可替代地，电荷存储层54可以包括导电材料的连续层或图案化离散部分，例如掺杂的多晶硅或金属材料，其通过例如在横向凹部内形成到牺牲材料层42中而被图案化成多个电隔离部分(例如，浮栅)。在一个实施例中，电荷存储层54包括氮化硅层。在一个实施例中，牺牲材料层42和绝缘层32可以具有垂直重合的侧壁，并且电荷存储层54可以形成为单个连续层。
在另一实施例中，牺牲材料层42可以相对于绝缘层32的侧壁横向地凹进，并且沉积工艺和各向异性蚀刻工艺的组合可以用来形成电荷存储层54，作为垂直间隔开的多个存储器材料部分。尽管使用其中电荷存储层54是单个连续层的实施例描述了本公开，但是本文中明确设想了其中电荷存储层54被垂直间隔开的多个存储器材料部分(其可以是电荷俘获材料部分或电隔离的导电材料部分)代替的实施例。
电荷存储层54可以形成为均质组分的单个电荷存储层，或者可以包括多个电荷存储层的堆叠。多个电荷存储层(如果采用的话)可以包括多个间隔开的浮栅材料层，这些浮栅材料层包含导电材料(例如，诸如钨、钼、钽、钛、铂、钌的金属及其合金，或者诸如硅化钨、硅化钼、硅化钽、硅化钛、硅化镍、硅化钴的金属硅化物，或者它们的组合)和/或半导体材料(例如包括至少一种元素半导体元素或至少一种化合物半导体材料的多晶或非晶半导体材料)。替代地或附加地，电荷存储层54可以包括绝缘电荷俘获材料，诸如一个或多个氮化硅区段。可替代地，电荷存储层54可以包括导电纳米颗粒，例如金属纳米颗粒，其可以是例如钌纳米颗粒。电荷存储层54可以例如通过化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)或任何合适的沉积技术来形成，以便在其中存储电荷。电荷存储层54的厚度可以在2nm至20nm的范围内，但是也可以采用更小或更大的厚度。
隧穿电介质层56包括电介质材料，通过该电介质材料可以在合适的电偏压条件下进行电荷隧穿。可以通过热载流子注入或通过Fowler-Nordheim隧穿诱发的电荷转移来进行电荷隧穿，这取决于要形成的整体式三维NAND串存储器件的操作模式。隧穿电介质层56可以包括氧化硅、氮化硅、氮氧化硅、电介质金属氧化物(例如氧化铝和氧化铪)、电介质金属氮氧化物、电介质金属硅酸盐、其合金和/或它们的组合。在一个实施例中，隧穿电介质层56可以包括第一氧化硅层、氮氧化硅层和第二氧化硅层的堆叠，其通常被称为ONO堆叠。在一个实施例中，隧穿电介质层56可以包括基本不含碳的氧化硅层或基本不含碳的氮氧化硅层。隧穿电介质层56的厚度可以在2nm至20nm的范围内，但是也可以采用更小或更大的厚度。
可选的第一半导体沟道层601包括半导体材料，例如至少一种元素半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料，或本领域中已知的其他半导体材料。在一个实施例中，第一半导体沟道层601包括非晶硅或多晶硅。可以通过诸如低压化学气相沉积(LPCVD)的保形沉积方法来形成第一半导体沟道层601。第一半导体沟道层601的厚度可以在2nm至10nm的范围内，但是也可以采用更小或更大的厚度。在每个存储器开口49的未被沉积材料层(52、54、56、601)填充的体积中形成腔室49’。
参照图5D，使用至少一个各向异性蚀刻工艺顺序地各向异性蚀刻可选的第一半导体沟道层601、隧穿电介质层56、电荷存储层54、阻挡电介质层52。可以通过至少一个各向异性蚀刻工艺去除位于绝缘盖层70的顶表面上方的第一半导体沟道层601、隧穿电介质层56、电荷存储层54和阻挡电介质层52的部分。此外，可以去除在每个腔室49’的底部处的第一半导体沟道层601、隧穿电介质层56、电荷存储层54和阻挡电介质层52的水平部分，以在其剩余部分中形成开口。可以通过各向异性蚀刻工艺来蚀刻第一半导体沟道层601、隧穿电介质层56、电荷存储层54和阻挡电介质层52中的每一个。
第一半导体沟道层601的每个剩余部分可以具有管状构型。电荷存储层54可以包括电荷俘获材料或浮栅材料。在一个实施例中，每个电荷存储层54可以包括在编程时存储电荷的电荷存储区域的垂直堆叠。在一个实施例中，电荷存储层54可以是在其中与牺牲材料层42相邻的每个部分构成电荷存储区域的电荷存储层。
基座(pedestal)沟道部分11的表面(或者如果不使用基座沟道部分11，则为半导体材料层10的表面)可以穿过第一半导体沟道层601、隧穿电介质层56、电荷存储层54和阻挡电介质层52而在开口下方物理暴露。可选地，在每个腔室49’的底部处的物理暴露的半导体表面可以垂直地凹进，使得腔室49’下面的凹进的半导体表面从基座沟道部分11的最顶上表面(或在不使用基座沟道部分11的情况下为半导体材料层10)垂直地偏移一个凹进距离。穿隧电介质层56位于电荷存储层54上方。在存储器开口49中的一组阻挡电介质层52、电荷存储层54和隧穿电介质层56构成了存储器膜50，其包括通过阻挡电介质层52和隧穿电介质层56与周围材料绝缘的多个电荷存储区域(体现为电荷存储层54)。在一个实施例中，第一半导体沟道层601、隧穿电介质层56、电荷存储层54和阻挡电介质层52可以具有垂直重合的侧壁。
参照图5E，可以将第二半导体沟道层602直接沉积在基座沟道部分11或半导体材料层10(如果省略了部分11)的半导体表面上，并且直接沉积在第一半导体沟道层601上。第二半导体沟道层602包括半导体材料，例如至少一种元素半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料，或本领域中已知的其他半导体材料。在一个实施例中，第二半导体沟道层602包括非晶硅或多晶硅。可以通过诸如低压化学气相沉积(LPCVD)的保形沉积方法来形成第二半导体沟道层602。第二半导体沟道层602的厚度可以在2nm至10nm的范围内，但是也可以采用更小或更大的厚度。第二半导体沟道层602可以部分地填充每个存储器开口中的腔室49’，或者可以完全填充每个存储器开口中的腔室。
第一半导体沟道层601和第二半导体沟道层602的材料被统称为半导体沟道材料。换句话说，半导体沟道材料是第一半导体沟道层601和第二半导体沟道层602中的所有半导体材料的集合。
参照图5F，在每个存储器开口中的腔室49’没有被第二半导体沟道层602完全填充的情况下，可以在腔室49’中沉积电介质芯层62L以填充每个存储器开口中的腔室49’的任何剩余部分。电介质芯层62L包括诸如氧化硅或有机硅酸盐玻璃的电介质材料。可以通过诸如低压化学气相沉积(LPCVD)的保形沉积方法或者诸如旋涂的自平坦化沉积工艺来沉积电介质芯层62L。
参照图5G，可以例如通过从绝缘盖层70的顶表面上方的凹进蚀刻来去除电介质芯层62L的水平部分。电介质芯层62L的每个剩余部分构成电介质芯62。此外，可以通过平坦化工艺去除位于绝缘盖层70的顶表面上方的第二半导体沟道层602的水平部分，该平坦化工艺可以采用凹进蚀刻或化学机械平坦化(CMP)。第二半导体沟道层602的每个剩余部分可以整体位于存储器开口49内或整体位于支撑开口19内。
第一半导体沟道层601和第二半导体沟道层602的每个相邻对可以共同形成存储器层级沟道部分60，当包括存储器层级沟道部分60的垂直NAND器件导通时，电流可以流过该存储器层级沟道部分。隧穿电介质层56被电荷存储层54包围，并且横向包围存储器层级沟道部分60的一部分。阻挡电介质层52、电荷存储层54和隧穿电介质层56的每个相邻组共同构成存储器膜50，该存储器膜可以以宏观的保留时间存储电荷。在一些实施例中，阻挡电介质层52在该步骤中可以不存在于存储器膜50中，并且阻挡电介质层可以在形成背侧凹部之后随后形成。如本文所用，宏观保留时间是指适合于将存储设备作为永久存储设备进行操作的保留时间，例如超过24小时的保留时间。
参照图5H，每个电介质芯62的顶表面可以进一步凹入每个存储器开口内，例如，通过凹进蚀刻至位于绝缘盖层70的顶表面与绝缘盖层70的底表面之间的深度。可以通过在电介质芯62上方的每个凹进区域内沉积掺杂的半导体材料来形成增强掺杂区63。掺杂的半导体材料可以是例如掺杂的多晶硅。可以例如通过化学机械平坦化(CMP)或凹进蚀刻从绝缘盖层70的顶表面上方去除沉积的半导体材料的多余部分，以形成增强掺杂区63。
根据本公开的实施例，增强掺杂区63可以具有与存储器层级沟道部分60相同的导电类型(其为第一导电类型)的掺杂。因此，半导体材料层10、基座沟道部分11、存储器层级沟道部分60和增强掺杂区63可以具有相同类型的掺杂，即第一导电类型的掺杂。这样一来，增强掺杂区63不是穿过存储器开口49形成的垂直场效应晶体管的源极区或漏极区。每个增强掺杂区63是相应的垂直半导体沟道的一部分，并且具有比随后形成的存储器层级沟道部分60或漏极选择层级沟道部分更大的掺杂剂浓度。通过局部增加增强掺杂区63中的掺杂剂浓度，可以在随后形成的垂直场效应晶体管的操作期间增加垂直半导体沟道的电导率。
在说明性示例中，第一和第二半导体沟道层(601、602)中的每一个可以具有在1.0×1014/cm3至3.0×1017/cm3的范围内的掺杂剂浓度，并且每个增强掺杂区63可以具有在1.0×1016/cm3至1.0×1020/cm3的范围内的掺杂剂浓度。随后要形成的漏极选择层级沟道部分可以具有在1.0×1014/cm3至3.0×1017/cm3的范围内的掺杂剂浓度。
在存储器开口49内的存储器膜50和存储器层级沟道部分60(其为垂直半导体沟道的一部分)的每个组合构成了存储器堆叠结构55。存储器堆叠结构55是半导体沟道、隧穿电介质层、体现为电荷存储层54的一部分的多个存储元件以及可选的阻挡电介质层52的组合。
参照图6A、图6B和图7A-图7C，其示出了分别在存储器开口49和支撑开口19内形成存储器开口填充结构58和支撑柱结构20之后的第一示例性结构。在存储器开口49内的基座沟道部分11(如果存在)、存储器堆叠结构55、电介质芯62和增强掺杂区63的每个组合在本文中被称为存储器开口填充结构58。在每个支撑开口19内的基座沟道部分11(如果存在)、存储器膜50、存储器层级沟道部分60、电介质芯62和增强掺杂区63(其为电性闲置的虚拟结构，在最终器件结构中不会有任何导电结构从上方与之直接接触)的每个组合填充相应的支撑开口19并构成支撑柱结构20。存储器开口填充结构58的实例可以形成在图4A和图4B的结构的每个存储器开口49内。支撑柱结构20的实例可以形成在图4A和图4B的结构的每个支撑开口19内。
每个示例性存储器堆叠结构55包括存储器层级沟道部分60，该存储器层级沟道部分可以包括多个半导体沟道层(601、602)以及存储器膜50。存储器膜50可以包括横向围绕存储器层级沟道部分60的隧穿电介质层56以及横向围绕隧穿电介质层56(体现为存储器材料层54)和可选的阻挡电介质层52的电荷存储区的垂直堆叠。虽然采用存储器堆叠结构的说明性构型描述了本公开，但是本公开的方法可以应用于替代的存储器堆叠结构，该替代的存储器堆叠结构包括用于存储器膜50和/或用于存储器层级沟道部分60的不同层堆叠或结构。
通常，第一示例性结构包括绝缘层32和形成在衬底(9、10)上方的间隔物材料层的交替层叠，使得间隔物材料层被形成为牺牲材料层42且随后用导电层代替，或者被形成为导电层。存储器堆叠结构55的阵列延伸穿过该交替堆叠，并且被布置成沿着第一水平方向hd1延伸且沿着第二水平方向hd2间隔开的行。每个存储器堆叠结构55包括存储器膜50和与存储器膜的内侧壁接触的存储器层级沟道部分。
参照图8A-图8C，可以在绝缘盖层70和存储器堆叠结构55上方形成隔离间隔层270。隔离间隔层270可以包括诸如氧化硅、电介质金属氧化物或氮氧化硅的电介质材料，并且可以具有在5nm至100nm的范围内的厚度，但是也可以采用更小或更大的厚度。
随后可以形成至少一个牺牲基质材料层。在一个实施例中，至少一个牺牲基质材料层可以由单个牺牲基质材料层组成，在本文中被称为牺牲基质材料层272。该牺牲基质材料层272包括相对于下衬层(即隔离间隔层270)的材料可选择性地去除的材料。在一个实施例中，牺牲基质材料层272可以包括与牺牲材料层42相同的材料。在说明性示例中，牺牲基质材料层272和牺牲材料层42可以包括氮化硅。在一个实施例中，牺牲基质材料层272可以具有在从牺牲材料层42的平均厚度的两倍到牺牲材料层42的平均厚度的十倍的范围内的厚度。例如，牺牲基质材料层272可以具有在100nm至600nm的范围内的厚度，但是也可以采用更小或更大的厚度。
参照图9A-图9C，可以穿过牺牲基质材料层272形成柱形开口(cylindricalopening)的阵列。柱形开口的阵列可以具有与存储器开口49和支撑开口19相同的周期性。在一个实施例中，可以在牺牲基质材料层272上方施加光致抗蚀剂层(未示出)，并且可以采用与形成用于存储器开口49和支撑开口19的图案的相同光刻掩模来图案化该光致抗蚀剂层。随后可以将光致抗蚀剂层中的图案转移通过牺牲基质材料层272，以形成柱形开口的阵列。
在一个实施例中，每个柱形开口可以与下面的存储器开口填充结构58和支撑开口填充结构20中的一个对准。因此，穿过每个柱形开口的几何中心的垂直轴线可以与穿过下面的存储器开口填充结构58和支撑开口填充结构20中的一个的几何中心的垂直轴线重合或者横向偏移一定量，该量小于在稍后图案化光刻胶期间所采用的光刻对准工艺的过度公差。通常，可以采用用于图案化存储器开口49和支撑开口19的相同光刻掩模来形成柱形开口的阵列。因此，覆盖在存储器堆叠结构58的阵列上的柱形开口的每个阵列可以沿着第一水平方向hd1和第二水平方向hd2具有与存储器堆叠结构58的阵列相同的周期性。
可以在每个柱形开口的底部处物理地暴露存储器层级沟道部分60和增强掺杂区63中的相应一个的顶表面。柱形开口的横向尺度可以等于、可以大于或可以小于存储器开口49或支撑开口19的横向尺度，这取决于光致抗蚀剂层的光刻图案化期间的曝光条件。这样一来，柱形开口可以具有与下面的存储器开口49或下面的支撑开口19的水平横截面形状大体匹配的任何二维封闭形状。
可以在柱形开口的侧壁上形成多个栅极电介质250。可以通过沉积诸如氧化硅层和/或电介质金属氧化物层之类的保形栅极电介质材料层并且通过蚀刻该保形栅极电介质材料层的水平部分的各向异性蚀刻工艺来形成多个栅极电介质250。因此，每个栅极电介质250可以具有管状形状。每个栅极电介质250的水平横截面形状可以独立于横截面平面的高度。在内侧壁与外侧壁之间测量的每个栅极电介质250的厚度可以在1.5nm至10nm的范围内，例如在2nm至6nm之间，但是也可以采用更小或更大的厚度。
可以栅极电介质250的内侧壁上并且在牺牲基质材料层272上方沉积保形半导体材料层260L。保形半导体材料层260L包括具有第一导电类型的掺杂的半导体材料(例如，多晶硅或非晶硅)，该第一导电类型是与存储器层级沟道部分60和增强掺杂区63的掺杂相同的导电类型。保形半导体材料层260L可以通过低压化学气相沉积(LPCVD)或原子层沉积(ALD)进行沉积，并且可以通过原位掺杂进行掺杂。保形半导体材料层260L的厚度可以在4nm至20nm的范围内，但是也可以采用更小或更大的厚度。
在柱形开口没有被保形半导体材料层260L完全填充的情况下，可以在柱形开口的未填充体积中将漏极选择层级电介质芯层262L沉积在保形半导体材料层260L上。漏极选择层级电介质芯层262L包括诸如氧化硅的电介质材料。
参照图10A-图10C，可以执行凹进蚀刻以从牺牲基质材料层272的顶表面上方去除漏极选择层级电介质芯层262L和保形半导体材料层260L的水平部分。凹进蚀刻工艺可以包括不加选择地去除漏极选择层级电介质芯层262L和保形半导体材料层260L的材料的单个蚀刻步骤，或者可以包括去除漏极选择层级电介质芯层262L的材料的第一蚀刻步骤以及去除保形半导体材料层260L的材料的第二蚀刻步骤。
在去除漏极选择层级电介质芯层262L和保形半导体材料层260L的水平部分之后，可以扩展凹进蚀刻工艺的蚀刻步骤，以使漏极选择层级电介质芯层262L和保形半导体材料层260L中的每一个垂直地凹进到包括牺牲基质材料层272的顶表面的水平面以下。包括牺牲基质材料层272的顶表面的水平面以下的凹进深度可以在40nm至200nm的范围内，但是也可以采用更小或更大的凹进深度。
相应的柱形开口中的保形半导体材料层260L的每个图案化部分构成了漏极选择层级沟道部分260。漏极选择层级电介质芯层262L的每个图案化部分构成漏极选择层级电介质芯262。每个漏极选择层级电介质芯262可以具有柱状。每个漏极选择层级沟道部分260横向环绕漏极选择层级电介质芯262。每个栅极电介质250横向环绕漏极选择层级沟道部分260。
随后，可以执行各向同性蚀刻工艺以各向同性地蚀刻牺牲基质材料层272的材料。牺牲基质材料层272的垂直表面和水平表面可以各向同性地凹进。覆盖在漏极选择层级沟道部分260上的每个凹进区271的最大横向尺度增加了凹进距离的两倍，该凹进距离可以在5nm至30nm的范围内，但是也可以采用更小或更大的凹进距离。
参照图11A-图11C，在覆盖在漏极选择层级沟道部分260上的凹进区271中沉积具有第二导电类型的掺杂的掺杂半导体材料。第二导电类型与第一导电类型相反。例如，如果第一导电类型是p型，则第二导电类型是n型，反之亦然。可以将掺杂半导体材料平坦化以从包括牺牲基质材料层272的顶表面的水平面上方去除多余的部分。可以通过凹进蚀刻或化学机械平坦化来执行掺杂半导体材料的平坦化。凹进区中的掺杂半导体材料的每个剩余部分构成了漏极区263。在一个实施例中，可以在漏极区263和漏极选择层级沟道部分260之间的每个界面处形成p-n结。
漏极区263可以形成在每个漏极选择层级沟道部分260的顶部上。每组相邻的栅极电介质250、漏极选择层级沟道部分260、漏极区263和漏极选择层级电介质芯262(如果存在的话)构成漏极选择层级组件115。通常，漏极选择层级组件115的阵列可以穿过至少一个牺牲基质材料层(其可以是牺牲基质材料层272)形成。漏极选择层级组件115的阵列沿着第一水平方向hd1和第二水平方向hd2具有与存储器堆叠结构55的阵列相同的周期性，并且覆盖在交替堆叠(32、42)上。每个漏极选择层级组件115包括接触相应的存储器层级沟道部分60的漏极选择层级沟道部分260。
参照图12A-图12C，可以在第一示例性结构上方施加光致抗蚀剂层277，并且可以对其进行光刻图案化以在将在相邻的成对的漏极选择栅电极之间提供电隔离的区域中形成线形图案。在一个实施例中，光致抗蚀剂层277的图案化部分可以具有沿着存储器开口填充结构58的一对行的长度方向(即沿着第一水平方向hd1)延伸的一对纵向侧壁。光致抗蚀剂层277的每个图案化部分的第一纵向侧壁277A可以覆盖作为相邻行对的两行存储器开口填充结构58内的第一行存储器开口填充结构58，并且光致抗蚀剂层277的每个图案化部分的第二纵向侧壁277B可以覆盖两行存储器开口填充结构58内的第二行存储器开口填充结构58。光致抗蚀剂层277的每个图案化部分的宽度(其沿着垂直于纵向侧壁方向的方向测量)可以在行间间距p的0.5倍至行间间距p的1.5倍的范围内，并且可以在行间间距p的0.7倍至行间间距p的1.3倍的范围内。
可以执行各向异性蚀刻工艺，该蚀刻工艺相对于漏极区263的材料选择性地蚀刻牺牲基质材料层272的材料。例如，如果牺牲基质材料层272包括氮化硅，则可以采用相对于漏极区263的半导体材料选择性地蚀刻氮化硅的各向异性蚀刻工艺。在各向异性蚀刻工艺期间，光致抗蚀剂层277和漏极区263保护下面的牺牲基质材料层272的遮掩部分。这样一来，光致抗蚀剂层277和漏极区263的组合用作各向异性蚀刻牺牲基质材料层272的蚀刻掩模。隔离间隔层270可以用作各向异性蚀刻工艺的蚀刻停止层。
使用图案化光致抗蚀剂层277和漏极选择层级组件115的阵列(并且具体为漏极区263的阵列)的组合作为蚀刻掩模进行各向异性蚀刻。大致沿着第一水平方向hd1延伸的横向延伸沟槽273形成在牺牲基质材料层272中。如本文所用，如果最突出的延伸方向是一个特定方向，则结构“大致沿着”该特定方向延伸。这种结构的一些部分可以沿着与该特定方向不同的方向局部地延伸，只要整体方向和最突出的延伸方向是该特定方向即可。
每个横向延伸沟槽273可以沿着第一水平方向hd1横向延伸。每个横向延伸沟槽273由大致沿着第一水平方向hd1延伸的两个纵向侧壁横向地界定。对于位于漏极选择层级组件115的相邻两行之间的每个横向延伸沟槽273，两个纵向侧壁中的每一个可以包括牺牲基质材料层272的平面侧壁段272P和牺牲基质材料层272的凸面侧壁段272C的相应交替序列。如本文所用，“平面侧壁段”是指完全包含在二维欧几里德平面内的侧壁区段。如本文所用，“凸面侧壁段”是指完全包含在凸表面内的侧壁区段。如本文所用，“凹面侧壁段”是指完全包含在凹表面内的侧壁区段。在一个实施例中，对于位于漏极选择层级组件115的相邻两行之间的每个横向延伸沟槽273，两个纵向侧壁中的每一个可以包括牺牲基质材料层272的垂直平面侧壁段和牺牲基质材料层272的垂直凸面侧壁段的相应交替序列。如本文所用，“垂直平面侧壁段”是指沿垂直方向笔直延伸的平面侧壁段。如本文所用，“垂直凸面侧壁段”是指沿竖直方向笔直延伸的凸面侧壁段。如本文所用，“竖直凹面侧壁段”是指沿着竖直方向笔直延伸的凹面侧壁段。
对于位于漏极选择层级组件115的最外行周围的每个横向延伸沟槽273，两个纵向侧壁中的一个可以包括牺牲基质材料层272的平面侧壁段272P和牺牲基质材料层272的凸面侧壁段272C的相应交替序列，并且两个纵向侧壁中的另一个可以由单个笔直的竖直侧壁272S组成。在一个实施例中，对于位于漏极选择层级组件115的相邻两行之间的每个横向延伸沟槽273，两个纵向侧壁中的一个可以包括牺牲基质材料层272的垂直平面侧壁段272P和牺牲基质材料层272的垂直凸面侧壁段272C的相应交替序列。随后可以例如通过灰化去除光致抗蚀剂层277。
参照图13A-图13C，可以通过保形沉积工艺来沉积牺牲间隔物材料层274L。牺牲间隔物材料层274L包括牺牲材料，该牺牲材料可以相对于漏极区263和隔离间隔层270的材料被选择性地去除。在一个实施例中，牺牲间隔物材料层274L可以与牺牲基质材料层272的材料(例如氮化硅)相同。牺牲间隔物材料层274L的厚度可以在图12A-图12C的处理步骤中形成的横向延伸沟槽273的最小横向宽度的5％至35％的范围内。
参照图14A-图14C，可以各向异性地蚀刻牺牲间隔物材料层274L以去除水平部分。牺牲间隔物材料层274的每个剩余部分构成了牺牲间隔物274。因此，通过沉积并各向异性地蚀刻牺牲间隔物材料层274L，在横向延伸沟槽273内形成了牺牲间隔物274。横向延伸的未填充腔室275比在图12A-图12C的处理步骤中形成的横向延伸沟槽273更窄。横向延伸的腔室275的侧壁从包括漏极区263的侧壁的垂直平面(其具有柱形表面)横向偏移出牺牲间隔物274的横向厚度。
参照图15A-图15C，可以沉积可平坦化的电介质材料(例如，氧化硅)以填充横向延伸沟槽。所沉积的电介质材料的多余部分可以通过平坦化工艺从包括漏极区263的顶表面的水平面上方去除，该平坦化工艺可以包括凹进蚀刻和/或化学机械平坦化。填充横向延伸腔室的电介质材料的每个剩余部分构成了漏极选择层级隔离带72，其为大致沿着第一水平方向hd1(例如，字线方向)延伸的连续的电介质材料部分。因此，漏极选择层级隔离带72的体积可以等同于横向延伸沟槽273的体积减去牺牲间隔物274的体积。
每个漏极选择层级隔离带72包括大致沿着第一水平方向hd1延伸的一对纵向侧壁。该对纵向侧壁中的每一个包括平面侧壁部分72P和凸面侧壁部分72C的横向交替序列。在一个实施例中，该对纵向侧壁中的每一个包括垂直平面侧壁部分72P和垂直凸面侧壁部分72C的横向交替序列。每个凸面侧壁部分与漏极选择层级组件115中相应的最接近的一个的侧壁等距，该距离为牺牲间隔物274的横向厚度。
参照图16A-图16E，可以在牺牲基质材料层272、漏极选择层级隔离带72和漏极选择层级组件115上方施加光致抗蚀剂层(未显示)。如图16D所示，对光致抗蚀剂层进行光刻图案化以在漏极选择层级组件115的群簇之间的区域中形成开口。存储器开口填充结构58和漏极选择层级组件115的每个垂直堆叠构成了垂直晶体管堆叠结构358，该垂直晶体管堆叠结构358包括垂直半导体沟道(60、260)、电荷存储元件以及防止与随后形成的各种控制栅极的电气短路的各种电介质材料层，该垂直半导体沟道(60、260)包括存储器层级沟道部分60和漏极选择层级沟道部分260。支撑开口填充结构20(其为第一支撑柱结构)和漏极选择层级组件115(其为第二支撑柱结构)的每个垂直堆叠构成了支撑柱堆叠320。因此，光致抗蚀剂层包括在垂直晶体管堆叠结构358的阵列之间的开口，每个阵列可以是沿着第二水平方向hd2具有行间间距p的二维周期性阵列。
可以采用各向异性蚀刻通过牺牲基质材料层272、隔离间隔层270、绝缘盖层70、交替堆叠(32、42)和/或反阶梯状电介质材料部分65来转印光致抗蚀剂层中的图案，以形成背侧沟槽79。背侧沟槽79至少垂直延伸到衬底(9，10)的顶表面，并且在第一水平方向hd1上横向延伸穿过存储器阵列区100和接触区300。在一个实施例中，后侧沟槽79可以包括源极接触开口，随后可以在该源极接触开口中形成源极接触通孔结构。
可以例如通过灰化去除光致抗蚀剂层。背侧沟槽79可以沿着第一水平方向hd1延伸，该第一水平方向平行于字线方向，该字线方向是漏极选择层级隔离带72的长度方向。至少一个背侧沟槽79可以位于一组至少两个漏极选择层级隔离带72之间，并且一组至少一个漏极选择层级隔离带72可以位于相邻的一对背侧沟槽79之间。例如，如图16E所示，一组三个漏极选择层级隔离带72位于相邻的一对背侧沟槽79之间。
参照图17A-图17D，可以在各向同性蚀刻工艺中将各向同性蚀刻剂施加于第一示例性结构。各向同性蚀刻剂是蚀刻牺牲材料层42的第二材料、牺牲基质材料层272的材料和牺牲间隔物274的材料的蚀刻剂，其对绝缘层32的第一材料有选择性，对漏极选择层级隔离带72的材料有选择性，对漏极选择层级组件115的阵列的半导体材料有选择性，并且对存储器膜50的最外层的材料有选择性。可以相对于绝缘层32和存储器堆叠结构55选择性地去除牺牲材料层42。在去除了牺牲材料层42的体积中形成背侧凹部43。可以从隔离间隔层270的顶表面上方的漏极选择层级组件115和漏极选择层级隔离带72周围去除牺牲基质材料层272和牺牲间隔物274。
在一个实施例中，牺牲材料层42、牺牲基质材料层272和牺牲间隔物274可以包括氮化硅，并且绝缘层32、隔离间隔层270、漏极选择层级隔离带72和反阶梯状电介质材料部分65的材料可以选自氧化硅和电介质金属氧化物。
相对于第一材料和存储器膜50的最外层选择性地去除第二材料的蚀刻工艺可以是采用湿法蚀刻溶液的湿法蚀刻工艺，或者可以是气相(干)蚀刻工艺，其中蚀刻剂以气相引入到背侧沟槽79中。例如，如果牺牲材料层42包括氮化硅，则蚀刻工艺可以是湿法蚀刻工艺，其中示例性结构被浸入包括磷酸的湿法蚀刻槽中，该磷酸相对于氧化硅、硅和本领域中使用的各种其他材料选择性地蚀刻氮化硅。支撑柱结构20、反阶梯状电介质材料部分65和存储器堆叠结构55提供结构支撑，而背侧凹部43存在于先前由牺牲材料层42占据的体积内。空隙体积279保留在先前由已去除的牺牲基质材料层272和牺牲间隔物274占据的区域中。
每个背侧凹部43可以是横向延伸的腔室，该腔室的横向尺度大于该腔室的垂直范围。换句话说，每个背侧凹部43的横向尺度可以大于背侧凹部43的高度。可以在去除了牺牲材料层42的第二材料的体积中形成多个背侧凹部43。与背侧凹部43相反，在其中形成有存储器堆叠结构55的存储器开口在本文中被称为前侧开口或前侧腔室。在一个实施例中，存储器阵列区100包括具有设置在衬底(9、10)上方的多个器件层级的整体式三维NAND串的阵列。在这种情况下，每个背侧凹部43可以限定用于接收整体式三维NAND串的阵列的相应字线的空间。
多个背侧凹部43中的每一个可以基本平行于衬底(9、10)的顶表面延伸。背侧凹部43可以由下衬绝缘层32的顶表面和上覆绝缘层32的底表面垂直地界定。在一个实施例中，每个背侧凹部43可以整体上具有均匀的高度。
可以通过将半导体材料热转换和/或等离子体转换成电介质材料而将可选的外延沟道部分11和半导体材料层10的物理暴露表面部分转换成电介质材料部分。例如，可以采用热转换和/或等离子体转换将每个外延沟道部分11的表面部分转换成管状电介质间隔物116，并且将半导体材料层10的每个物理暴露表面部分转换成平面电介质部分616。在一个实施例中，每个管状电介质间隔物116可以在拓扑上与圆环面(torus)是同胚的(homeomorphic)，即大体上为环形。如本文所用，如果元件的形状可以被连续拉伸而不会破坏孔或将新的孔形成为圆环面形状，则该元件在拓扑上与圆环面是同胚的。管状电介质隔离物116包括电介质材料，该电介质材料包括与外延沟道部分11相同的半导体元件，并且还包括至少一种非金属元素，例如氧和/或氮，使得管状电介质隔离物116的材料是电介质材料。在一个实施例中，管状电介质间隔物116可以包括外延沟道部分11的半导体材料的电介质氧化物、电介质氮化物或电介质氮氧化物。类似地，每个平面电介质部分616包括电介质材料，该电介质材料包括与半导体材料层相同的半导体元素，并且还包括至少一种非金属元素，例如氧和/或氮，使得平面电介质部分616的材料是电介质材料。在一个实施例中，平面电介质部分616可以包括半导体材料层10的半导体材料的电介质氧化物、电介质氮化物或电介质氮氧化物。通过将漏极区263的表面部分转换成氧化硅部分，平面氧化物部分(未示出)可以被并列形成在半导体材料层10的顶表面上。这样的平面氧化物部分是在后续处理步骤中被去除的牺牲结构。
参照图18A-图18C，可以通过保形沉积工艺可选地形成背侧阻挡电介质层44(在图18B的插图中示出)。背侧阻挡电介质层44(如果存在的话)包括用作控制栅极电介质的一部分的电介质材料，该控制栅极电介质用于随后在背侧凹部43中形成的控制栅极。在每个存储器开口内存在阻挡电介质层52的情况下，背侧阻挡电介质层44是可选的。在省略阻挡电介质层52的情况下，存在背侧阻挡电介质层44。
背侧阻挡电介质层44可以形成在背侧凹部43中和背侧沟槽79的侧壁上。背侧阻挡电介质层44可以直接形成在绝缘层32的水平表面上和背侧凹部43内的存储器堆叠结构55的侧壁上。如果形成背侧阻挡电介质层44，则在形成背侧阻挡电介质层44之前形成管状电介质隔离物116和平面电介质部分616是可选的。在一个实施例中，可以通过诸如原子层沉积(ALD)的保形沉积工艺来形成背侧阻挡电介质层44。背侧阻挡电介质层44可以基本上由氧化铝组成。背侧阻挡电介质层44的厚度可以在1nm至15nm的范围内，例如2nm至6nm，但是也可以采用更小或更大的厚度。
背侧阻挡电介质层44的电介质材料可以是：诸如氧化铝的电介质金属氧化物；至少一种过渡金属元素的电介质氧化物；至少一种镧系元素的电介质氧化物；铝、至少一种过渡金属元素和/或至少一种镧系元素的组合的电介质氧化物。替代地或附加地，背侧阻挡电介质层可以包括氧化硅层。可以通过诸如化学气相沉积或原子层沉积的保形沉积方法来沉积背侧阻挡电介质层。背侧阻挡电介质层的厚度可以在1nm至10nm的范围内，但是也可以采用更小或更大的厚度。背侧阻挡电介质层形成在背侧沟槽79的侧壁上，绝缘层32的水平表面和侧壁上，物理上暴露于背侧凹部43的存储器堆叠结构55的侧壁表面的一部分上，以及平面电介质部分616的顶表面上。在每个背侧沟槽79的未填充有背侧阻挡电介质层的部分内存在背侧腔室79’。
随后可以通过保形沉积方法沉积至少一种导电材料。在一个实施例中，至少一种导电材料可以包括金属衬垫层和金属填充材料层。在这种情况下，金属衬垫层可以包括导电金属材料，该导电金属材料可以用作用于随后沉积的金属填充材料的扩散势垒层和/或粘合促进层。金属衬垫层可以包括诸如TiN、TaN、WN或其堆叠的导电金属氮化物材料，或者可以包括诸如TiC、TaC、WC或其堆叠的导电金属碳化物材料。在一个实施例中，金属衬垫层可以通过诸如化学气相沉积(CVD)或原子层沉积(ALD)的保形沉积工艺来沉积。金属衬垫层的厚度可以在2nm至8nm的范围内，例如3nm至6nm，但是也可以采用更小或更大的厚度。在一个实施例中，金属衬垫层可以基本上由诸如TiN的导电金属氮化物组成。
随后可以通过保形沉积方法沉积金属填充材料层，该保形沉积方法可以是例如化学气相沉积(CVD)、原子层沉积(ALD)、化学镀覆、电镀或其组合。在一个实施例中，金属填充材料层可以基本上由至少一种元素金属组成。金属填充材料层的至少一种元素金属可以选自例如钨、钴、钌、钛和钽。在一个实施例中，金属填充材料层可以基本上由单一元素金属组成。在一个实施例中，可以使用诸如WF6的含氟前体气体来沉积金属填充材料层。在一个实施例中，金属填充材料层可以是钨层，其包括作为杂质的残留水平的氟原子。金属填充材料层通过金属衬垫层与绝缘层32和存储器堆叠结构55间隔开，该金属衬垫层可以是阻止氟原子扩散穿过的金属阻挡层。金属填充材料层的厚度可以在2nm至8nm的范围内，例如3nm至6nm，但是也可以采用更小或更大的厚度。
可以选择金属衬垫层和金属填充材料层的厚度，使得每个背侧凹部43完全填充有金属衬垫层和金属填充材料层，而在每个背侧沟槽79内存在背侧腔室79’。
金属衬垫层和填充背侧凹部的金属填充材料层的组合的每个部分构成导电层46。金属衬垫层和在包括漏极区263的底表面的水平面下方且在去除了牺牲基质材料层272和牺牲间隔物274的空隙体积279内沉积的金属填充材料层的组合的每个部分构成漏极选择栅电极146。在每个背侧沟槽79的外围部分处、每个漏极选择栅电极146上方以及不位于漏极选择层级组件115的阵列下面的隔离间隔层270的区域上方形成连续导电材料层46L。
参照图19A-图19C，可以通过各向同性蚀刻工艺使连续导电材料层46L的至少一种导电材料各向同性地凹进。具体地，可以从漏极选择层级组件115的阵列上方并且从漏极选择层级组件115的阵列的上部周围去除至少一种导电材料的水平部分。覆盖隔离间隔层270的至少一种导电材料的未蚀刻的剩余部分构成了漏极选择栅电极146，其通过漏极选择层级电介质带72在横向上彼此间隔开。此外，可以通过各向同性蚀刻工艺从背侧沟槽79内部去除至少一种导电材料的垂直部分。可以控制各向同性蚀刻工艺的持续时间，以避免去除漏极选择栅电极146和导电层46。
漏极选择栅电极146可以形成在漏极选择层级组件115的阵列和漏极选择层级隔离带72上。每个漏极选择栅电极146可以横向环绕位于相邻的一对漏极选择层级隔离带72之间的每个漏极选择层级组件115。在一个实施例中，每个漏极选择栅电极146可以包括一对纵向侧壁，该对纵向侧壁大致沿着第一水平方向hd1延伸并且接触漏极选择层级隔离带72的相应侧壁。漏极选择栅电极146的每个纵向侧壁可以包括平面侧壁部分146P和凸面侧壁部分146C的横向交替序列。在一个实施例中，漏极选择栅电极146的每个纵向侧壁可以包括垂直平面侧壁部分146P和垂直凸面侧壁部分146C的横向交替序列。每个漏极选择栅电极横向围绕漏极选择层级组件115的相应行。漏极选择层级组件115的每一行可以沿第一水平方向hd1布置。每个漏极选择栅电极146的顶表面可以位于包括漏极区263的底表面的水平面下方，以避免漏极选择栅电极146与漏极区263之间的电气短路。
参照图20A-图20E，在漏极选择栅电极146的顶表面上和背侧沟槽79中形成电介质填充材料层78。电介质填充材料层78可以包括可平坦化的电介质材料，例如氧化硅。电介质填充材料层78可以被平坦化以去除，从而提供与漏极区263的顶表面共面的顶表面。例如，可以采用化学机械平坦化或凹进蚀刻。漏极选择层级隔离带72和电介质填充材料层78的顶表面可以与漏极区263的顶表面在同一水平面内。电介质填充材料层78可以形成在漏极选择栅电极146上方。在一个实施例中，电介质填充材料层78的一部分可以通过漏极选择层级隔离带72在横向上彼此间隔开。
可替代地，电介质填充材料层78的平坦化的顶表面可以形成在包括漏极区163和漏极选择层级隔离带72的顶表面的水平面上方。在这种情况下，电介质填充材料层78可以被形成为单个连续材料层。
填充背侧沟槽79之一的电介质填充材料层78的每个部分在本文中被称为电介质壁结构78T，其在位于相同层级中(即从衬底(9，10)的顶表面起的相同垂直距离处)的横向相邻的成对的导电层46之间提供电隔离。
位于电介质填充材料层78和漏极选择栅电极146之间的水平界面下方，以及位于漏极选择栅电极146的底表面上方，以及位于由漏极选择栅电极146的侧壁限定的外围区内的每个体积可以完全用漏极选择栅电极146中的相应一个来填充。换句话说，漏极选择栅电极可以具有在其顶表面与其底表面之间不变的均匀的水平横截面形状。
参照图21A-图21C，可以通过以与图16A-图16E的处理步骤相同的方式施加和图案化光刻胶层，然后进行各向同性蚀刻以使得由此形成的线形沟槽的深度不延伸到隔离间隔层270的下方，由此从图15A-图15C的第一示例性结构得出第一示例性结构的替代实施例。由此形成的线形沟槽在本文中被称为上背侧沟槽179，其延伸穿过牺牲基质材料层272并停止在隔离间隔层270上或仅延伸通过隔离间隔层270的上部。可以控制各向异性蚀刻工艺的持续时间，以限制上背侧沟槽179的深度。
参照图22A-图22C，可以执行各向同性蚀刻，以相对于漏极选择层级组件115的半导体材料和漏极选择层级隔离带72的电介质材料的材料选择性地去除牺牲基质材料层272和间隔层274的材料，从而形成空隙体积279。例如，如果牺牲基质材料层272和间隔层274包括氮化硅，则可以执行使用热磷酸的湿法蚀刻以去除牺牲基质材料层272和间隔层274。
参照图23A-图23C，至少一种导电材料可以被保形地沉积以填充相邻成对的漏极选择层级隔离带72之间的每组漏极选择层级组件115之间的空隙体积279(即，间隙)。至少一种导电材料可以包括金属衬垫层和金属填充材料层。例如，可以采用在图18A至图18C的处理步骤中形成漏极选择栅电极146所采用的材料。沉积在包括漏极区263的底表面的水平面下方和去除了牺牲基质材料层272和牺牲间隔物274的空隙体积279内的至少一种导电材料的每一部分构成了漏极选择栅电极146。在每个漏极选择栅电极146上方和不位于漏极选择层级组件115的阵列下面的隔离间隔层270的区域上方形成连续导电材料层46M。
参照图24A-图24C，可以通过各向异性或各向同性蚀刻工艺选择性地使连续导电材料层46M的至少一种导电材料凹进。具体地，可以从漏极选择层级组件115的阵列上方并且从漏极选择层级组件115的阵列的上部周围去除至少一种导电材料的水平部分。覆盖隔离间隔层270的至少一种导电材料的未蚀刻的剩余部分构成了漏极选择栅电极146，其通过漏极选择层级电介质带72在横向上彼此间隔开。
漏极选择栅电极146可以形成在漏极选择层级组件115的阵列和漏极选择层级隔离带72上。每个漏极选择栅电极146可以横向环绕位于相邻的一对漏极选择层级隔离带72之间的每个漏极选择层级组件115。在一个实施例中，每个漏极选择栅电极146可以包括大致沿着第一水平方向hd1延伸的一对纵向侧壁。漏极选择栅电极146的每个纵向侧壁可以包括平面侧壁部分和凸面侧壁部分的横向交替序列。在一个实施例中，漏极选择栅电极146的每个纵向侧壁可以包括垂直平面侧壁部分和垂直凸面侧壁部分的横向交替序列。每个漏极选择栅电极横向围绕漏极选择层级组件115的相应行。漏极选择层级组件115的每一行可以沿第一水平方向hd1布置。每个漏极选择栅电极146的顶表面可以位于包括漏极区263的底表面的水平面下方，以避免漏极选择栅电极146与漏极区263之间的电气短路。
参照图25A-图25C，电介质填充材料层78形成在漏极选择栅电极146的顶表面上。电介质填充材料层78可以包括可平坦化的电介质材料，例如氧化硅。电介质填充材料层78可以被平坦化以去除，从而提供与漏极区263的顶表面共面的顶表面。例如，可以采用化学机械平坦化或凹进蚀刻。漏极选择层级隔离带72和电介质填充材料层78的顶表面可以与漏极区263的顶表面在同一水平面内。在一个实施例中，电介质填充材料层78的一部分可以通过漏极选择层级隔离带72彼此横向间隔开。
可替代地，电介质填充材料层78的平坦化的顶表面可以形成在包括漏极区163和漏极选择层级隔离带72的顶表面的水平面上方。在这种情况下，电介质填充材料层78可以形成为单个连续材料层。
位于电介质填充材料层78和漏极选择栅电极146之间的水平界面下方，以及位于漏极选择栅电极146的底表面上方，以及位于由漏极选择栅电极146的侧壁限定的外围区内的每个体积可以完全用漏极选择栅电极146中的相应一个来填充。换句话说，漏极选择栅电极可以具有在其顶表面与其底表面之间不变的均匀的水平横截面形状。
参照图26A-图26C，可以在电介质填充材料层78上方施加光致抗蚀剂层(未示出)，并且可以对其进行光刻图案化以在漏极选择层级组件115的群簇之间的区域中形成开口。光致抗蚀剂层中的开口的图案可以与图16A-图16E的处理步骤中的图案相同。此外，光致抗蚀剂层中的开口的图案可以与在图21A-图21C的处理步骤中形成的上背侧沟槽179的图案相同。
可以采用各向异性蚀刻通过电介质填充材料层78、隔离间隔层270、绝缘盖层70、交替堆叠(32、42)和/或反阶梯状电介质材料部分65来转印光致抗蚀剂层中的图案以形成背侧沟槽79。背侧沟槽79至少垂直延伸到衬底(9、10)的顶表面，并在第一水平方向hd1上横向延伸穿过存储器阵列区100和接触区域300。在一个实施例中，背侧沟槽79可以包括源极接触开口，随后可以在该源极接触开口中形成源极接触通孔结构。
可以例如通过灰化去除光致抗蚀剂层。背侧沟槽79可以沿着平行于漏极选择层级隔离带72的长度方向的第一水平方向hd1延伸。每个背侧沟槽79可以位于一组至少一个漏极选择层级隔离带72之间，并且每组至少一个漏极选择层级隔离带72可以位于相邻的一对背侧沟槽79之间。
参照图27A-图27C，可以执行图17A至图17D的处理步骤以在各向同性蚀刻工艺中将各向同性蚀刻剂引入到背侧沟槽79中。各向同性蚀刻剂是蚀刻牺牲材料层42的第二材料的蚀刻剂，其对绝缘层32的第一材料有选择性，对电介质填充材料层78和漏极选择层级隔离带72的电介质材料有选择性，并且对存储器膜50的最外层有选择性。可以相对于绝缘层32和存储器堆叠结构55选择性地去除牺牲材料层42。在去除了牺牲材料层42的体积中形成背侧凹部。
背侧阻挡电介质层(如图27B所示)可以可选地通过如图18A-图18C的处理步骤所示的保形沉积工艺形成。随后可以通过如图18A-图18C的处理步骤所示的至少一个保形沉积方法来沉积至少一种导电材料。可以通过各向同性蚀刻从背侧沟槽79内部并且从电介质填充材料层78上方去除导电材料的多余部分，以在背侧凹部中形成导电层46。
可以随后在背侧沟槽79中沉积电介质填充材料以在其中形成电介质材料部分，其在本文中被称为电介质壁结构278。电介质壁结构278在位于相同层级中(即从衬底(9、10)的顶表面起的相同垂直距离处)的横向相邻的成对的导电层46之间提供电隔离。电介质填充材料层78和电介质壁结构278可以包括相同的电介质材料或不同的电介质材料。例如，电介质填充材料层78和电介质壁结构278可以包括未掺杂的硅酸盐玻璃或掺杂的硅酸盐玻璃，所述掺杂的硅酸盐玻璃具有在相同掺杂剂浓度下的相同掺杂剂种类，或者具有不同掺杂剂种类和/或不同掺杂剂浓度。
参照图28A-图28C，可以通过如在第一实施例中那样形成隔离间隔层270，然后通过形成包括由绝缘间隔层132相互隔开的多个牺牲基质材料142的层堆叠代替单个牺牲基质材料层272，由此从图6A、图6B和图7A-图7C的第一示例性结构得到根据本公开的第二实施例的第二示例性结构。在这种情况下，形成在交替堆叠(32、42)上方的至少一个牺牲基质材料层142包括由一个或多个绝缘间隔层132相互隔开的多个牺牲基质材料层142。
第二实施例的每个牺牲基质材料层142可以包括与第一实施例的牺牲基质材料层272相同的材料。一个或多个绝缘间隔层132中的每一个可以包括与绝缘层32的材料或隔离间隔层270的材料相同的材料。在一个实施例中，牺牲基质材料层142可以包括氮化硅，并且绝缘间隔层132可以包括氧化硅。牺牲基质材料层142和绝缘间隔层132中的每一个可以具有在20nm至100nm范围内的厚度，但是也可以采用更小或更大的厚度。在一个实施例中，可以形成至少三个牺牲基质材料层142和至少两个绝缘间隔层132的交替堆叠。
参照图29A-图29C，可以穿过包括由绝缘间隔层132相互隔开的多个牺牲基质材料层142的层堆叠并穿过隔离间隔层270形成柱形开口的阵列。可以采用图9A至图9C的处理步骤来形成可具有与第一实施例相同的图案的图案化图案化光致抗蚀剂层。可以修改形成穿过牺牲基质材料层272和隔离间隔层270的柱形开口的各向异性蚀刻工艺，以形成穿过包括由绝缘间隔层132相互隔开的多个牺牲基质材料层142的层堆叠的柱形开口的阵列。在穿过包括由绝缘间隔层132相互隔开的多个牺牲基质材料层142的层堆叠的每个柱形开口的底部，物理暴露出增强掺杂区63和存储器层级沟道部分60的顶表面。可以执行图9A-图9C的后续处理步骤，以在柱形开口的阵列中以及包括由绝缘间隔层132相互隔开的多个牺牲基质材料层142的层堆叠上方形成栅极电介质250、保形半导体材料层260L和漏极选择层级电介质芯层262L。
参照图30A至图30C，可以执行图10A至图10C的处理步骤以形成漏极选择层级沟道部分260和漏极选择层级电介质芯262。可以以与第一实施例相同的方式在每个漏极选择层级电介质芯262上方形成凹进区。
参照图31A-图31C，可以以与第一实施例相同的方式在每个凹进区中形成漏极区263。与第一实施例中一样，可以形成具有与存储器堆叠结构55的下衬阵列相同的周期性的漏极选择层级组件115的阵列。
参照图32A-图32C，以与图12A-图12C的处理步骤相同的方式施加光致抗蚀剂层277并对其进行光刻图案化。采用图案化光致抗蚀剂层277和漏极区263的组合作为蚀刻掩模来执行各向异性蚀刻工艺以蚀刻穿透包括通过绝缘间隔层132彼此间隔开的多个牺牲基质材料层142的层堆叠。隔离间隔层270可以被用作蚀刻停止层。横向延伸沟槽273被形成为穿过包括通过绝缘间隔层132彼此间隔开的多个牺牲基质材料层142的层堆叠。横向延伸沟槽273可以具有与第一实施例相同的图案。每个牺牲基质材料层142可以被图案化成通过横向延伸沟槽273横向地间隔开的牺牲材料带，即牺牲材料的条带。此外，一个或多个绝缘间隔层132中的每一个可以被图案化成绝缘材料带，即绝缘材料的条带。
每个横向延伸沟槽273可以沿着第一水平方向hd1横向地延伸。每个横向延伸沟槽273由两个纵向侧壁横向地界定，该纵向侧壁大致沿着第一水平方向hd1延伸。对于位于漏极选择层级组件115的相邻两行之间的每个横向延伸沟槽273，两个纵向侧壁中的每一个可以包括牺牲基质材料层142的层堆叠的平面侧壁段和一个或多个绝缘间隔层132与牺牲基质材料层142的层堆叠的凸面侧壁段和一个或多个绝缘间隔层132的相应交替序列。在一个实施例中，对于位于漏极选择层级组件115的相邻两行之间的每个横向延伸沟槽273，两个纵向侧壁中的每一个可以包括牺牲基质材料层142的层堆叠的垂直平面侧壁段和一个或多个绝缘间隔层132与牺牲基质材料层142的层堆叠的垂直凸面侧壁段和一个或多个绝缘间隔层132的相应交替序列。
对于位于漏极选择层级组件115的最外面的行周围的每个横向延伸沟槽273，两个纵向侧壁中的一个可以包括牺牲基质材料层142的层堆叠的平面侧壁段和一个或多个绝缘间隔层132与牺牲基质材料层142的层堆叠的凸面侧壁段和一个或多个绝缘间隔层132的相应交替序列，并且两个纵向侧壁中的另一个可以由单个笔直的垂直侧壁组成。在一个实施例中，对于位于漏极选择层级组件115的相邻两行之间的每个横向延伸沟槽273，两个纵向侧壁中的一个可以包括牺牲基质材料层142的层堆叠的垂直平面侧壁段和一个或多个绝缘间隔层132与牺牲基质材料层142的层堆叠的垂直凸面侧壁段和一个或多个绝缘间隔层132的相应交替序列。随后可以通过例如灰化去除光致抗蚀剂层277。
参照图33A-图33C，可以执行图13A-图13C的处理步骤以形成牺牲间隔物材料层274L。
参照图34A-图34C，可以执行图14A-图14C的处理步骤以在每个横向延伸沟槽内形成牺牲间隔物274。
参照图35A-图35C，可以执行图15A至图15C的处理步骤以在横向延伸沟槽的每个未填充体积内形成漏极选择层级隔离带72。
参照图36A-图36C，可以执行图16A-图16E的处理步骤以形成背侧沟槽79。可以适当地修改各向异性蚀刻工艺以蚀刻穿透包括通过绝缘间隔层132彼此间隔开的多个牺牲基质材料层142的层堆叠、隔离间隔层270、绝缘盖层70和交替堆叠(32、42)。
参照图37A-图37C，可以执行图17A-图17D的处理步骤。具体地，可以在各向同性蚀刻工艺中将各向同性蚀刻剂施加到第二示例性结构。各向同性蚀刻剂是对牺牲材料层42的第二材料、牺牲基质材料层142的材料以及牺牲间隔物274的材料进行蚀刻的蚀刻剂，其对绝缘层32的第一材料具有选择性，对一个或多个绝缘间隔层132的材料具有选择性，对漏极选择层级隔离带72的材料具有选择性，对漏极选择层级组件115的阵列的半导体材料具有选择性，并且对存储器膜50的最外层的材料具有选择性。可以相对于绝缘层32和存储器堆叠结构55选择性地去除牺牲材料层42。在去除了牺牲材料层42的体积中形成背侧凹部43。可以从隔离间隔层270的顶表面上方的漏极选择层级组件115和漏极选择层级隔离带72周围去除牺牲基质材料层142和牺牲间隔物274。
由相邻的一对漏极选择层级隔离带72之间的相应的一组漏极选择层级组件115支撑的每个绝缘间隔层132的条带仍附接到相应的一组漏极选择层级组件115。在各向同性蚀刻工艺期间，去除未被相应的一组漏极选择层级组件115支撑的每个绝缘间隔层132的条带。去除了每个绝缘间隔层132的条带的区域位于背侧沟槽79附近，并且在本文中被称为绝缘间隔物去除区域IRR。
可以在隔离间隔层270与绝缘间隔层132中最底部的一个的每个剩余条带部分之间形成漏极选择层级横向凹部243。如果存在两个或更多个绝缘间隔层132，则可以在绝缘间隔层132的每个垂直相邻对之间形成附加的漏极选择层级横向凹部243。
如同在第一实施例中，每个背侧凹部43可以是横向延伸的腔室，该腔室的横向尺度大于该腔室的垂直范围。换句话说，每个背侧凹部43的横向尺度可以大于背侧凹部43的高度。可以在去除了牺牲材料层42的第二材料的体积中形成多个背侧凹部43。与背侧凹部43相反，在其中形成有存储器堆叠结构55的存储器开口在本文中被称为前侧开口或前侧腔室。在一个实施例中，存储器阵列区100包括具有设置在衬底(9、10)上方的多个器件层级的整体式三维NAND串的阵列。在这种情况下，每个背侧凹部43可以限定用于接收整体式三维NAND串的阵列的相应字线的空间。
多个背侧凹部43中的每一个可以基本上平行于衬底(9、10)的顶表面延伸。背侧凹部43可以由下衬绝缘层32的顶表面和上覆绝缘层32的底表面垂直地界定。在一个实施例中，每个背侧凹部43可以整体上具有均匀的高度。
可以通过将半导体材料热转换和/或等离子体转换成电介质材料而将可选的外延沟道部分11和半导体材料层10的物理暴露表面部分转换成电介质材料部分。例如，如图17D所示，可以采用热转换和/或等离子体转换将每个外延沟道部分11的表面部分转换成管状电介质间隔物116，并且将半导体材料层10的每个物理暴露表面部分转换成平面电介质部分616。
参照图38A-图38C，可以如在第一实施例中那样沉积背侧阻挡电介质层44。可以执行图18A-图18C的处理步骤以沉积背侧阻挡电介质层44。随后可以以与第一实施例相同的方式通过保形沉积方法沉积至少一种导电材料。在一个实施例中，至少一种导电材料可以包括金属衬垫层和金属填充材料层。可以选择金属衬垫层和金属填充材料层的厚度，使得每个背侧凹部43完全填充有金属衬垫层和金属填充材料层，而在每个背侧沟槽79内存在背侧腔室79’。可以执行图18A-图18C的处理步骤以沉积至少一种导电材料。
金属衬垫层和填充背侧凹部的金属填充材料层的组合的每个部分构成导电层46。金属衬垫层和在包括漏极区263的底表面的水平面下方且在去除了牺牲基质材料层142和牺牲间隔物274的体积内沉积的金属填充材料层的组合的每个部分构成漏极选择栅电极246。在每个背侧沟槽79的外围部分处、每个漏极选择栅电极246上方以及不位于漏极选择层级组件115的阵列下面的隔离间隔层270的区域上方(即在图37C所示的绝缘间隔物去除区域IRR内)形成连续导电材料层46L。
参照图39A-图39C，可以如第一实施例中那样通过蚀刻工艺选择性地使连续导电材料层46L的至少一种导电材料凹进。具体地，可以从漏极选择层级组件115的阵列上方并且从漏极选择层级组件115的阵列的上部周围去除至少一种导电材料的水平部分。覆盖隔离间隔层270的至少一种导电材料的未蚀刻的剩余部分构成漏极选择栅电极246，其通过漏极选择层级电介质条72在横向上彼此间隔开。此外，可以通过蚀刻工艺从背侧沟槽79的内部去除至少一种导电材料的垂直部分。可以控制各向同性蚀刻过程的持续时间，以避免去除漏极选择栅电极246和导电层46。
漏极选择栅电极246可以形成在漏极选择层级组件115的阵列和漏极选择层级隔离带72上。每个漏极选择栅电极246可以横向环绕位于相邻的一对漏极选择层级隔离带72之间的每个漏极选择层级组件115。在一个实施例中，每个漏极选择栅电极246可以包括一对纵向侧壁，该对纵向侧壁大致沿着第一水平方向hd1延伸并与漏极选择层级隔离带72的相应侧壁接触。漏极选择栅电极246的每个纵向侧壁可以包括平面侧壁部分和凸面侧壁部分的横向交替序列。在一个实施例中，漏极选择栅电极246的每个纵向侧壁可以包括垂直平面侧壁部分和垂直凸面侧壁部分的横向交替序列。每个漏极选择栅电极246横向围绕漏极选择层级组件115的相应行。漏极选择层级组件115的每一行可以沿着第一水平方向hd1布置。每个漏极选择栅电极246的顶表面可以位于包括漏极区263的底表面的水平面下方，以避免漏极选择栅电极246与漏极区263之间的电气短路。
每个漏极选择栅电极246包括位于不同层级的多个水平部分和与相邻的一对漏极选择层级隔离带72的纵向侧壁相邻的多个垂直部分。具体地，每个漏极选择层级栅电极可以包括上覆至少一个绝缘材料带(体现为每个绝缘间隔层132的离散部分)的顶部水平漏极选择栅电极部分，下衬该至少一个绝缘材料带的底部水平漏极选择栅电极部分，以及连接顶部水平漏极选择栅电极部分和底部水平漏极选择栅电极部分的垂直延伸部。如果存在多个绝缘间隔层132，则至少一个中间层级水平漏极选择栅电极部分可以与垂直延伸部邻接。
在一个实施例中，每个漏极选择栅电极246可以沿着第二水平方向hd2(例如，位线方向)具有相同的宽度。在这种情况下，每个漏极选择栅电极246可以具有基本相同的电阻，该电阻可以在每个漏极选择栅电极246的两个端部之间沿着第一水平方向hd1(例如，字线方向)进行测量。
参照图40A-图40C，在漏极选择栅电极246上方并在背侧沟槽79中形成电介质填充材料层78。电介质填充材料层78可以包括可平坦化的电介质材料，例如氧化硅。电介质填充材料层78可以被平坦化以去除，从而提供与漏极区263的顶表面共面的顶表面。例如，可以采用化学机械平坦化或凹进蚀刻。漏极选择层级隔离带72和电介质填充材料层78的顶表面可以与漏极区263的顶表面在同一水平面内。电介质填充材料层78可以被形成在漏极选择栅电极246上方。在一个实施例中，电介质填充材料层78的一部分可以通过漏极选择层级隔离带72在横向上彼此间隔开。
可替代地，电介质填充材料层78的平坦化顶表面可以被形成在包括漏极区163和漏极选择层级隔离带72的顶表面的的水平面上方。在这种情况下，电介质填充材料层78可以被形成为单个连续材料层。
填充背侧沟槽79之一的电介质填充材料层78的每个部分在本文中被称为电介质壁结构78T，其在位于相同层级中(即从衬底(9，10)的顶表面起的相同垂直距离处)的横向相邻的成对的导电层46之间提供电隔离。
一个或多个绝缘间隔层132中的每一个的离散带状部分可以被嵌入并包封在漏极选择栅电极246中。多个水平漏极选择栅电极246可以通过一个或多个绝缘间隔层132的离散带状部分彼此垂直地间隔开，并且可以通过垂直延伸部246A彼此连续地连接，这些垂直延伸部246A与相应漏极选择栅电极246的外围处的一对漏极选择层级隔离带72的纵向侧壁接触。因此，水平漏极选择栅电极246通过垂直延伸部246A彼此电气短路。
参照图41A-图41C，可以通过修改图32A-图32C的处理步骤中的光致抗蚀剂层中的开口的图案而从第二示例性结构得出第二示例性结构的替代实施例。具体地，光致抗蚀剂层277中的线形开口仅形成在漏极选择层级组件115的相邻的一对行上方，而不形成在漏极选择层级组件115的外围行上方。换句话说，漏极选择层级组件115的每个外围行(即最外侧的行)在光刻图案化之后被光致抗蚀剂层277完全覆盖。
随后，可以执行图32A-图32C的各向异性蚀刻工艺以形成横向延伸沟槽273。在该替代实施例中，横向延伸沟槽273的数目可以小于图32A-图32C的第二示例性结构中的横向延伸沟槽273的数目，因为横向延伸沟槽273没有形成在与在其中随后将形成背侧沟槽的区块接近的区域中。随后可以例如通过灰化去除光致抗蚀剂层277。
参照图42A-图42C，可以执行图13A-图13C的处理步骤以形成牺牲间隔物材料层274L。
参照图43A-图43C，可以执行图14A-图14C的处理步骤以在每个横向延伸沟槽内形成牺牲间隔物274。
参照图44A-图44C，可以执行图15A-图15C的处理步骤以在横向延伸沟槽的每个未填充体积内形成漏极选择层级隔离带72。
参照图45A-图45C，可以执行图36A-图36C的处理步骤以形成背侧沟槽79。
参照图46A-图46C，可以执行图37A-图37C的处理步骤。可以相对于绝缘层32和存储器堆叠结构55选择性地去除牺牲材料层42。在去除了牺牲材料层42的体积中形成背侧凹部43。可以从隔离间隔层270的顶表面上方的漏极选择层级组件115和漏极选择层级隔离带72周围去除牺牲基质材料层142和牺牲间隔物274。
可以在隔离间隔层270与绝缘间隔层132中最底部的一个的每个剩余条带部分之间形成漏极选择层级横向凹部243。如果存在两个或更多个绝缘间隔层132，则可以在每个垂直相邻的一对绝缘间隔层132之间形成附加的漏极选择层级横向凹部243。如先前描述的实施例那样，可以通过将半导体材料热转换和/或等离子体转换成电介质材料而将可选的外延沟道部分11和半导体材料层10的物理暴露表面部分转换成电介质材料部分。
参照图47A-图47C，例如，可以采用图18A-图18C的处理步骤来沉积背侧阻挡电介质层44。随后可以如先前描述的实施例那样通过保形沉积方法沉积至少一种导电材料。至少一种导电材料可以包括金属衬垫层和金属填充材料层。可以选择金属衬垫层和金属填充材料层的厚度，使得每个背侧凹部43被金属衬垫层和金属填充材料层完全填充，而在每个背侧沟槽79内存在背侧腔室79’。可以执行图18A-图18C的处理步骤以沉积至少一种导电材料。
金属衬垫层和填充背侧凹部的金属填充材料层的组合的每个部分构成导电层46。沉积在包括漏极区263的底表面的水平面下方并且在去除了牺牲基质材料层272和牺牲间隔物274的体积内的金属衬垫层和金属填充材料层的组合构成了漏极选择栅电极246。在每个背侧沟槽79的外围部分处且在每个漏极选择栅电极246上方形成连续的导电材料层46L。
参照图48A-图48C，可以如第一实施例中那样通过蚀刻工艺选择性地使连续导电材料层46L的至少一种导电材料凹进。具体地，可以从漏极选择层级组件115的阵列上方并且从漏极选择层级组件115的阵列的上部周围去除至少一种导电材料的水平部分。覆盖隔离间隔层270的至少一种导电材料的未蚀刻的剩余部分构成了漏极选择栅电极246，其通过漏极选择层级电介质条72彼此横向间隔开。此外，可以通过蚀刻工艺从背侧沟槽79的内部去除至少一种导电材料的垂直部分。可以控制蚀刻工艺的持续时间以避免去除漏极选择栅电极246和导电层46。
漏极选择栅电极246可以形成在漏极选择层级组件115的阵列和漏极选择层级隔离带72上。每个漏极选择栅电极246可以横向环绕位于相邻的一对漏极选择层级隔离带72之间的每个漏极选择层级组件115。在一个实施例中，位于相邻的一对漏极选择层级隔离带72之间的每个漏极选择栅电极246可以包括一对纵向侧壁，该对纵向侧壁大体上沿着第一水平方向hd1延伸并接触漏极选择层级隔离带72的相应侧壁。漏极选择栅电极246的每个纵向侧壁可以包括平面侧壁部分和凸面侧壁部分的横向交替序列。在一个实施例中，漏极选择栅电极246的每个纵向侧壁可以包括垂直平面侧壁部分和垂直凸面侧壁部分的横向交替序列。
在一个实施例中，位于漏极选择层级隔离带72和背侧沟槽79之间的每个漏极选择栅电极246可以包括纵向侧壁，该纵向侧壁大致沿着第一水平方向hd1延伸并接触漏极选择层级隔离带72的相应侧壁。漏极选择栅电极246的纵向侧壁可以包括平面侧壁部分和凸面侧壁部分的横向交替序列。在一个实施例中，漏极选择栅电极246的纵向侧壁可以包括垂直平面侧壁部分和垂直凸面侧壁部分的横向交替序列。此外，位于漏极选择层级隔离带72和背侧沟槽79之间的每个漏极选择栅电极246可以包括一组垂直重合的直侧壁，这些直侧壁沿着第一水平方向hd2横向延伸并且是背侧沟槽79的侧壁的一部分。
每个漏极选择栅电极246横向围绕漏极选择层级组件115的相应行。漏极选择层级组件115的每个行可以沿着第一水平方向hd1布置。每个漏极选择栅电极246的顶表面可以位于包括漏极区263的底表面的水平面下方，以避免在漏极选择栅电极246与漏极区263之间的电气短路。
在一个实施例中，与背侧沟槽79接界的漏极选择栅电极246可以比不与背侧沟槽79接界的漏极选择栅电极246具有更低的电阻。与位于相邻的一对漏极选择层级隔离带72之间的漏极选择栅电极246相比，与背侧沟槽79接界的漏极选择栅电极246可以具有沿着第二水平方向hd2的更大的宽度。在这种情况下，与背侧沟槽79接界的漏极选择栅电极246可以比形成在相邻的一对漏极选择层级隔离带72之间的漏极选择栅电极246具有更低的电阻。
参照图49A-图49C，电介质填充材料层78被形成在漏极选择栅电极246的顶表面上和背侧沟槽79中。电介质填充材料层78可以包括可平坦化的电介质材料，例如氧化硅。电介质填充材料层78可以被平坦化以去除，从而提供与漏极区263的顶表面共面的顶表面。例如，可以采用化学机械平坦化或凹进蚀刻。漏极选择层级隔离带72的顶表面和电介质填充材料层78可以与漏极区263的顶表面在同一水平面内。
电介质填充材料层78可以被形成在漏极选择栅电极246上方。在一个实施例中，电介质填充材料层78的一部分可以通过漏极选择层级隔离带72彼此横向间隔开。
可替代地，电介质填充材料层78的平坦化顶表面可以被形成在包括漏极区163和漏极选择层级隔离带72的的顶表面的水平面上方。在这种情况下，电介质填充材料层78可以被形成为单个连续材料层。
填充背侧沟槽79之一的电介质填充材料层78的每个部分在本文中被称为电介质壁结构78T，其在位于相同层级中(即从衬底(9，10)的顶表面起的相同垂直距离处)的横向相邻的成对的导电层46之间提供电隔离。
在替代实施例中，可以使用图21A至图27C中所示并且如上所述的单独的处理步骤与另一导电层46(例如，字线和源极选择栅电极)分开地形成漏极选择栅电极246。如果需要的话，可以通过选择性金属沉积形成漏极选择栅电极246，而随后通过非选择性金属沉积且随后通过如上所述的从背侧沟槽蚀刻金属层来形成另一个导电层46。
本公开的各种实施例可以提供三维存储器件。三维存储器件可以包括：位于衬底(9、10)上方的绝缘层32和导电层46的交替堆叠；存储器堆叠结构55的阵列，其延伸穿过交错堆叠(32、42)并且被布置为沿着第一水平方向hd1延伸并沿着第二水平方向hd2间隔开的行。每个存储器堆叠结构55包括存储器膜50和与存储器膜50的内侧壁接触的存储器层级沟道部分60；漏极选择层级组件115的阵列，其覆盖交替堆叠(32、46)并且沿着第一水平方向hd1和第二水平方向hd2具有与存储器堆叠结构55的阵列相同的周期性；漏极选择栅电极(146或246)，其横向包围漏极选择层级组件115的相应行；以及第一漏极选择层级隔离带72，其包括电介质材料，并位于相邻的一对漏极选择栅电极(146或246)之间，并包括一对纵向侧壁，其中该对纵向侧壁中的每一个包括平面侧壁部分和凸面侧壁部分的横向交替序列，并且其中每个凸面侧壁部分与漏极选择层级组件115中相应最近端的一个的侧壁等距。与漏极选择层级组件115中相应最近端的一个的距离可以与在形成三维存储器件期间所采用的牺牲间隔物274的厚度相同。
在一个实施例中，每个漏极选择层级组件115包括与相应的存储器层级沟道部分60接触的漏极选择层级沟道部分(160或260)以及横向围绕漏极选择层级沟道部分(160或260)的栅极电介质(150或250)。在一个实施例中，每个栅极电介质(150或250)具有柱形构型，并且漏极选择栅电极(146或246)的顶表面与栅极电介质(150或250)的外侧壁的相应子集邻接。
在一个实施例中，每个漏极选择层级组件115包括漏极区263，该漏极区263接触漏极选择层级沟道部分(160或260)的顶表面，并且可选地与栅极电介质(150、250)接触。在一个实施例中，由于牺牲基质材料层272或最上面的牺牲基质材料层142的横向凹进，漏极区263的外围部分从栅极电介质(150或250)的外侧壁向外突出并且悬挑于栅极电介质(150或250)上方。
在一个实施例中，存储器膜50包括从外部到内部的阻挡电介质52、电荷存储元件(体现为位于导电层46的层级处的电荷存储层54的一部分)以及隧穿电介质56的堆叠；并且栅极电介质(150或250)包含与电荷存储元件的材料不同的材料。电介质填充材料层78可以接触并横向包围每个漏极区263，并且可以接触漏极选择栅电极(146或246)的顶表面。
三维存储器件还可以包括第二漏极选择层级隔离带72。在一个实施例中，第一漏极选择层级隔离带72的一对纵向侧壁中的每一个如图20A、图27A和图40A所示接触漏极选择栅电极(146或246)中相应的一个；第二漏极选择层级隔离带72包括第一纵向侧壁和第二纵向侧壁；第一纵向侧壁接触漏极选择栅电极(146或246)中相应的一个；并且如图20B、图27B和图40B所示，第二纵向侧壁的整体与电介质填充材料层78的一部分的侧壁接触。
在一个实施例中，每个相应的漏极选择层级组件115仅被一个漏极选择栅电极146横向包围。在另一实施例中，绝缘间隔带132位于第一水平漏极选择栅电极246和第二水平漏极选择栅电极246之间，该第二水平漏极选择栅电极通过垂直延伸部246A电连接到第一水平漏极选择栅电极。
在一个实施例中，每个栅极电介质250接触漏极选择栅电极246的垂直延伸部中相应的一个并被该垂直延伸部中相应的一个横向环绕。在一个实施例中，每个漏极选择层级沟道部分(160、260)与相应的增强掺杂区63的顶表面接触，该增强掺杂区与相应的存储器层级沟道部分60的侧壁接触并嵌入其中。
在一个实施例中，平面侧壁部分和凸面侧壁部分的每个横向交替序列从第一漏极选择层级隔离带72的底表面垂直延伸到第一漏极选择层级隔离带72的顶表面。
本公开的每个示例性结构可以包括三维存储器件。在一个实施例中，三维存储器件包括垂直NAND存储器件。导电层46可以包括或可以电连接到整体式三维NAND存储器件的相应字线。衬底(9、10)可以包括硅衬底。垂直NAND存储器件可以包括在硅衬底上方的整体式三维NAND串的阵列。整体式三维NAND串的第一器件层级中的至少一个存储器单元(体现为在导电层46的层级上的电荷存储层54的一部分)可以位于整体式三维NAND串的阵列的第二器件层级中的另一存储器单元(体现为在另一导电层46的层级上的电荷存储层54的另一部分)上方。硅衬底可以包含集成电路，该集成电路包括用于位于其上的存储器件的驱动器电路。导电层46可以包括多个控制栅电极，这些控制栅电极具有基本上平行于衬底(9、10)的顶表面(例如，在一对背侧沟槽79之间)延伸的带状形状。多个控制栅电极至少包括位于第一器件层级中的第一控制栅电极以及位于第二器件层级中的第二控制栅电极。整体式三维NAND串的阵列可以包括：多个半导体沟道(11、60、63、160或260)。多个半导体沟道可以另外包括在基座沟道部分11和源极区(未示出)之间的半导体材料层10的水平表面部分，该源极区具有第二导电类型的掺杂并且通过源极接触通孔结构来接触。多个半导体沟道(11、60、63、160或260)中的每一个的至少一个端部(60、63、160或260)基本上垂直于衬底(9、10)的顶表面延伸；以及多个电荷存储元件(体现为电荷俘获材料部分)。每个电荷存储元件可以位于与多个半导体沟道(11、60、63、160或260)中的相应一个相邻的位置。
根据本公开的另一方面，提供了一种用于形成无隙的(spaceless)漏极选择层级隔离结构的方法，该方法提供了对齐(on-pitch)漏极选择栅电极架构，其中存储器堆叠结构与漏极选择栅电极对准，无需为漏极选择层级隔离结构分配额外的空间，从而提供较小的阵列尺寸。该特征可以被有利地用于提供三维存储器件的缩放。
在一个实施例中，一个或多个氮化硅层(272、142)可以用作牺牲漏极选择层级层，随后在字线牺牲氮化硅去除工艺期间或在单独的去除工艺期间通过湿法蚀刻工艺选择性地去除这些氮化硅层。
在第一实施例中，可以采用单层级厚的漏极选择栅电极。该漏极选择栅电极的边缘串与中心串之间的漏极选择栅极RC差很小。可以采用与另一导电层46一起形成漏极选择栅电极246的单一替换工艺，或者可以采用与另一导电层46分开形成漏极选择栅电极246的双重替换工艺。
在第二实施例中，可以采用多层级漏极选择栅电极。均匀的漏极选择栅隔离结构流为漏极选择栅电极的每个串提供了更均匀的漏极选择栅RC。不平衡的串流(stringflow)会导致漏极选择栅电极的边缘串的相对小的RC。在该工艺中可以使用选择性金属沉积。在第二实施例中可以采用双重替换。例如，字线导电层可以采用非选择性金属沉积，而漏极选择栅电极可以采用选择性金属沉积工艺。
尽管前述内容涉及特定的优选实施例，但是应当理解，本公开内容不限于此。本领域普通技术人员将想到，可以对所公开的实施例进行各种修改，并且这些修改旨在落入本公开的范围内。在本公开中图示了采用特定结构和/或配置的实施例的情况下，应理解，本公开可以在功能上等效的任何其他兼容结构和/或配置中实施，只要对于本领域普通技术人员来说这种替代没有被明确禁止或是不可能的即可。本文引用的所有出版物、专利申请和专利均通过引用以其整体并入本文。

Claims (22)

1.一种三维存储器件，其包括：
位于衬底上方的绝缘层和导电层的交替堆叠；
存储器堆叠结构的阵列，其延伸穿过所述交替堆叠并且被布置为沿着第一水平方向延伸并沿着第二水平方向间隔开的行，其中每个所述存储器堆叠结构包括存储器膜和与所述存储器膜的内侧壁接触的存储器层级沟道部分；
漏极选择层级组件的阵列，其覆盖所述交替堆叠并且沿着所述第一水平方向和所述第二水平方向具有与所述存储器堆叠结构的阵列相同的周期性；
漏极选择栅电极，其横向围绕所述漏极选择层级组件的相应行；以及
第一漏极选择层级隔离带，其包括位于相邻的一对漏极选择栅电极之间的电介质材料并且包括一对纵向侧壁，其中所述一对纵向侧壁中的每一个包括平面侧壁部分和凸面侧壁部分的横向交替序列。
2.根据权利要求1所述的三维存储器件，其中每个所述漏极选择层级组件包括与相应的存储器层级沟道部分接触的漏极选择层级沟道部分以及横向围绕所述漏极选择层级沟道部分的栅极电介质。
3.根据权利要求2所述的三维存储器件，其中：
每个所述栅极电介质均具有柱形构型；
所述漏极选择栅电极的顶表面邻接于所述栅极电介质的外侧壁的相应子集；以及
每个所述凸面侧壁部分与所述漏极选择层级组件中相应最近端的一个的侧壁等距。
4.根据权利要求2所述的三维存储器件，其中每个所述漏极选择层级组件包括与所述漏极选择层级沟道部分的顶表面接触的漏极区。
5.根据权利要求4所述的三维存储器件，其中所述漏极区的外围部分从所述栅极电介质的外侧壁向外突出并且悬挑于所述栅极电介质之上。
6.根据权利要求4所述的三维存储器件，其中：
所述存储器膜包括从外侧到内侧的阻挡电介质、电荷存储元件和隧穿电介质的堆叠；并且
所述栅极电介质包括与所述电荷存储元件的材料不同的材料。
7.根据权利要求4所述的三维存储器件，还包括电介质填充材料层，所述电介质填充材料层接触并横向围绕每个所述漏极区并且接触所述漏极选择栅电极的顶表面。
8.根据权利要求7所述的三维存储器件，还包括第二漏极选择层级隔离带，其中：
所述第一漏极选择层级隔离带的所述一对纵向侧壁中的每一个均接触所述漏极选择栅电极中的相应一个；
所述第二漏极选择层级隔离带包括第一纵向侧壁和第二纵向侧壁；
所述第一纵向侧壁接触所述漏极选择栅电极中的相应一个；以及
整个所述第二纵向侧壁接触所述电介质填充材料层的一部分的侧壁。
9.根据权利要求7所述的三维存储器件，其中每个相应的漏极选择层级组件仅被一个漏极选择栅电极横向包围。
10.根据权利要求7所述的三维存储器件，其中绝缘间隔带位于第一水平漏极选择栅电极和第二水平漏极选择栅电极之间，所述第二水平漏极选择栅电极通过垂直延伸部电连接到所述第一水平漏极选择栅电极。
11.根据权利要求7所述的三维存储器件，其中每个所述栅极电介质接触所述漏极选择栅电极的所述垂直延伸部中的相应一个并被其横向环绕。
12.根据权利要求1所述的三维存储器件，其中每个漏极选择层级沟道部分接触接触与相应垂直半导体沟道接触的相应增强掺杂区的顶表面。
13.根据权利要求1所述的三维存储器件，其中平面侧壁部分和凸面侧壁部分的每个横向交替序列从所述第一漏极选择层级隔离带的底表面垂直延伸到所述第一漏极选择层级隔离带的顶表面。
14.一种形成三维存储器件的方法，其包括：
在衬底上方形成绝缘层和间隔物材料层的交替堆叠，其中所述间隔物材料层被形成为导电层或者随后被导电层替换；
形成存储器堆叠结构的阵列，所述存储器堆叠结构的阵列延伸穿过所述交替堆叠并且被布置成沿着第一水平方向延伸并沿着第二水平方向间隔开的行，其中每个所述存储器堆叠结构包括存储器膜和与所述存储器膜的内侧壁接触的存储器层级沟道部分；
形成漏极选择层级组件的阵列，所述漏极选择层级组件的阵列在所述交替堆叠上方沿着所述第一水平方向和所述第二水平方向具有与所述存储器堆叠结构的阵列相同的周期性，其中每个所述漏极选择层级组件包括位于相应的存储器层级沟道部分上方的漏极选择层级沟道部分；
形成漏极选择层级隔离带；以及
在所述漏极选择层级组件的阵列与所述漏极选择层级隔离带之间形成漏极选择栅电极，其中每个所述漏极选择栅电极横向围绕所述漏极选择层级组件的相应行。
15.根据权利要求14所述的方法，还包括：
在所述交替堆叠和所述存储器堆叠结构的阵列上方形成至少一个牺牲基质材料层，其中所述漏极选择层级组件的阵列被形成为穿过所述至少一个牺牲基质材料层；以及
形成穿过所述至少一个牺牲基质材料层的横向延伸沟槽，其中所述漏极选择层级隔离带被形成在所述横向延伸沟槽的体积内。
16.根据权利要求15所述的方法，还包括：
在所述至少一个牺牲基质材料层上方形成包括线形开口的图案化光致抗蚀剂层；
使用所述图案化光致抗蚀剂层和所述漏极选择层级组件的阵列的组合作为蚀刻掩模来形成穿过所述至少一个基质材料层的所述横向延伸沟槽。
17.根据权利要求16所述的方法，还包括：
通过沉积并各向异性地蚀刻牺牲间隔物材料层，在所述横向延伸沟槽内形成牺牲间隔物；
在形成所述牺牲间隔物之后，将电介质材料沉积在所述横向延伸沟槽的未填充体积内；
平坦化所述电介质材料，其中所述电介质材料的剩余部分构成所述漏极选择层级隔离带；
去除对所述漏极选择层级隔离带和所述漏极选择层级组件的阵列有选择性的所述牺牲间隔物和所述至少一个牺牲基质材料层；
在去除了所述牺牲间隔物和所述至少一个牺牲基质材料层的体积中沉积导电材料；以及
从所述漏极选择层级组件的阵列上方并且从所述漏极选择层级组件的阵列的上部周围去除所述导电材料的水平部分，其中所述导电材料的剩余部分构成漏极选择栅电极。
18.根据权利要求15所述的方法，还包括：
形成穿过所述至少一个牺牲基质材料层的开口的阵列；
在所述开口的阵列中形成具有管状形状的栅极电介质；
在所述开口的阵列中的所述栅极电介质上形成并图案化半导体材料层，其中所述半导体材料层的每个图案化部分构成漏极选择层级沟道部分；以及
在每个漏极选择层级沟道部分的顶部上形成漏极区，其中每个所述漏极选择层级组件包括相应的栅极电介质、相应的漏极选择层级沟道部分和相应的漏极区。
19.根据权利要求18所述的方法，还包括：
去除对所述漏极选择层级组件和所述漏极选择层级隔离带有选择性的所述至少一个牺牲基质材料层；
在去除了所述至少一个牺牲基质材料层的体积中沉积导电材料；以及
使所述导电材料凹进，其中所述导电材料的剩余部分构成所述漏极选择栅电极。
20.根据权利要求19所述的方法，还包括在所述漏极选择栅电极上方形成电介质填充材料层，
其中：
所述至少一个牺牲基质材料层由单个牺牲基质材料层组成；以及
每个相应的漏极选择层级组件仅被一个漏极选择栅电极横向包围。
21.根据权利要求19所述的方法，其中：
所述至少一个牺牲基质材料层包括多个牺牲基质材料层，所述多个牺牲基质材料层彼此之间被一个或多个绝缘间隔层隔开；
在去除所述至少一个牺牲基质材料层之前，将所述一个或多个绝缘间隔层图案化成绝缘材料带；
相对于所述绝缘材料带选择性地去除所述至少一个牺牲基质材料层以形成凹部；以及
在所述凹部中形成与垂直延伸部电连接的多个水平漏极选择栅电极。
22.根据权利要求14所述的方法，其中所述漏极选择层级隔离带包括一对纵向侧壁，其中所述一对纵向侧壁中的每一个均包括平面侧壁部分和凸面侧壁部分的横向交替序列，并且其中所述凸面侧壁部分中的每一个与所述漏极选择层级组件中相应最近端的一个的侧壁等距。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111540749A (zh) * 2020-04-23 2020-08-14 长江存储科技有限责任公司 三维存储器及其形成方法
WO2021248425A1 (en) * 2020-06-12 2021-12-16 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices with drain select gate cut and methods for forming and operating the same
CN117976610A (zh) * 2024-04-01 2024-05-03 苏州凌存科技有限公司 一种三维结构

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9972640B1 (en) * 2016-11-17 2018-05-15 Sandisk Technologies Llc Three-dimensional memory device with self-aligned drain side select gate electrodes and method of making thereof
US11552094B2 (en) 2017-07-18 2023-01-10 Sandisk Technologies Llc Three-dimensional memory device having on-pitch drain select gate electrodes and method of making the same
US11037943B2 (en) * 2017-07-18 2021-06-15 Sandisk Technologies Llc Three-dimensional memory device having on-pitch drain select gate electrodes and method of making the same
US10381450B1 (en) * 2018-02-27 2019-08-13 Sandisk Technologies Llc Three-dimensional memory device with self-aligned drain select level isolation structures and method of making thereof
WO2020005335A1 (en) 2018-06-27 2020-01-02 Sandisk Technologies Llc Three-dimensional memory device containing multilevel drain select gate isolation and methods of making the same
US10685979B1 (en) 2019-02-05 2020-06-16 Sandisk Technologies Llc Three-dimensional memory device with drain-select-level isolation structures and method of making the same
US10748927B1 (en) 2019-02-05 2020-08-18 Sandisk Technologies Llc Three-dimensional memory device with drain-select-level isolation structures and method of making the same
US10943917B2 (en) 2019-02-05 2021-03-09 Sandisk Technologies Llc Three-dimensional memory device with drain-select-level isolation structures and method of making the same
US10685978B1 (en) 2019-02-05 2020-06-16 Sandisk Technologies Llc Three-dimensional memory device with drain-select-level isolation structures and method of making the same
WO2020163007A1 (en) * 2019-02-05 2020-08-13 Sandisk Technologies Llc Three-dimensional memory device with vertical semiconductor channels having semi-tubular sections at the drain-select-level and methods for making the same
US10937800B2 (en) 2019-03-13 2021-03-02 Sandisk Technologies Llc Three-dimensional memory device with on-axis self-aligned drain-select-level isolation structure and methods of manufacturing the same
TWI681553B (zh) * 2019-03-21 2020-01-01 華邦電子股份有限公司 積體電路及其製造方法
US10777575B1 (en) 2019-03-22 2020-09-15 Sandisk Technologies Llc Three-dimensional memory device with self-aligned vertical conductive strips having a gate-all-around configuration and method of making the same
US10818542B2 (en) 2019-03-25 2020-10-27 Sandisk Technologies Llc Three-dimensional memory device including composite word lines and multi-strip select lines and method for making the same
US10707233B1 (en) 2019-03-25 2020-07-07 Sandisk Technologies Llc Three-dimensional memory device including composite word lines and multi-strip select lines and method for making the same
US11126775B2 (en) 2019-04-12 2021-09-21 Taiwan Semiconductor Manufacturing Company, Ltd. IC layout, method, device, and system
US10971508B2 (en) 2019-04-23 2021-04-06 Winbond Electronics Corp. Integrated circuit and method of manufacturing the same
CN112736086B (zh) 2019-06-17 2023-01-13 长江存储科技有限责任公司 用于利用支撑结构形成三维存储器件的方法和产生的三维存储器件
CN113745235B (zh) 2019-06-17 2024-04-26 长江存储科技有限责任公司 具有在栅极线缝隙中的支撑结构的三维存储器件和用于形成其的方法
CN110211964B (zh) * 2019-06-17 2022-03-18 长江存储科技有限责任公司 3d nand存储器及其形成方法
KR20210145246A (ko) 2019-06-17 2021-12-01 양쯔 메모리 테크놀로지스 씨오., 엘티디. 슬릿 구조물의 지지 구조물을 갖는 3차원 메모리 디바이스 및 그 형성 방법
JP7279202B2 (ja) 2019-06-17 2023-05-22 長江存儲科技有限責任公司 ゲート線スリットがない３次元メモリデバイスおよびそれを形成するための方法
CN110391251B (zh) * 2019-06-26 2020-09-11 长江存储科技有限责任公司 三维存储器的形成方法
US11152284B1 (en) 2020-05-07 2021-10-19 Sandisk Technologies Llc Three-dimensional memory device with a dielectric isolation spacer and methods of forming the same
WO2022225585A1 (en) * 2021-04-22 2022-10-27 Sandisk Technologies Llc Three-dimensional memory device including self-aligned drain-select-level isolation structures and method of making thereof
US11894062B2 (en) 2021-08-10 2024-02-06 Sandisk Technologies Llc Semi-circle drain side select gate maintenance by selective semi-circle dummy word line program
US11968827B2 (en) 2021-09-02 2024-04-23 Sandisk Technologies Llc Three-dimensional memory device with replacement select gate electrodes and methods of manufacturing the same
CN117976611A (zh) * 2024-04-01 2024-05-03 苏州凌存科技有限公司 一种三维结构

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090090965A1 (en) * 2007-10-05 2009-04-09 Kabushiki Kaisha Toshiba Non-volatile semiconductor storage device and method of manufacturing the same
CN102800695A (zh) * 2011-05-24 2012-11-28 爱思开海力士有限公司 三维非易失性存储器件及其制造方法
CN104205342A (zh) * 2012-03-21 2014-12-10 桑迪士克科技股份有限公司 小型三维垂直nand 及其制造方法
US20170148811A1 (en) * 2015-11-20 2017-05-25 Sandisk Technologies Llc Three-dimensional nand device containing support pedestal structures for a buried source line and method of making the same

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5915167A (en) 1997-04-04 1999-06-22 Elm Technology Corporation Three dimensional structure memory
JP2011040706A (ja) 2009-07-15 2011-02-24 Toshiba Corp 不揮発性半導体記憶装置
KR101096199B1 (ko) 2009-09-07 2011-12-22 주식회사 하이닉스반도체 수직채널형 비휘발성 메모리 소자 제조 방법
US10128261B2 (en) 2010-06-30 2018-11-13 Sandisk Technologies Llc Cobalt-containing conductive layers for control gate electrodes in a memory structure
US8658499B2 (en) 2012-07-09 2014-02-25 Sandisk Technologies Inc. Three dimensional NAND device and method of charge trap layer separation and floating gate formation in the NAND device
US9023719B2 (en) 2013-09-17 2015-05-05 Sandisk Technologies Inc. High aspect ratio memory hole channel contact formation
US9449983B2 (en) 2013-12-19 2016-09-20 Sandisk Technologies Llc Three dimensional NAND device with channel located on three sides of lower select gate and method of making thereof
US9331094B2 (en) 2014-04-30 2016-05-03 Sandisk Technologies Inc. Method of selective filling of memory openings
KR102192848B1 (ko) * 2014-05-26 2020-12-21 삼성전자주식회사 메모리 장치
US9548313B2 (en) 2014-05-30 2017-01-17 Sandisk Technologies Llc Method of making a monolithic three dimensional NAND string using a select gate etch stop layer
US9768270B2 (en) 2014-06-25 2017-09-19 Sandisk Technologies Llc Method of selectively depositing floating gate material in a memory device
US9305932B2 (en) 2014-06-30 2016-04-05 Sandisk Technologies Inc. Methods of making three dimensional NAND devices
US9368509B2 (en) 2014-10-15 2016-06-14 Sandisk Technologies Inc. Three-dimensional memory structure having self-aligned drain regions and methods of making thereof
US9530787B2 (en) 2014-10-20 2016-12-27 Sandisk Technologies Llc Batch contacts for multiple electrically conductive layers
US9711524B2 (en) 2015-01-13 2017-07-18 Sandisk Technologies Llc Three-dimensional memory device containing plural select gate transistors having different characteristics and method of making thereof
US9576966B1 (en) 2015-09-21 2017-02-21 Sandisk Technologies Llc Cobalt-containing conductive layers for control gate electrodes in a memory structure
US9679907B1 (en) 2016-02-29 2017-06-13 Sandisk Technologies Llc Three-dimensional memory device with charge-trapping-free gate dielectric for top select gate electrode and method of making thereof
US9972640B1 (en) * 2016-11-17 2018-05-15 Sandisk Technologies Llc Three-dimensional memory device with self-aligned drain side select gate electrodes and method of making thereof
US10381364B2 (en) * 2017-06-20 2019-08-13 Sandisk Technologies Llc Three-dimensional memory device including vertically offset drain select level layers and method of making thereof

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090090965A1 (en) * 2007-10-05 2009-04-09 Kabushiki Kaisha Toshiba Non-volatile semiconductor storage device and method of manufacturing the same
CN102800695A (zh) * 2011-05-24 2012-11-28 爱思开海力士有限公司 三维非易失性存储器件及其制造方法
CN104205342A (zh) * 2012-03-21 2014-12-10 桑迪士克科技股份有限公司 小型三维垂直nand 及其制造方法
US20170148811A1 (en) * 2015-11-20 2017-05-25 Sandisk Technologies Llc Three-dimensional nand device containing support pedestal structures for a buried source line and method of making the same

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111540749A (zh) * 2020-04-23 2020-08-14 长江存储科技有限责任公司 三维存储器及其形成方法
CN111540749B (zh) * 2020-04-23 2021-04-13 长江存储科技有限责任公司 三维存储器及其形成方法
WO2021248425A1 (en) * 2020-06-12 2021-12-16 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices with drain select gate cut and methods for forming and operating the same
CN117976610A (zh) * 2024-04-01 2024-05-03 苏州凌存科技有限公司 一种三维结构
CN117976610B (zh) * 2024-04-01 2024-05-28 苏州凌存科技有限公司 一种三维结构

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