CN110718455B - 用于制造反熔丝结构的半导体制程方法 - Google Patents
用于制造反熔丝结构的半导体制程方法 Download PDFInfo
- Publication number
- CN110718455B CN110718455B CN201910594984.3A CN201910594984A CN110718455B CN 110718455 B CN110718455 B CN 110718455B CN 201910594984 A CN201910594984 A CN 201910594984A CN 110718455 B CN110718455 B CN 110718455B
- Authority
- CN
- China
- Prior art keywords
- well
- well region
- boron
- concentration
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims abstract description 37
- 239000004065 semiconductor Substances 0.000 title claims abstract description 35
- 238000004519 manufacturing process Methods 0.000 title abstract description 10
- 229910052796 boron Inorganic materials 0.000 claims abstract description 110
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims abstract description 109
- 238000002513 implantation Methods 0.000 claims abstract description 44
- 239000007943 implant Substances 0.000 claims abstract description 26
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 238000003672 processing method Methods 0.000 claims abstract 10
- 230000000875 corresponding effect Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 5
- 230000002596 correlated effect Effects 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 229910044991 metal oxide Inorganic materials 0.000 description 4
- 150000004706 metal oxides Chemical class 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- -1 boron ions Chemical class 0.000 description 1
- 230000036039 immunity Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/20—Programmable ROM [PROM] devices comprising field-effect components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5252—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising anti-fuses, i.e. connections having their state changed from non-conductive to conductive
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/20—Programmable ROM [PROM] devices comprising field-effect components
- H10B20/25—One-time programmable ROM [OTPROM] devices, e.g. using electrically-fusible links
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- High Energy & Nuclear Physics (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
本发明公开了一种半导体制程方法，用于制造反熔丝结构。所述半导体制程方法包括使用第一光罩以露出半导体基板之第一阱区，执行第一硼注入操作以于所述第一阱区注入硼，使用第二光罩以露出所述半导体基板之所述第一阱区及第二阱区，及执行第二硼注入操作以于所述第一阱区及所述第二阱区注入硼。
Description
技术领域
本发明涉及一种半导体制程方法，尤指一种用于制造反熔丝结构以改善对于错误写入的抗御能力的半导体制程方法。
背景技术
在存储器单元制造领域，可采用反熔丝结构，且反熔丝结构可于阱区上形成。举例而言，当反熔丝结构包括薄氧化n型金属氧化物半导体(NMOS)时，两个高度掺杂之n型(通常表示为N+)区域可被形成于p型阱上的反熔丝层之两侧。
当施加高电压于反熔丝层时，反熔丝层可能被高电压非预期地击穿。此将导致漏电流过大，且存储器单元会被错误地写入。
为了避免错误地写入存储器单元，当前正在寻求解决方案，以期提高反熔丝结构对于高电压干扰所导致的错误写入之抗御能力。此外，基于成本考量，使用额外光罩之解决方案并非优选方案。
发明内容
一种用于制造反熔丝结构之半导体制程方法，包括使用第一光罩以露出半导体基板之第一阱区；执行第一硼注入操作以于所述第一阱区注入硼；使用第二光罩以露出所述半导体基板之所述第一阱区及第二阱区；及执行第二硼注入操作以于所述第一阱区及所述第二阱区注入硼。
附图说明
图1为实施例中，存储器单元之剖视图。
图2为实施例中，方法的流程图。
图3及图4为实施例中，执行图2之方法的制程图。
图5为实施例中，方法的流程图。
图6至图8为实施例中，执行图5之方法的制程图。
图9为实施例中，形成于第一阱区之n型金属氧化物半导体的示意图。
图10为实施例中，产生图9之n型金属氧化物半导体之方法的流程图。
图11至图14为实施例中，四种存储器单元的上视示意图。
其中，附图标记说明如下：
100、1100、1200、1300、1400 存储器单元
110 半导体基板
W1 第一阱区
W2 第二阱区
W3 第三阱区
N+ 掺杂区
WL、WL1、WL2 字线层
FL、FL1、FL2 从线层
AF、AF1、AF2 反熔丝层
VH 高电压
200、500、1000 方法
210至240、510至560、1010至1050 步骤
M1、M51 第一光罩
M2、M52 第二光罩
M53 第三光罩
BI1、BI51 第一硼注入操作
BI2、BI52 第二硼注入操作
BI53 第三硼注入操作
G1 栅极层
S1 源极区
D1 漏极区
Ox1 栅极氧化区
LDD 轻掺杂漏极区
900 n型金属氧化物半导体
OD 氧化扩散层
具体实施方式
根据实施例，反熔丝结构以具有较高之门槛电压为合适，其中门槛电压常表示为Vt。当反熔丝结构具有较高之门槛电压时，高电压较难击穿反熔丝结构，因此较不易导致错误之写入操作。因此，可调整反熔丝结构之门槛电压又不增加使用之光罩数量的解决方案，有其需求。
图1为实施例中，存储器单元100之剖视图。如图1所示，存储器单元100可形成于第一阱区W1，且存储器单元100可包括字线层WL、从线层FL，反熔丝层AF及多个掺杂区N+。第一阱区W1可为低电压p型阱(又称LVPW)，且根据实施例，可使用低电压p型阱设定以将硼注入第一阱区W1。然而，当第一阱区W1为低电压p型阱，存储器单元100之门槛电压Vt可较低，使反熔丝层AF更易于被高电压VH所击穿，且存储器单元100可被错误地写入。因此，可调整第一阱区W1以提高存储器单元100之门槛电压Vt。在图1之情况中，第一阱区W1的硼浓度可为浓度C1，浓度C1可表示为等式(eq-1)：C1＝CLVPW…(eq-1)；
CLVPW可为对应于低电压p型阱设定的硼浓度。
根据实施例，增加存储器单元100之门槛电压Vt的方法可包括于第一阱区W1注入硼离子。然而，为了提高第一阱区W1的硼浓度，须执行多次的硼注入操作，且每次硼注入操作皆须使用专用的光罩，以露出须注入硼的区域，及遮盖其他区域。因此，欲减少使用的光罩数甚为困难。
图2系实施例中，方法200的流程图。图3及图4系实施例中，执行图2之方法200的制程图。方法200可用以调整第一阱区W1的硼浓度，而不使用额外之光罩。方法200可包括以下步骤。
步骤210：使用第一光罩M1以露出半导体基板110之第一阱区W1及遮盖半导体基板110之第二阱区W2；
步骤220：执行第一硼注入操作BI1以于第一阱区W1注入硼；
步骤230：使用第二光罩M2以露出半导体基板110之第一阱区W1及第二阱区W2；及
步骤240：执行第二硼注入操作BI2以于第一阱区W1及第二阱区W2注入硼。
图3可对应于图2之步骤210及步骤220，且图4可对应于图2之步骤230及步骤240。如图2至图4所示，第一硼注入操作BI1可用以提高第一阱区W1的硼浓度，且第二硼注入操作BI2可用以提高第一阱区W1的硼浓度及第二阱区W2的硼浓度。如图3至图4所示，第一阱区W1可被注入硼两次，故第一阱区W1的硼浓度可更被提高，以使形成于第一阱区W1的存储器单元(如100)可具有更高的门槛电压Vt。存储器单元对于错误写入之抗御能力可得以改善，而更不易发生高电压(如图1之高电压VH)击穿反熔丝层而导致的错误写入操作。
在图3及图4之例子中，仅须使用两光罩(亦即M1及M2)，及两次硼注入操作(例如BI1及BI2)，即可调整第一阱区W1的硼浓度两次，及调整第二阱区W2的硼浓度一次。然而，根据先前技术，当欲注入硼于第一阱区W1两次及注入硼于第二阱区W2一次时，至少须使用三个光罩及执行三次硼注入操作。举例而言，根据先前技术，第一专用光罩可用以露出第一阱区W1以对于第一阱区W1执行第一硼注入操作，第二专用光罩可用以露出第二阱区W2以对于第二阱区W2执行第二硼注入操作，及第三专用光罩可用以露出第一阱区W1以对于第一阱区W1执行第三硼注入操作。因此，相较于先前技术，实施例中，仅须较少的光罩及硼注入操作，即可调整第一阱区W1及第二阱区W2的硼浓度。
根据实施例，图2至图4中，第一阱区W1可为低电压(又称LV)阱区，第二阱区W2可为中电压(又称MV)阱区。根据另一实施例，第一阱区W1可为低电压阱区，第二阱区W2可为高电压(又称HV)阱区。
根据实施例，图2至图4中，第一硼注入操作BI1可对应于低电压p型阱(LVPW)设定，及第二硼注入操作BI2可对应于高电压p型阱(又称HVPW)设定。在此情况下，第一阱区W1的硼浓度可被调整为浓度C2，其中浓度C2可表示为等式(eq-2)：
C2＝f2(CLVPW,CHVPW)…(eq-2)；
在等式(eq-2)中，f2()可为函数，CLVPW可如上述，CHVPW可为对应于高电压p型阱(HVPW)设定的硼浓度，其中浓度C2可正相关于浓度CLVPW及CHVPW。举例而言，浓度C2可为(但不限于)浓度CLVPW及CHVPW的总和，亦即C2＝CLVPW+CHVPW。在此情况下，由于第一阱区W1可被注入硼两次，其中一次系使用低电压p型阱设定，另一次系使用高电压p型阱设定，故浓度C2可高于上述的浓度C1。
根据另一实施例，第一硼注入操作BI1可对应于低电压p型阱(LVPW)设定，及第二硼注入操作BI2可对应于高电压p型轻掺杂漏极(又称HVPLDD)设定。在此情况中，第一阱区W1的硼浓度可被调整为浓度C3，其中浓度C3可被表示为等式(eq-3)：
C3＝f3(CLVPW,CHVPLDD)…(eq-3)；
在等式(eq-3)中，f3()可为函数，CHVPLDD可为对应于高电压p型轻掺杂漏极(HVPLDD)设定的硼浓度，其中浓度C3可正相关于浓度CLVPW及CHVPLDD。举例而言，浓度C3可为(但不限于)浓度CLVPW及CHVPLDD的总和，亦即C3＝CLVPW+CHVPLDD。在此情况下，由于第一阱区W1可被注入硼两次，其中一次系使用低电压p型阱设定，另一次系使用高电压p型轻掺杂漏极设定，故浓度C3可高于上述的浓度C1。
又根据另一实施例，第一硼注入操作BI1可对应于低电压p型阱(LVPW)设定，及第二硼注入操作BI2可对应于中电压p型阱(又称MVPW)设定。在此情况中，第一阱区W1的硼浓度可被调整为浓度C4，其中浓度C4可被表示为等式(eq-4)：
C4＝f4(CLVPW,CMVPW)…(eq-4)；
在等式(eq-4)中，f4()可为函数，CMVPW可为对应于中电压p型阱(MVPW)设定的硼浓度，其中浓度C4可正相关于浓度CLVPW及CMVPW。举例而言，浓度C4可为(但不限于)浓度CLVPW及CMVPW的总和，亦即C4＝CLVPW+CMVPW。在此情况下，由于第一阱区W1可被注入硼两次，其中一次系使用低电压p型阱设定，另一次系使用中电压p型阱设定，故浓度C4可高于上述的浓度C1。
图5系实施例中，方法500的流程图。图6至图8系实施例中，执行图5之方法500的制程图。方法500可用以调整第一阱区W1的硼浓度，而不使用额外之光罩。方法500可包括以下步骤。
步骤510：使用第一光罩M51以露出半导体基板110之第一阱区W1及遮盖半导体基板110之第二阱区W2及第三阱区W3；
步骤520：执行第一硼注入操作BI51以于第一阱区W1注入硼；
步骤530：使用第二光罩M52以露出半导体基板110之第一阱区W1及第二阱区W2及遮盖第三阱区W3；
步骤540：执行第二硼注入操作BI52以于第一阱区W1及第二阱区W2注入硼；
步骤550：使用第三光罩M53以露出半导体基板110之第一阱区W1及第三阱区W3及遮盖第二阱区W2；及
步骤560：执行第三硼注入操作BI53以于第一阱区W1及第三阱区W3注入硼。
图6可对应于图5之步骤510及步骤520，图7可对应于图5之步骤530及步骤540，且图8可对应于图5之步骤550及步骤560。如图5至图8所示，第一硼注入操作BI51可用以提高第一阱区W1的硼浓度，第二硼注入操作BI52可用以更提高第一阱区W1的硼浓度及提高第二阱区W2的硼浓度，且第三硼注入操作BI53可用以更提高第一阱区W1的硼浓度及提高第三阱区W3的硼浓度。如图6至图8所示，第一阱区W1可被注入硼三次，故第一阱区W1的硼浓度可更被提高，以使形成于第一阱区W1的存储器单元(如100)可具有更高的门槛电压Vt。存储器单元对于错误写入之抗御能力可得以改善，而更不易发生高电压(如图1之高电压VH)击穿反熔丝层而导致的错误写入操作。
在图6至图8之例子中，仅须使用三光罩(亦即M51、M52及M53)，及三次硼注入操作(例如BI51、BI52及BI53)，即可调整第一阱区W1的硼浓度三次，调整第二阱区W2的硼浓度一次，及调整第三阱区W3的硼浓度一次。然而，根据先前技术，当欲注入硼于第一阱区W1三次及注入硼于第二阱区W2及第三阱区W3各一次时，至少须使用五个光罩及执行五次硼注入操作。举例而言，根据先前技术，第一专用光罩可用以露出第一阱区W1以对于第一阱区W1执行第一硼注入操作，第二专用光罩可用以露出第二阱区W2以对于第二阱区W2执行第二硼注入操作，第三专用光罩可用以露出第一阱区W1以对于第一阱区W1执行第三硼注入操作，第四专用光罩可用以露出第三阱区W3以对于第三阱区W3执行第四硼注入操作，及第五专用光罩可用以露出第一阱区W1以对于第一阱区W1执行第五硼注入操作。因此，相较于先前技术，实施例中，仅须较少的光罩及硼注入操作，即可调整第一阱区W1，第二阱区W2及第三阱区W3的硼浓度。
根据实施例，图2至图4中，第一阱区W1可为低电压(又称LV)阱区，且第二阱区W2可为中电压(又称MV)阱区。根据另一实施例，第一阱区W1可为低电压阱区，且第二阱区W2可为高电压(又称HV)阱区。
根据实施例，图6至图8中，第一阱区W1可为低电压(LV)阱区，第二阱区W2可为中电压(MV)阱区，且第三阱区(W3)可为高电压阱区。
根据实施例，第一硼注入操作BI51可对应于低电压p型阱(LVPW)设定，第二硼注入操作BI52可对应于中电压p型阱(MVPW)设定，及第三硼注入操作BI53可对应于高电压p型阱(LVPW)设定。
在此情况中，第一阱区W1的硼浓度可被调整为浓度C5，其中浓度C5可被表示为等式(eq-5)：
C5＝f5(CLVPW,CMVPW,CHVPW)…(eq-5)；
在等式(eq-5)中，f5()可为函数，浓度CLVPW,CMVPW及CHVPW可如上述，其中浓度C5可正相关于浓度CLVPW，CMVPW及CHVPW。举例而言，浓度C5可为(但不限于)浓度CLVPW，CMVPW及CHVPW的总和，亦即C5＝CLVPW+CMVPW+CHVPW。在此情况下，由于第一阱区W1可被注入硼三次，其中一次系使用低电压p型阱设定，一次系使用中电压p型阱设定，且另一次系使用高电压p型阱设定，故浓度C5可高于上述的浓度C1。
关于图2至图4及图5至图8，如上所述，藉由使用一组光罩及一组硼注入操作，第一阱区W1的硼浓度可被调整至浓度C1至C5之一。根据实施例，上述的浓度C1至C5的关系可为C1<C2<C3<C4<C5。对应于存储器单元100之门槛电压Vt及上述浓度C1至C5的关系可如表格1所示：
(表格1)
表格1之情况1可对应于图5至图8。表格1之情况2至情况4的每一情况可对应于图2至图4。情况5可对应于图1，其中第一阱区W1系LVPW(低电压p型阱)。如图2至图8及表格1所示，藉由选择用于执行硼注入操作的光罩组，存储器单元对于错误写入操作之抗御能力可得以改善，而不会在制程中使用额外之光罩。
图9系实施例中，形成于第一阱区W1之n型金属氧化物半导体(NMOS)900的示意图。图10系实施例中，产生图9之n型金属氧化物半导体900之方法1000的流程图。方法1000可包括以下步骤：
步骤1010：于第一阱区W1上形成栅极氧化层Ox1；
步骤1020：于栅极氧化层Ox1上形成栅极层G1；
步骤1030：于栅极氧化层Ox1之第一侧及第二侧形成轻掺杂漏极区LDD；
及
步骤1050：于栅极氧化层Ox1之第一侧形成源极区S1，及于栅极氧化层Ox1之第二侧形成漏极区D1。
根据实施例，n型金属氧化物半导体900可为图1之存储器单元100的一部分。因为n型金属氧化物半导体900可形成于第一阱区W1，且第一阱区W1的门槛电压可藉由上述的方法200及/或方法500而提高，故存储器单元100对于错误写入的抗御能力可提高，而不须于制程中使用额外的光罩。根据实施例，因轻掺杂漏极区LDD于一些应用中可被省略，故步骤1030可选择性地执行。
图11至图14系实施例中，四种存储器单元的上视示意图。藉由使用对应于图2至图4之方法200或对应于图5至图8之方法500，所产生的存储器单元可为图11至图14的四种存储器单元之一。于图11之存储器单元1100中，字线层WL，反熔丝层AF1及另一个反熔丝层AF2可形成于氧化扩散层OD，其布局可如图11所示。于图12之存储器单元1200中，字线层WL及反熔丝层AF可形成于氧化扩散层OD，其布局可如图12所示。于图13之存储器单元1300中，字线层WL，从线层FL及反熔丝层AF可形成于氧化扩散层OD，其布局可如图13所示。于图14之存储器单元1400中，两字线层WL1及WL2，反熔丝层AF及两从线层FL1及FL2可形成于氧化扩散层OD，其布局可如图14所示。于图11至图14，字线层(如WL，WL1及WL2)，反熔丝层(如AF，AF1及AF2)及从线层(如FL，FL1及FL2)之每一者可用多晶(polycrystalline)材料或多晶硅(polysilicon)材料形成。图11至图14仅为举例，使用实施例之方法形成的存储器单元之类型，不限于图11至图14所示的存储器单元之类型。
总的来说，藉由实施例提供的方法，可不须使用额外的光罩，即可执行更多的硼注入操作，从而提高形成于阱区的反熔丝结构的门槛电压，具有该反熔丝结构的存储器单元可具有更佳的抗御能力，从而可避免高电压击穿栅极层及相关的非预期漏电流导致的错误写入。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种用于制造反熔丝结构之半导体制程方法，其特征在于，所述半导体制程方法包括：
使用第一光罩以露出半导体基板之第一阱区；
执行第一硼注入操作以于所述第一阱区注入硼；
使用第二光罩以露出所述半导体基板之所述第一阱区及一第二阱区；
执行第二硼注入操作以于所述第一阱区及所述第二阱区注入硼；
使用第三光罩以露出所述半导体基板之所述第一阱区及一第三阱区；及
执行第三硼注入操作以于所述第一阱区及所述第三阱区注入硼。
2.如权利要求1所述的半导体制程方法，其特征在于，所述第一阱区是低电压阱区，及所述第二阱区是中电压阱区。
3.如权利要求1所述的半导体制程方法，其特征在于，所述第一阱区是低电压阱区，及所述第二阱区是高电压阱区。
4.如权利要求1所述的半导体制程方法，其特征在于：
所述第一硼注入操作对应于低电压p型阱设定；及
所述第二硼注入操作对应于高电压p型阱设定。
5.如权利要求1所述的半导体制程方法，其特征在于：
所述第一硼注入操作对应于低电压p型阱设定；及
所述第二硼注入操作对应于高电压p型轻掺杂漏极设定。
6.如权利要求1所述的半导体制程方法，其特征在于：
所述第一硼注入操作对应于低电压p型阱设定；及
所述第二硼注入操作对应于中电压p型阱设定。
7.如权利要求1所述的半导体制程方法，其特征在于，所述第一阱区是低电压阱区，所述第二阱区是中电压阱区，及所述第三阱区是高电压阱区。
8.如权利要求1所述的半导体制程方法，其特征在于：
所述第一硼注入操作对应于低电压p型阱设定；
所述第二硼注入操作对应于中电压p型阱设定；及
所述第三硼注入操作对应于高电压p型阱设定。
9.如权利要求1所述的半导体制程方法，其特征在于，所述半导体制程方法还包括：
于所述第一阱区上形成一栅极氧化层；
于所述栅极氧化层上形成一栅极层；及
于所述栅极氧化层之第一侧形成源极区，及于所述栅极氧化层之第二侧形成漏极区。
10.如权利要求9所述的半导体制程方法，其特征在于，所述半导体制程方法还包括：
于所述栅极氧化层之所述第一侧及所述第二侧形成轻掺杂漏极区。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US201862697411P | 2018-07-13 | 2018-07-13 | |
| US62/697,411 | 2018-07-13 | ||
| US16/427,313 | 2019-05-30 | ||
| US16/427,313 US20200020707A1 (en) | 2018-07-13 | 2019-05-30 | Semiconductor processing method for manufacturing antifuse structure with improved immunity against erroneous programming |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN110718455A CN110718455A (zh) | 2020-01-21 |
| CN110718455B true CN110718455B (zh) | 2022-01-25 |
Family
ID=67303363
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201910594984.3A Active CN110718455B (zh) | 2018-07-13 | 2019-07-03 | 用于制造反熔丝结构的半导体制程方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US20200020707A1 (zh) |
| EP (1) | EP3595005A1 (zh) |
| CN (1) | CN110718455B (zh) |
| TW (1) | TW202006930A (zh) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6043128A (en) * | 1997-02-07 | 2000-03-28 | Yamaha Corporation | Semiconductor device handling multi-level voltages |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5242851A (en) * | 1991-07-16 | 1993-09-07 | Samsung Semiconductor, Inc. | Programmable interconnect device and method of manufacturing same |
| JPH07335883A (ja) * | 1994-06-15 | 1995-12-22 | Toshiba Corp | 半導体装置の製造方法 |
| EP1233453A3 (en) * | 2001-02-19 | 2005-03-23 | Kawasaki Microelectronics, Inc. | Semiconductor integrated circuit having anti-fuse, method of fabricating, and method of writing data in the same |
| JP4811895B2 (ja) * | 2001-05-02 | 2011-11-09 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| US7564707B2 (en) * | 2007-08-22 | 2009-07-21 | Zerog Wireless, Inc. | One-time programmable non-volatile memory |
| KR100979098B1 (ko) * | 2008-06-20 | 2010-08-31 | 주식회사 동부하이텍 | 반도체 소자 및 이를 위한 ｏｔｐ 셀 형성 방법 |
| KR102439623B1 (ko) * | 2015-06-25 | 2022-09-05 | 인텔 코포레이션 | 안티퓨즈 프로그래밍 전압의 제어된 수정을 위한 방법, 안티퓨즈 회로, 및 컴퓨팅 시스템 |
-
2019
- 2019-05-30 US US16/427,313 patent/US20200020707A1/en not_active Abandoned
- 2019-06-28 TW TW108123009A patent/TW202006930A/zh unknown
- 2019-07-03 CN CN201910594984.3A patent/CN110718455B/zh active Active
- 2019-07-12 EP EP19185928.9A patent/EP3595005A1/en not_active Withdrawn
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6043128A (en) * | 1997-02-07 | 2000-03-28 | Yamaha Corporation | Semiconductor device handling multi-level voltages |
Also Published As
| Publication number | Publication date |
|---|---|
| EP3595005A1 (en) | 2020-01-15 |
| TW202006930A (zh) | 2020-02-01 |
| CN110718455A (zh) | 2020-01-21 |
| US20200020707A1 (en) | 2020-01-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9224496B2 (en) | Circuit and system of aggregated area anti-fuse in CMOS processes | |
| US6806540B2 (en) | Semiconductor device and method of manufacturing the same | |
| TWI503825B (zh) | 低臨界電壓之反熔絲裝置 | |
| US6500705B2 (en) | Semiconductor memory device and method of manufacturing the same | |
| US8093664B2 (en) | Non-volatile semiconductor memory device and depletion-type MOS transistor | |
| US6657249B2 (en) | Nonvolatile semiconductor memory device with peripheral circuit part comprising at least one of two transistors having lower conductive layer same perpendicular structure as a floating gate | |
| JP2005197750A (ja) | ２トランジスタｐｍｏｓメモリセル及びその製造方法 | |
| US11950412B2 (en) | Gate fringing effect based channel formation for semiconductor device | |
| JP3506025B2 (ja) | 半導体記憶装置及びその製造方法 | |
| US20190355583A1 (en) | Method of forming drain extended mos transistors for high voltage circuits | |
| JP2006270044A (ja) | フラッシュメモリ素子の製造方法 | |
| JP2005142321A (ja) | 半導体集積回路装置およびその製造方法 | |
| JP2007184582A (ja) | 狭チャネル金属酸化物半導体トランジスタ | |
| US20050194647A1 (en) | High voltage device embedded non-volatile memory cell and fabrication method | |
| US20120020157A1 (en) | Novel high-temperature non-volatile memory design | |
| CN110718455B (zh) | 用于制造反熔丝结构的半导体制程方法 | |
| US20060186461A1 (en) | Semiconductor device and method of manufacturing the same | |
| JPS62149163A (ja) | 相補型ｍｏｓ集積回路の製造方法 | |
| KR20070002302A (ko) | 플래시 메모리 소자의 제조 방법 | |
| JP3383428B2 (ja) | 半導体記憶装置 | |
| US6777762B2 (en) | Mask ROM structure having a coding layer between gates and word lines | |
| JP2810708B2 (ja) | 電気的消去・書込み可能な読取専用メモリ（ｒｏｍ）用セル並びにその製法 | |
| JP5139712B2 (ja) | Ｆｌｏｔｏｘ型ｅｅｐｒｏｍおよびその製造方法 | |
| KR100243293B1 (ko) | 고내압 트랜지스터 및 그 제조방법 | |
| US20090085124A1 (en) | Semiconductor storage device and manufacturing method of the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |