CN110690201A - 半导体封装装置及其制造方法 - Google Patents

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Abstract

一种半导体封装装置包含衬底、第一电性组件、磁导性组件及线圈。所述衬底包含第一表面。所述磁导性组件包含设置在所述衬底的所述第一表面上的第一部分、从所述第一部分突出的第二部分、及设置在所述磁导性组件的所述第二部分上并与所述第二部分接触的第三部分。所述第一电性组件设置在所述衬底上且被所述磁导性组件的所述第二部分环绕。所述线圈设置在所述衬底上且环绕所述磁导性组件的所述第二部分。

Description

半导体封装装置及其制造方法
本申请是中国专利申请号为：201711459163.6，申请日期为：2017年12月28日，以及申请名称为：“半导体封装装置及其制造方法”的申请的分案申请。
技术领域
本发明涉及一种半导体封装装置及其制造方法，且更确切地说，涉及一种包含嵌入其中的天线的半导体封装装置及其制造方法。
背景技术
近场通信(NFC)是短距离的高频无线通信技术，并且包含无接触射频识别(RFID)及互连技术。
NFC技术可应用于例如信用卡、标识(ID)卡、智能手机或无线充电器等产品。需要改进通信质量并且减小NFC装置的总体封装大小。
发明内容
根据本发明的一些实施例，一种半导体装置封装包含衬底、第一封装主体、磁导性元件及线圈。衬底包含第一表面。第一封装主体包封衬底的第一表面。磁导性元件包含设置在衬底的第一表面上的第一部分及设置在封装主体上的第二部分。线圈在第一封装主体内。
根据本发明的一些实施例，一种半导体装置封装包含衬底、第一封装主体、磁导性元件及线圈。衬底包含第一表面。第一封装主体包封衬底的第一表面。磁导性元件包含设置在衬底的第一表面上的第一部分及设置在封装主体上的第二部分。线圈在第一封装主体内。磁导性元件的第二部分的宽度小于线圈的内部宽度。
根据本发明的一些实施例，一种半导体装置封装包含衬底、第一封装主体、磁导性元件及线圈。衬底包含第一表面。第一封装主体包封衬底的第一表面。磁导性元件包含设置在衬底的第一表面上的第一部分及设置在封装主体上的第二部分。线圈在第一封装主体内。磁导性元件的第二部分伸到衬底的第一表面上的伸出部与线圈伸到衬底的第一表面上的伸出部不重叠。
附图说明
图1示出根据本发明的一些实施例的半导体封装装置的横截面视图。
图2示出根据本发明的一些实施例的半导体封装装置的横截面视图。
图3示出根据本发明的一些实施例的半导体封装装置的横截面视图。
图4示出根据本发明的一些实施例的半导体封装装置的横截面视图。
图5示出根据本发明的一些实施例的半导体封装装置的横截面视图。
图6A、图6B、图6C、图6D及图6E示出根据本发明的一些实施例的半导体制造方法。
图7A、图7B、图7C及图7D示出根据本发明的一些实施例的半导体制造方法。
图8A、图8B、图8C及图8D示出根据本发明的一些实施例的半导体制造方法。
共用的参考标号贯穿附图及具体实施方式用来指示相同或类似的组件。从以下结合附图作出的具体实施方式，本发明将会更显而易见。
具体实施方式
在本发明的一些实施例中，例如，在射频识别(RFID)用于近场通信(NFC)的一些实施例中，天线结构用于无源RFID、半无源RFID或有源RFID，其中的每一者可以受益于通信质量的改进及通信距离的增加。在这些形式的RFID中，除了与通过天线结构进行传输相关的挑战之外，无源RFID还面临另外的挑战，即借助于来自相关联天线结构的感应电流接收操作无源RFID装置中的逻辑的功率，并且所述接收功率应足以给RFID装置中的逻辑供电。因此，在无源RFID装置中，可以使用天线结构来接收功率传递(感应电流)以及传输信息。在天线结构中可以通过使天线穿过磁场(例如，由RFID读取器产生的磁场)来引起电流。磁场在最接近于源处最强，并且随着与源的距离增大而减弱。天线结构的接收能力的改进可以允许RFID装置接收足够的功率来在与磁场源增大的距离处操作RFID装置的逻辑。另外，天线接收能力的改进还可以改进天线的传输能力。由于无源RFID所面临的额外挑战，本发明的一些实施例描述为有利于改进无源RFID装置的天线结构。然而，所属领域的普通技术人员将了解，此类天线结构还将适用于改进其它NFC装置以及实际上非NFC装置。
图1示出根据本发明的一些实施例的半导体封装装置1的横截面视图。半导体封装装置1包含衬底10、封装主体11、磁导性元件12、线圈13、电子组件14a、14b以及电连接件16。
衬底10可以包含例如印刷电路板，例如，纸基铜箔层合物、复合铜箔层合物或聚合物浸渍的玻璃纤维基铜箔层合物。衬底10可以包含互连结构，例如再分布层(RDL)或接地元件。在一些实施例中，接地元件是从衬底10的侧表面暴露的导通孔。在一些实施例中，接地元件是从衬底10的侧表面暴露的金属层。在一些实施例中，接地元件是从衬底10的侧表面暴露的金属迹线。在一些实施例中，衬底10包含表面101及与表面101相反的表面102。衬底10的表面101称为底表面或第一表面，并且衬底10的表面102称为顶表面或第二表面。
电子组件14a、14b设置在衬底10的顶表面102上。电子组件14a可以包含无源电子组件，例如电容器、电阻器或电感器。电子组件14b可以包含有源电子组件，例如集成电路(IC)芯片或裸片。每一电子组件14a、14b可以电连接到一或多个其它电子组件(例如，另一电子组件14a、14b)并且电连接到衬底10(例如，电连接到RDL)，并且可以借助于倒装芯片或导线接合技术获得电连接。
封装主体11设置在衬底10的底表面101上并且包封线圈13及磁导性元件12的一部分。在一些实施例中，封装主体11包含环氧树脂，环氧树脂包含分散在其中的填充物。
电连接件16包含第一部分16a及第二部分16b。电连接件16的第一部分16a穿过封装主体11并且电连接到衬底10的底表面101上的导电衬垫10p。电连接件16的第二部分16b从封装主体11暴露以待电连接到外部装置。
磁导性元件12包含三个区段12a、12b及12c。区段12a设置在衬底10的底表面101上并且由封装主体11包封。区段12c设置在封装主体11的表面111上。区段12b穿过封装主体11并且连接区段12a与区段12c。在一些实施例中，区段12b的厚度与区段12a的厚度相同或大于区段12a的厚度。在一些实施例中，磁导性元件12可以包含磁性层及导电层，所述导电层电连接到衬底10的底表面101上的接地衬垫。
磁导性元件12是或包含具有高磁导率及低磁饱和的材料。磁导性元件12可以是或可以包含例如铁氧体，例如但不限于三氧化二铁(Fe2O3)、锌铁氧体(ZnFe2O4)、锰锌铁氧体(MnaZn(1-a)Fe2O4)或镍锌铁氧体(NiaZn(1-a)Fe2O4)；铁合金，例如但不限于硅铁合金(FeSi)、硅锰铁(FeSiMg)、磷化铁(FeP)或铁镍合金(FeNi)；磁封胶或其它磁导性金属或金属合金(例如，其它含镍或含铁材料)，或其组合。材料的磁导率的一个量度标准是按照其相对于自由空间的磁导率的相对磁导率。用于磁导性元件12的合适的磁导性材料的实例包含具有大于约1的相对磁导率的那些磁导性材料，例如至少约2、至少约5、至少约10、至少约50、至少约100、至少约500、至少约1000、至少约5000、至少约104、至少约105，或至少约106。可以在室温下及在特定场强度(例如约0.5特斯拉或约0.002特斯拉)下测量材料的磁导率。在一些实施例中，磁导性元件12的磁导率介于从约500亨每米(H/m)至约3000H/m的范围。
线圈13设置在封装主体11内并且由封装主体11包封。线圈13环绕磁导性元件12的区段12b。在一些实施例中，线圈13的内径D3大于磁导性元件12的区段12c的宽度D1并且小于磁导性元件12的区段12a的宽度D2。例如，磁导性元件12的区段12c在衬底10的底表面101上的伸出部(例如，从区段12c延伸到衬底10的底表面101的竖直伸出部)与线圈13在衬底10的底表面101上的伸出部(例如，从线圈13延伸到衬底10的底表面101的竖直伸出部)不重叠。另外，磁导性元件12的区段12a在衬底10的底表面101上的伸出部(例如，从区段12a延伸到衬底10的底表面101的竖直伸出部)与线圈13在衬底10的底表面101上的伸出部(例如，从线圈13延伸到衬底10的底表面101的竖直伸出部)重叠。
线圈13是或包含导电材料，例如金属或金属合金。实例包括金(Au)、银(Ag)、铝(Al)、铜(Cu)或其合金。线圈13可以磁耦合到磁场以引起线圈13内的电流。在一些实施例中，感应电流通过导电线13c及衬底10内的互连结构(例如，RDL)提供到电子组件14a、14b，以便给电子组件14a、14b或半导体封装装置1外部的其它电子组件供电。因此，线圈13用作无线接收器(例如，充电线圈)。
在类似的无线充电装置中，线圈是与其它电子组件分隔开的单独的元件，这会增加无线充电装置的总大小及制造成本。通过如图1中所示，将无线充电线圈整合到半导体封装装置1中，可减小总大小及制造成本。另外，由于磁导性元件12的区段12a的宽度D2大于线圈13的内径D3，区段12a可以减小衬底10的顶表面102上的电子组件14a、14b受通过线圈13的不合需要的磁场干扰的可能性(例如，防止衬底10的顶表面102上的电子组件14a、14b受通过线圈13的不合需要的磁场干扰)。此外，磁导性元件12的区段12c用于聚合磁场以提高产生感应电流的效率。磁导性元件12还有益于半导体封装装置1的散热。
图2示出根据本发明的一些实施例的半导体封装装置2的横截面视图。半导体封装装置2类似于图1中的半导体封装装置1，不同之处在于半导体封装装置2进一步包含设置在衬底20的顶表面202上的第二封装主体25。半导体封装装置1包含衬底20(例如，类似于衬底10)、第一封装主体21(例如，类似于封装主体11)、磁导性元件22(例如，类似于磁导性元件12)、线圈23(例如，类似于线圈13)、电子组件24a及24b(例如，分别类似于电子组件14a、14b)，以及第二封装主体25。
第二封装主体25设置在衬底20的顶表面202上以覆盖电子组件24a、24b。在一些实施例中，第二封装主体25包含环氧树脂，环氧树脂包含分散在其中的填充物。
电连接件26包含第一部分26a及第二部分26b。电连接件26的第一部分26a穿过第二封装主体25并且电连接到衬底20的顶表面202上的导电衬垫20p。电连接件26的第二部分26b从第二封装主体25暴露以待电连接到外部装置。
图3示出根据本发明的一些实施例的半导体封装装置3的横截面视图。半导体封装装置3包含衬底30、封装主体31、磁导性元件32、线圈33、电子组件34a、34b、34c、34d及电连接件36。
衬底30可以包含例如印刷电路板，例如，纸基铜箔层合物、复合铜箔层合物或聚合物浸渍的玻璃纤维基铜箔层合物。衬底30可以包含互连结构，例如RDL或接地元件。在一些实施例中，接地元件是从衬底30的侧表面暴露的导通孔。在一些实施例中，接地元件是从衬底30的侧表面暴露的金属层。在一些实施例中，接地元件是从衬底30的侧表面暴露的金属迹线。在一些实施例中，所述衬底包含表面301及与表面301相反的表面302。衬底30的表面301称为底表面或第一表面，并且衬底30的表面302称为顶表面或第二表面。
电子组件34a、34b设置在衬底30的顶表面302上。电子组件34c、34d设置在衬底30的底表面301上。在一些实施例中，每一电子组件34a、34b、34c、34d可以包含无源电子组件，例如电容器、电阻器或电感器。在其它实施例中，每一电子组件34a、34b、34c、34d可以包含有源电子组件，例如IC芯片或裸片。每一电子组件34a、34b、34c、34d可以电连接到其它电子组件中的一或多个(例如，电子组件34a、34b、34c、34d中的一或多个)，并且电连接到衬底30(例如，电连接到RDL)，并且可以借助于倒装芯片或导线接合技术获得电连接。
封装主体31设置在衬底30的底表面301上并且包封电子组件34c、34d、线圈33及磁导性元件32的一部分。在一些实施例中，封装主体31包含环氧树脂，环氧树脂包含分散在其中的填充物。
电连接件36包含第一部分36a及第二部分36b。电连接件36的第一部分36a穿过封装主体31，并且电连接到衬底30的底表面301上的导电衬垫30p。电连接件36的第二部分36b从封装主体31暴露以待电连接到外部装置。
磁导性元件32包含五个区段32a、32b、32c、32d及32e。区段32a及32d设置在衬底30的底表面301上并且由封装主体31包封。区段32c设置在封装主体31的表面311上。区段32b穿过封装主体31并且连接区段32a与区段32c。区段32e穿过封装主体31并且连接区段32d与区段32c。在一些实施例中，区段32b、32e的厚度与区段32a、32d的厚度相同或大于区段32a、32d的厚度。在一些实施例中，磁导性元件32可以包含磁性层及导电层，所述导电层电连接到衬底30的底表面301上的接地衬垫。区段32b、32c及32e覆盖电子组件34c、34d，以减小电子组件34c、34d受不合需要的磁场干扰的可能性(例如，防止电子组件34c、34d受不合需要的磁场干扰)。
磁导性元件32是或包含具有高磁导率及低磁饱和的材料。磁导性元件32可以是或可以包含例如铁氧体(例如，Fe2O3、ZnFe2O4、MnaZn(1-a)Fe2O4或NiaZn(1-a)Fe2O4)、铁合金(例如，FeSi、FeSiMg、FeP or FeNi)；磁封胶或其它磁导性金属或金属合金(例如，其它含镍或含铁材料)，或其组合。材料的磁导率的一个量度标准是按照其相对于自由空间的磁导率的相对磁导率。用于磁导性元件32的合适的磁导性材料的实例包含具有大于约1的相对磁导率的那些磁导性材料，例如至少约2、至少约5、至少约10、至少约50、至少约100、至少约500、至少约1000、至少约5000、至少约104、至少约105，或至少约106。可以在室温下及在特定场强度(例如约0.5特斯拉或约0.002特斯拉)下测量材料的磁导率。在一些实施例中，磁导性元件32的磁导率介于从约500H/m至约3000H/m的范围。
线圈33设置在封装主体31内并且由封装主体31包封。线圈33环绕磁导性元件32的区段32b、32e。在一些实施例中，线圈33的内径D4大于磁导性元件32的区段32c的宽度D5。例如，磁导性元件32的区段32c在衬底30的底表面301上的伸出部(例如，从区段32c延伸到衬底30的底表面301的竖直伸出部)与线圈33在衬底30的底表面301上的伸出部(例如，从线圈33延伸到衬底30的底表面301的竖直伸出部)不重叠。另外，磁导性元件32的区段32a、32d在衬底30的底表面301上的伸出部(例如，从区段32a、32d延伸到衬底30的底表面301的竖直伸出部)与线圈33在衬底30的底表面301上的伸出部(例如，从线圈33延伸到衬底30的底表面301的竖直伸出部)不重叠。
线圈33是或包含导电材料，例如金属或金属合金。实例包含Au、Ag、Al、Cu或其合金。线圈33可以磁耦合到磁场以引起线圈33内的电流。在一些实施例中，感应电流通过导电线33c及衬底30内的互连结构(例如，RDL)提供到电子组件34a、34b、34c、34d，以便给电子组件34a、34b、34c、34d或半导体封装装置3外部的其它电子组件供电。因此，线圈33用作无线接收器(例如，充电线圈)。
相较于图1中的半导体封装装置1，半导体封装装置3可以容纳更多电子组件，这将减小半导体封装装置3的总大小。
图4示出根据本发明的一些实施例的半导体封装装置4的横截面视图。半导体封装装置4类似于图3中的半导体封装装置3，不同之处在于半导体封装装置4进一步包含设置在衬底40的顶表面402上的第二封装主体45。半导体封装装置4包含衬底40(例如，类似于衬底30)、第一封装主体41(例如，类似于封装主体31)、磁导性元件42(例如，类似于磁导性元件32)、线圈43(例如，类似于线圈33)、电子组件44a、44b、44c、44d(例如，分别类似于电子组件34a、34b、34c、34d)，以及第二封装主体45。
第二封装主体45设置在衬底40的顶表面402上以覆盖电子组件44a、44b。在一些实施例中，第二封装主体45包含环氧树脂，环氧树脂包含分散在其中的填充物。
电连接件46包含第一部分46a及第二部分46b。电连接件46的第一部分46a穿过第二封装主体45并且电连接到衬底40的顶表面402上的导电衬垫40p。电连接件46的第二部分46b从第二封装主体45暴露以待电连接到外部装置。
图5示出根据本发明的一些实施例的半导体封装装置5的横截面视图。半导体封装装置5类似于图3中的半导体封装装置3，不同之处在于半导体封装装置5进一步包含连接器56及在磁导性元件52上形成的开口52g。半导体封装装置5包含衬底50(例如，类似于衬底30)、第一封装主体51(例如，类似于封装主体31)、第二封装主体55(例如，类似于第二封装主体45)、磁导性元件52、线圈53(例如，类似于线圈33)，以及电子组件54a、54b、54c、54d(例如，分别类似于电子组件34a、34b、34c、34d)。
连接器56设置在衬底50的顶表面502上，并且从第二封装主体55暴露。连接器56可以包含多个插销以提供电子组件54a、54b、54c、54d与外部电路之间的电连接。
磁导性元件52的区段52c1及区段52c2设置在第一封装主体51的表面511上。区段52c1通过磁导性元件52的区段52b与磁导性元件52的区段52a相连接。区段52c2通过磁导性元件52的区段52e与磁导性元件52的区段52d相连接。区段52c1及区段52c2通过开口52g彼此以物理方式分隔开。使用开口52g能便于形成第一封装主体51，因为可以容易地通过开口52g将模塑料注入到由区段52b、52c1、52c2、52e界定的空间中以包封电子组件54c、54d。
图6A、6B、6C、6D及6E示出根据本发明的一些实施例的半导体制造方法。
参考图6A，提供衬底60。衬底60可以包含例如印刷电路板，例如，纸基铜箔层合物、复合铜箔层合物或聚合物浸渍的玻璃纤维基铜箔层合物。在衬底60上形成磁导性层62a。可以通过附接铁氧体薄片、溅镀或镀敷铁合金、涂布或填充磁封胶或通过其它合适的工艺形成磁导性层62a。在一些实施例中，可以在形成磁导性层62a之前在衬底60上形成粘合层。
参考图6B，在磁导性层62a上形成线圈63。换句话说，线圈63与磁导性层62a重叠。
参考图6C，在衬底60上形成封装主体61以覆盖线圈63及磁导性层62a。在一些实施例中，封装主体61包含环氧树脂，环氧树脂包含分散在其中的填充物。接着形成穿过封装主体61的开口61h以暴露磁导性层62a。在一些实施例中，可以通过钻孔、激光钻孔或蚀刻形成开口61h。
参考图6D，形成磁导性层62b以填充开口61h。在一些实施例中，磁导性层62b及磁导性层62a由相同的材料形成。替代地，它们可以包含不同的材料。在一些实施例中，磁导性层62b的厚度与磁导性层62a的厚度相同或大于磁导性层62a的厚度。
参考图6E，在封装主体61上形成接触磁导性层62b的磁导性层62c。磁导性层62c与线圈63不重叠在一些实施例中，磁导性层62c及磁导性层62b由相同的材料形成。替代地，它们可以包含不同的材料。在形成磁导性层62c之后，可以在衬底60的形成如图1所示的半导体封装装置1的表面相反的表面上形成电子组件。在一些实施例中，可以在形成磁导性层62c之前在封装主体61上形成粘合层。
在一些实施例中，形成磁导性层62c可以进一步包含以下操作：(i)在封装主体61上及在线圈63之上形成防护层(例如，掩模或网板)；(ii)在封装主体61的未被防护层覆盖的一部分上形成磁导性层62c；以及(iii)移除防护层。在一些实施例中，形成磁导性层62c的操作与形成磁导性层62a的操作相同。替代地，它们可以通过不同的操作形成。
图7A、7B、7C及7D示出根据本发明的一些实施例的半导体制造方法。
参考图7A，提供衬底70。衬底70可以包含例如印刷电路板，例如，纸基铜箔层合物、复合铜箔层合物或聚合物浸渍的玻璃纤维基铜箔层合物。在衬底70上形成磁导性层72a。可以通过附接铁氧体薄片、溅镀或镀敷铁合金、涂布或填充磁封胶或通过其它合适的工艺形成磁导性层72a。
参考图7B，在衬底70上形成封装主体71以覆盖磁导性层72a。形成穿过封装主体71以暴露磁导性层72a的开口71h1。形成穿过封装主体71但不暴露磁导性层72a的多个开口71h2。形成穿过封装主体71以暴露衬底70上的导电衬垫70p的至少一个开口71h3。在一些实施例中，可以通过钻孔、激光钻孔或蚀刻形成开口71h1、71h2及71h3。
参考图7C，形成磁导性层72b以填充开口71h1。在一些实施例中，磁导性层72b及磁导性层72a由相同的材料形成。替代地，它们可以包含不同的材料。在一些实施例中，磁导性层72b的厚度与磁导性层72a的厚度相同或大于磁导性层72a的厚度。
在开口71h2及71h3内形成导电材料以形成线圈73及连接线圈73与衬底70的导电衬垫70p的导电线73c。线圈73与磁导性层72a重叠。
参考图7D，在封装主体71上形成接触磁导性层72b的磁导性层72c。磁导性层72c与线圈73不重叠。在一些实施例中，磁导性层72c及磁导性层72b由相同的材料形成。替代地，它们可以包含不同的材料。在形成磁导性层72c之后，可以在衬底70的形成如图1所示的半导体封装装置1的表面相反的表面上形成电子组件。在一些实施例中，形成磁导性层72c可以进一步包含以下操作：(i)在封装主体71上形成覆盖线圈73的防护层(例如，掩模或网板)；(ii)在封装主体71的未被防护层覆盖的一部分上形成磁导性层72c；以及(iii)移除防护层。在一些实施例中，形成磁导性层72c的操作与形成磁导性层72a的操作相同。替代地，它们可以通过不同的操作形成。在形成磁导性层72c之后，可以在衬底70的形成如图1所示的半导体封装装置1的表面相反的表面上形成电子组件。
图8A、8B、8C及8D示出根据本发明的一些实施例的半导体制造方法。
参考图8A，提供衬底80。衬底80可以包含例如印刷电路板，例如，纸基铜箔层合物、复合铜箔层合物或聚合物浸渍的玻璃纤维基铜箔层合物。在衬底80的一部分上形成磁导性层82a。可以通过附接铁氧体薄片、溅镀或镀敷铁合金、涂布或填充磁封胶或通过其它合适的工艺形成磁导性层82a。
在磁导性层82a上形成线圈83。线圈83通过导电线83c与衬底80上的导电衬垫80p电连接。
在衬底80的表面上形成不被磁导性层82a覆盖的电子组件84a、84b。电子组件84a可以包含无源电子组件，例如电容器、电阻器或电感器。电子组件84b可以包含有源电子组件，例如IC芯片或裸片。电子组件84a、84b可以通过倒装芯片或导线接合技术连接到衬底80。
参考图8B，在衬底80上形成覆盖磁导性层82a的封装主体81。形成穿过封装主体81以暴露磁导性层82a的开口81h1及81h2。在一些实施例中，可以通过钻孔、激光钻孔或蚀刻形成开口81h1及81h2。
参考图8C，形成填充开口81h1的磁导性层82b1并且形成填充开口81h2的磁导性层82b2。在一些实施例中，磁导性层82b1、82b2及磁导性层82a由相同的材料形成。替代地，它们可以包含不同的材料。在一些实施例中，磁导性层82b1、82b2的厚度与磁导性层82a的厚度相同或大于磁导性层82a的厚度。
参考图8D，在封装主体81上形成接触磁导性层82b1及82b2的磁导性层82c。磁导性层82c与线圈83不重叠。在一些实施例中，磁导性层82c及磁导性层82b1、82b2由相同的材料形成。替代地，它们可以包含不同的材料。在形成磁导性层82c之后，可以在衬底80的形成如图3所示的半导体封装装置3的表面相反的表面上形成电子组件。在一些实施例中，形成磁导性层82c可以进一步包含以下操作：(i)在封装主体81上以及在线圈83之上形成防护层(例如，掩模或网板)；(ii)在封装主体81的未被防护层覆盖的一部分上形成磁导性层82c；以及(iii)移除防护层。在一些实施例中，形成磁导性层82c的操作与形成磁导性层82a的操作相同。替代地，它们可以通过不同的操作形成。
如本文中所使用，术语“大体上”、“大体”、“大致”和“约”用于指示和解释小的变化。例如，当结合数值使用时，所述术语可指代小于或等于所述数值的±10％的变化范围，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％、或小于或等于±0.05％。作为另一实例，膜或层的厚度“大体上均匀”可以指膜或层的平均厚度的标准偏差小于或等于±10％，例如，小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％，或小于或等于±0.05％。术语“大体上共面”可指两个表面在数微米内处于沿同一平面，例如在40μm内、30μm内、20μm内、10μm内或1μm内处于沿同一平面。如果两个表面或组件之间的角为例如90°±10°，例如，±5°、±4°、±3°、±2°、±1°、±0.5°、±0.1°或±0.05°，那么这两个表面或组件可被认为“大体上垂直”。当结合事件或情况使用时，术语“大体上”、“大体”、“大致”和“约”可以指其中事件或情况精确出现的例子，以及其中事件或情况非常近似出现的例子。
在一些实施例的描述中，在另一组件“上”提供的组件可涵盖前一组件直接在后一组件上(例如，呈物理接触)的情况，以及一或多个介入组件位于前一组件与后一组件之间的情况。
另外，有时在本文中按范围格式呈现量、比率及其它数值。应理解，这些范围格式是用于便利和简洁起见，且应灵活地理解，不仅包括明确地指定为范围限制的数值，而且包括涵盖于所述范围内的所有个别数值或子范围，如同明确地指定每个数值和子范围一般。
虽然已参考本发明的特定实施例描述及说明本发明，但这些描述及说明并不限制本发明。所属领域的技术人员可以明显理解，在不脱离如由所附权利要求书界定的本发明的真实精神和范围的情况下可以进行各种改变，并且可以在实施例内替换等效元件。所述图示可能未必按比例绘制。归因于制造过程及公差，本发明中的艺术再现与实际设备之间可存在区别。可存在并未特定说明的本发明的其它实施例。应将本说明书及图式视为说明性的而非限制性的。可做出修改，以使具体情况、材料、物质组成、方法或工艺适应于本发明的目标、精神和范围。所有所述修改都既定在所附权利要求书的范围内。虽然本文揭示的方法已参考按特定次序执行的特定操作加以描述，但应理解，可在不脱离本发明的教示的情况下组合、细分或重新排序这些操作以形成等效方法。因此，除非本文中特别指示，否则操作的次序及分组并非本发明的限制。

Claims (20)

1.一种半导体封装装置，包括：
衬底，其包含第一表面；
磁导性组件，其包含设置在所述衬底的所述第一表面上的第一部分、从所述第一部分突出的第二部分、及设置在所述磁导性组件的所述第二部分上并与所述第二部分接触的第三部分；
第一电性组件，其设置在所述衬底上且被所述磁导性组件的所述第二部分环绕；以及
线圈，其设置在所述衬底上且环绕所述磁导性组件的所述第二部分。
2.根据权利要求1所述的半导体封装装置，进一步包括封装所述衬底的所述第一表面的一部分的第一封装主体，其中所述磁导性组件的所述第二部分设置在所述第一封装主体中且所述磁导性组件的所述第三部分设置在所述第一封装主体上。
3.根据权利要求2所述的半导体封装装置，进一步包括：
第二电性组件，其设置在所述衬底的与所述第一表面相反的第二表面上；
第二封装主体，其封装所述第二电性组件及所述衬底的所述第二表面的一部分；以及
电性接触件，其包含由所述第二封装主体封装的第一部分及从所述第二封装主体暴露的第二部分。
4.根据权利要求3所述的半导体封装装置，进一步包括：
第三电性组件，其设置在所述衬底的所述第一表面或所述第二表面上，其中所述第三电子组件从所述第一封装主体或所述第二封装主体暴露。
5.根据权利要求2所述的半导体封装装置，进一步包括：
电性接触件，其包含由所述第一封装主体封装的第一部分及从所述第一封装主体暴露的第二部分。
6.根据权利要求1所述的半导体封装装置，其中所述磁导性组件的所述第三部分包括第一区域及第二区域，所述磁导性组件的所述第二部分连接在所述磁导性组件的所述第三部分的所述第一区域及所述第二区域之间。
7.根据权利要求1所述的半导体封装装置，其中所述磁导性组件的所述第二部分的厚度与所述磁导性组件的所述第一部分的厚度相同或大于所述磁导性组件的所述第一部分的所述厚度。
8.根据权利要求1所述的半导体封装装置，其中所述衬底包含所述衬底的所述第一表面上的接地衬垫，所述磁导性组件包含磁性层及导电层，所述导电层电连接到所述衬底的所述第一表面上的所述接地衬垫。
9.根据权利要求1所述的半导体封装装置，其中所述磁导性组件的所述第二部分的宽度小于所述线圈的内部宽度。
10.根据权利要求1所述的半导体封装装置，其中所述磁导性组件的所述第二部分伸到所述衬底的所述第一表面上的伸出部与所述线圈伸到所述衬底的所述第一表面上的伸出部彼此间隔。
11.根据权利要求1所述的半导体封装装置，其中所述衬底包含所述衬底的所述第一表面上的第一衬垫与第二衬垫，所述线圈包含连接至所述衬底的所述第一表面上的所述第一衬垫的第一端点及连接至所述衬底的所述第一表面上的所述第二衬垫的第二端点。
12.根据权利要求1所述的半导体封装装置，其中所述磁导性组件的所述第一部分与所述磁导性组件的所述第三部分实质上平行，所述磁导性组件的所述第一部分与所述磁导性组件的所述第二部分实质上垂直。
13.一种半导体封装装置，包括：
衬底，其包含第一表面；
磁导性组件，其包含设置在所述衬底的所述第一表面上的第一部分、从所述第一部分突出的第二部分、及设置在所述磁导性组件的所述第二部分上并与所述第二部分接触的第三部分；以及
线圈，其设置在所述磁导性组件的所述第一部分及所述第三部分之间。
14.根据权利要求13所述的半导体封装装置，其中至少一凹孔设置在所述磁导性组件的所述第一部分及所述第二部分之间，且所述线圈设置在所述凹孔中。
15.根据权利要求13所述的半导体封装装置，其中所述磁导性组件的所述第三部分包括第一区域及第二区域，所述磁导性组件的所述第二部分连接在所述磁导性组件的所述第三部分的所述第一区域及所述第二区域之间。
16.根据权利要求13所述的半导体封装装置，其中所述磁导性组件的所述第二部分的厚度与所述磁导性组件的所述第一部分的厚度相同或大于所述磁导性组件的所述第一部分的所述厚度。
17.根据权利要求13所述的半导体封装装置，其中所述衬底包含所述衬底的所述第一表面上的接地衬垫，所述磁导性组件包含磁性层及导电层，所述导电层电连接到所述衬底的所述第一表面上的所述接地衬垫。
18.根据权利要求13所述的半导体封装装置，进一步包括第一电性组件，其设置在所述衬底的所述第一表面上且被所述磁导性组件的所述第二部分环绕。
19.根据权利要求13所述的半导体封装装置，其中所述磁导性组件的所述第二部分的宽度小于所述线圈的内部宽度。
20.根据权利要求13所述的半导体封装装置，其中所述磁导性组件的所述第二部分伸到所述衬底的所述第一表面上的伸出部与所述线圈伸到所述衬底的所述第一表面上的伸出部彼此间隔。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11509038B2 (en) * 2017-06-07 2022-11-22 Mediatek Inc. Semiconductor package having discrete antenna device
WO2024076309A1 (en) * 2022-10-07 2024-04-11 Orica International Pte Ltd Electronic device

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07283029A (ja) * 1994-04-07 1995-10-27 Ibiden Co Ltd インダクタ内蔵プリント配線基板
CN101110431A (zh) * 2006-07-18 2008-01-23 国际商业机器公司 具有高q晶片背面电感器的半导体集成电路器件及其制造方法
CN102129969A (zh) * 2010-01-18 2011-07-20 半导体元件工业有限责任公司 形成em保护的半导体管芯的方法
CN102308349A (zh) * 2009-02-07 2012-01-04 株式会社村田制作所 带平板状线圈的模块的制造方法及带平板状线圈的模块
CN104078451A (zh) * 2013-03-29 2014-10-01 英特尔公司 用于射频无源件和天线的方法、设备和材料
WO2016056387A1 (ja) * 2014-10-07 2016-04-14 株式会社村田製作所 高周波通信モジュール及び高周波通信装置
CN105702698A (zh) * 2014-12-10 2016-06-22 株式会社吉帝伟士 非易失性磁存储元件的磁屏蔽封装体

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6835576B2 (en) * 2000-05-02 2004-12-28 Fuji Electric Co., Ltd. Magnetic thin film, a magnetic component that uses this magnetic thin film, manufacturing methods for the same, and a power conversion device
JP5200338B2 (ja) 2006-06-15 2013-06-05 ソニー株式会社 Ｒｆｉｄタグおよび商品
US7868431B2 (en) * 2007-11-23 2011-01-11 Alpha And Omega Semiconductor Incorporated Compact power semiconductor package and method with stacked inductor and integrated circuit die
CN101814485B (zh) * 2009-02-23 2012-08-22 万国半导体股份有限公司 具堆栈式电感和ic芯片的小型功率半导体封装及方法
US20100230784A1 (en) * 2009-03-16 2010-09-16 Triune Ip Llc Semiconductor Packaging with Integrated Passive Componentry
US8470612B2 (en) 2010-10-07 2013-06-25 Infineon Technologies Ag Integrated circuits with magnetic core inductors and methods of fabrications thereof
CN103858276B (zh) * 2012-01-10 2016-08-17 株式会社村田制作所 天线元件以及天线模块
KR101483553B1 (ko) * 2013-09-06 2015-01-21 주식회사 바른전자 근거리 무선통신용 페라이트 안테나를 구비하는 반도체 패키지 및 그의 제조 방법
CN106233310B (zh) * 2014-12-19 2019-05-10 株式会社村田制作所 无线ic器件、树脂成型体及其制造方法
US9461001B1 (en) * 2015-07-22 2016-10-04 Advanced Semiconductor Engineering, Inc. Semiconductor device package integrated with coil for wireless charging and electromagnetic interference shielding, and method of manufacturing the same

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07283029A (ja) * 1994-04-07 1995-10-27 Ibiden Co Ltd インダクタ内蔵プリント配線基板
CN101110431A (zh) * 2006-07-18 2008-01-23 国际商业机器公司 具有高q晶片背面电感器的半导体集成电路器件及其制造方法
CN102308349A (zh) * 2009-02-07 2012-01-04 株式会社村田制作所 带平板状线圈的模块的制造方法及带平板状线圈的模块
CN102129969A (zh) * 2010-01-18 2011-07-20 半导体元件工业有限责任公司 形成em保护的半导体管芯的方法
CN104078451A (zh) * 2013-03-29 2014-10-01 英特尔公司 用于射频无源件和天线的方法、设备和材料
WO2016056387A1 (ja) * 2014-10-07 2016-04-14 株式会社村田製作所 高周波通信モジュール及び高周波通信装置
CN105702698A (zh) * 2014-12-10 2016-06-22 株式会社吉帝伟士 非易失性磁存储元件的磁屏蔽封装体

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