CN110676170A - 一种制造半导体器件的方法 - Google Patents
一种制造半导体器件的方法 Download PDFInfo
- Publication number
- CN110676170A CN110676170A CN201810713823.7A CN201810713823A CN110676170A CN 110676170 A CN110676170 A CN 110676170A CN 201810713823 A CN201810713823 A CN 201810713823A CN 110676170 A CN110676170 A CN 110676170A
- Authority
- CN
- China
- Prior art keywords
- barrier layer
- substrate
- semiconductor device
- manufacturing
- doped region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 77
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 32
- 238000000034 method Methods 0.000 title claims abstract description 29
- 230000004888 barrier function Effects 0.000 claims abstract description 408
- 239000000758 substrate Substances 0.000 claims abstract description 119
- 238000005530 etching Methods 0.000 claims abstract description 110
- 230000008569 process Effects 0.000 claims abstract description 21
- 239000007789 gas Substances 0.000 claims description 66
- 239000012535 impurity Substances 0.000 claims description 46
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 claims description 28
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 24
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 16
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 16
- 238000006243 chemical reaction Methods 0.000 claims description 16
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 16
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 16
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical compound FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 claims description 16
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 12
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 12
- 229910052757 nitrogen Inorganic materials 0.000 claims description 12
- 239000001301 oxygen Substances 0.000 claims description 12
- 229910052760 oxygen Inorganic materials 0.000 claims description 12
- 229920002120 photoresistant polymer Polymers 0.000 claims description 12
- 230000001681 protective effect Effects 0.000 claims description 12
- QKCGXXHCELUCKW-UHFFFAOYSA-N n-[4-[4-(dinaphthalen-2-ylamino)phenyl]phenyl]-n-naphthalen-2-ylnaphthalen-2-amine Chemical compound C1=CC=CC2=CC(N(C=3C=CC(=CC=3)C=3C=CC(=CC=3)N(C=3C=C4C=CC=CC4=CC=3)C=3C=C4C=CC=CC4=CC=3)C3=CC4=CC=CC=C4C=C3)=CC=C21 QKCGXXHCELUCKW-UHFFFAOYSA-N 0.000 claims description 8
- 230000003647 oxidation Effects 0.000 claims description 8
- 238000007254 oxidation reaction Methods 0.000 claims description 8
- SFZCNBIFKDRMGX-UHFFFAOYSA-N sulfur hexafluoride Chemical compound FS(F)(F)(F)(F)F SFZCNBIFKDRMGX-UHFFFAOYSA-N 0.000 claims description 8
- JOHWNGGYGAVMGU-UHFFFAOYSA-N trifluorochlorine Chemical compound FCl(F)F JOHWNGGYGAVMGU-UHFFFAOYSA-N 0.000 claims description 8
- LGPPATCNSOSOQH-UHFFFAOYSA-N 1,1,2,3,4,4-hexafluorobuta-1,3-diene Chemical compound FC(F)=C(F)C(F)=C(F)F LGPPATCNSOSOQH-UHFFFAOYSA-N 0.000 claims description 6
- YBMDPYAEZDJWNY-UHFFFAOYSA-N 1,2,3,3,4,4,5,5-octafluorocyclopentene Chemical compound FC1=C(F)C(F)(F)C(F)(F)C1(F)F YBMDPYAEZDJWNY-UHFFFAOYSA-N 0.000 claims description 6
- 239000004341 Octafluorocyclobutane Substances 0.000 claims description 6
- 229910018503 SF6 Inorganic materials 0.000 claims description 6
- 229910052786 argon Inorganic materials 0.000 claims description 6
- 239000001307 helium Substances 0.000 claims description 6
- 229910052734 helium Inorganic materials 0.000 claims description 6
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 claims description 6
- WMIYKQLTONQJES-UHFFFAOYSA-N hexafluoroethane Chemical compound FC(F)(F)C(F)(F)F WMIYKQLTONQJES-UHFFFAOYSA-N 0.000 claims description 6
- BCCOBQSFUDVTJQ-UHFFFAOYSA-N octafluorocyclobutane Chemical compound FC1(F)C(F)(F)C(F)(F)C1(F)F BCCOBQSFUDVTJQ-UHFFFAOYSA-N 0.000 claims description 6
- 235000019407 octafluorocyclobutane Nutrition 0.000 claims description 6
- QYSGYZVSCZSLHT-UHFFFAOYSA-N octafluoropropane Chemical compound FC(F)(F)C(F)(F)C(F)(F)F QYSGYZVSCZSLHT-UHFFFAOYSA-N 0.000 claims description 6
- 229960004065 perflutren Drugs 0.000 claims description 6
- 229960000909 sulfur hexafluoride Drugs 0.000 claims description 6
- 239000000463 material Substances 0.000 claims 4
- 230000000694 effects Effects 0.000 abstract description 7
- 239000011248 coating agent Substances 0.000 abstract 1
- 238000000576 coating method Methods 0.000 abstract 1
- 230000000903 blocking effect Effects 0.000 description 38
- 238000010586 diagram Methods 0.000 description 12
- 238000005468 ion implantation Methods 0.000 description 7
- 150000002500 ions Chemical class 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 4
- 239000000203 mixture Substances 0.000 description 4
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0688—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions characterised by the particular shape of a junction between semiconductor regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Drying Of Semiconductors (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
本发明提供一种制造半导体器件的方法，在栅极外表面包覆具有不同选择蚀刻比的阻挡层，通过刻蚀去除不需要的阻挡层显漏需要的阻挡层后，对衬底进行掺杂，从而控制掺杂区的大小，降低MOS器件中的短沟道效应，降低工艺复杂性及成本。
Description
技术领域
本发明属于半导体集成电路领域，涉及一种制造半导体器件的方法。
背景技术
随着集成电路工艺制程技术的不断发展，为了提高集成电路的集成度，同时提升器件的工作速度及降低器件的功耗，场效应晶体管器件(MOS，Metal-Oxide-Semiconductor)的特征尺寸不断缩小，MOS器件面临一系列的挑战。如MOS器件中的短沟道效应(SCE，Short-Channel-Effect)，它会造成阈值电压漂移、源-漏穿通、在较高漏压下造成漏极感应势垒降低(DIBL，Drain-Induction-Barrier-Lower)等特性，严重时甚至会造成MOS器件性能失效。为了减小短沟道效应，传统方法是通过在源、漏区掺入不同的杂质。然而在对源、漏区进行掺杂时，由于掺杂区的范围难以控制，常常会造成杂质掺入到栅极中，从而对抑制SCE起反作用。
因此，如何提供一种制造半导体器件的方法，以有效控制掺杂区的范围，降低MOS器件中的短沟道效应，并降低工艺复杂性及成本，成为本领域技术人员亟待解决的一个重要技术问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种制造半导体器件的方法，用于解决现有技术中由于难以控制掺杂区的大小，使得MOS器件中的短沟道效应难以降低的问题。
为实现上述目的及其他相关目的，本发明提供一种制造半导体器件的方法，包括以下步骤：
S1：提供一半导体结构，将所述半导体结构置于反应室中；所述半导体结构包括衬底、栅极、第一阻挡层及第二阻挡层；所述栅极包含栅极氧化层，所述栅极氧化层的底面与所述衬底的上表面相接触，所述第一阻挡层包覆所述栅极的侧面及顶面，所述第二阻挡层包覆所述第一阻挡层的外表面，所述第一阻挡层及第二阻挡层的底面与所述衬底的上表面相接触，且所述衬底、第一阻挡层及第二阻挡层具有不同的选择蚀刻比；
S2：在所述反应室中通入保护气体及刻蚀气体，通过调整所述刻蚀气体与源功率的范围，提高等向性刻蚀能力，使刻蚀后的所述第二阻挡层侧边的底部内缩形成开口，所述开口显漏所述第一阻挡层的部分底部侧面及被所述第二阻挡层覆盖的部分所述衬底；
S3：在所述衬底中掺入杂质，形成掺杂区，所述掺杂区包含位于所述栅极两侧且不与所述第一阻挡层及第二阻挡层投影重合的第一掺杂区及通过所述开口延伸至所述第一阻挡层下方的第二掺杂区，在所述掺入杂质的过程中，所述第一阻挡层及第二阻挡层用以防止杂质掺入至所述栅极的下方，其中，所述第一阻挡层用以防止杂质掺入至所述栅极的下方，所述第二阻挡层用以降低所述第二掺杂区的掺杂浓度。
优选地，相邻所述栅极之间形成有凹槽，在所述衬底上及所述栅极之间的所述凹槽的表面均覆盖有所述第二阻挡层及第一阻挡层。
优选地，所述凹槽内还填充有第三阻挡层，所述第三阻挡层覆盖所述衬底不需要掺入杂质的部分，且所述第三阻挡层及与其相接触的所述第二阻挡层具有不同的选择蚀刻比。
优选地，所述第一阻挡层及第二阻挡层的组成包括氧化硅及氮化硅材料中的任意一种，所述第三阻挡层的组成包括光阻材料。
优选地，所述刻蚀气体包括四氟甲烷、三氟甲烷、三氟化氮、三氟化氯、六氟乙烷、六氟化硫、全氟丙烷、八氟环丁烷、六氟丁二烯、八氟环戊烯所组成群组中的一种或两种以上。
优选地，所述刻蚀气体包括四氟甲烷及三氟甲烷所组成的混合气体，其中，四氟甲烷的流量范围在20～60sccm，三氟甲烷的流量范围在20～60sccm。
优选地，所述源功率范围在350～450W。
优选地，所述保护气体包括氮气、氧气、氩气及氦气所组成群组中的一种或两种以上。
优选地，所述保护气体包括氮气及氧气所组成的混合气体。
优选地，所述第二阻挡层的厚度小于所述第一阻挡层的厚度，通过所述第二阻挡层的厚度控制所述第二掺杂区的范围。
本发明还提供一种制造半导体器件的方法，包括以下步骤：
S-a：提供一半导体结构，将所述半导体结构置于反应室中；所述半导体结构包括衬底、栅极、第一阻挡层及第二阻挡层；所述栅极包含栅极氧化层，所述栅极氧化层的底面与所述衬底的上表面相接触，所述第一阻挡层包覆所述栅极的侧面及顶面，所述第二阻挡层包覆所述第一阻挡层的外表面，所述第一阻挡层及第二阻挡层的底面与所述衬底的上表面相接触，且所述衬底、第一阻挡层及第二阻挡层具有不同的选择蚀刻比；
S-b：在所述反应室中通入保护气体及刻蚀气体，通过调整所述刻蚀气体与偏压功率的范围，提高非等向性刻蚀能力，使刻蚀后的所述第二阻挡层侧边的顶部与底部所形成的面与所述衬底的水平面之间的夹角概呈直角；
S-c：在所述衬底中掺入杂质，形成掺杂区，所述掺杂区位于所述栅极两侧且不与所述第一阻挡层及第二阻挡层投影重合，所述掺杂区的内侧边缘至所述栅极的侧面的水平距离与所述第一阻挡层及所述第二阻挡层的总厚度概呈相等，在所述掺入杂质的过程中，所述第一阻挡层及第二阻挡层用以防止杂质掺入至所述栅极的下方。
优选地，相邻所述栅极之间形成有凹槽，在所述衬底上及所述栅极之间的所述凹槽的表面均覆盖有所述第二阻挡层及第一阻挡层。
优选地，所述凹槽内还填充有第三阻挡层，所述第三阻挡层覆盖所述衬底不需要掺入杂质的部分，且所述第三阻挡层及与其相接触的所述第二阻挡层具有不同的选择蚀刻比。
优选地，所述第一阻挡层及第二阻挡层的组成包括氧化硅及氮化硅材料中的任意一种，所述第三阻挡层的组成包括光阻材料。
优选地，所述刻蚀气体包括四氟甲烷、三氟甲烷、三氟化氮、三氟化氯、六氟乙烷、六氟化硫、全氟丙烷、八氟环丁烷、六氟丁二烯、八氟环戊烯所组成群组中的一种或两种以上。
优选地，所述刻蚀气体包括四氟甲烷及三氟甲烷所组成的混合气体，其中，四氟甲烷的流量范围在20～60sccm，三氟甲烷的流量范围在20～60sccm。
优选地，所述偏压功率范围在200～300W。
优选地，所述保护气体包括氮气、氧气、氩气及氦气所组成群组中的一种或两种以上。
优选地，所述保护气体包括氮气及氧气所组成的混合气体。
优选地，所述第二阻挡层的厚度小于所述第一阻挡层的厚度，通过所述第一阻挡层及第二阻挡层的厚度控制所述掺杂区的范围。
本发明还提供一种半导体器件，包括：
衬底；
栅极，所述栅极包含栅极氧化层，所述栅极氧化层的底面与所述衬底的上表面相接触；
第一阻挡层，所述第一阻挡层包覆所述栅极的侧面及顶面，所述第一阻挡层的底面与所述衬底的上表面相接触；
第二阻挡层，所述第二阻挡层包覆所述第一阻挡层的侧面，且所述第二阻挡层的底部内缩包含开口，所述开口显漏所述第一阻挡层的部分底部侧面及部分所述衬底，所述衬底、第一阻挡层及第二阻挡层具有不同的选择蚀刻比；及
掺杂区，所述掺杂区位于所述栅极两侧的所述衬底中，包含不与所述第一阻挡层及第二阻挡层投影重合的第一掺杂区及通过所述开口延伸至所述第一阻挡层下方的第二掺杂区，所述第二掺杂区的掺杂浓度小于所述第一掺杂区的掺杂浓度。
优选地，相邻所述栅极之间还形成有凹槽，在所述衬底上及所述栅极之间的所述凹槽的表面均覆盖有所述第二阻挡层及第一阻挡层。
优选地，所述凹槽内还填充有第三阻挡层，所述第三阻挡层覆盖所述衬底不需要掺入杂质的部分，且所述第三阻挡层及与其相接触的所述第二阻挡层具有不同的选择蚀刻比。
优选地，所述第一阻挡层及第二阻挡层包括氧化硅层及氮化硅层中的任意一种，所述第三阻挡层包括光阻层。
优选地，所述第二阻挡层的厚度小于所述第一阻挡层的厚度，所述第二阻挡层的厚度控制所述第二掺杂区的范围。
本发明还提供一种半导体器件，包括：
衬底；
栅极，所述栅极包含栅极氧化层，所述栅极氧化层的底面与所述衬底的上表面相接触；
第一阻挡层，所述第一阻挡层包覆所述栅极的侧面及顶面，所述第一阻挡层的底面与所述衬底的上表面相接触；
第二阻挡层，所述第二阻挡层包覆所述第一阻挡层的侧面，且所述第二阻挡层的顶部与底部所形成的面与所述衬底的水平面之间的夹角概呈直角；所述衬底、第一阻挡层及第二阻挡层具有不同的选择蚀刻比；及
掺杂区，所述掺杂区位于所述栅极两侧的所述衬底中且不与所述第一阻挡层及第二阻挡层投影重合，所述掺杂区的内侧边缘至所述栅极的侧面的水平距离与所述第一阻挡层及所述第二阻挡层的总厚度概呈相等。
优选地，相邻所述栅极之间形成有凹槽，在所述衬底上及所述栅极之间的所述凹槽的表面均覆盖有所述第二阻挡层及第一阻挡层。
优选地，所述凹槽内还填充有第三阻挡层，所述第三阻挡层覆盖所述衬底不需要掺入杂质的部分，且所述第三阻挡层及与其相接触的所述第二阻挡层具有不同的选择蚀刻比。
优选地，所述第一阻挡层及第二阻挡层包括氧化硅层及氮化硅层中的任意一种，所述第三阻挡层包括光阻层。
优选地，所述第二阻挡层的厚度小于所述第一阻挡层的厚度，所述第二阻挡层的厚度控制所述掺杂区的范围。
如上所述，本发明的制造半导体器件的方法，具有以下有益效果：栅极外表面包覆具有不同选择蚀刻比的阻挡层，通过刻蚀去除不需要的阻挡层显漏需要的阻挡层后，对衬底进行掺杂，从而控制掺杂区的大小，降低MOS器件中的短沟道效应，降低工艺复杂性及成本。
附图说明
图1显示为本发明实施例一中半导体结构的示意图。
图2显示为本发明实施例一中刻蚀第二阻挡层后形成开口的结构示意图。
图3显示为本发明实施例一中形成第一掺杂区及第二掺杂区的结构示意图。
图4显示为本发明实施例二中部分半导体结构的示意图。
图5显示为本发明实施例二中填充部分半导体结构的凹槽后的结构示意图。
图6显示为本发明实施例二中刻蚀第二阻挡层后形成开口的结构示意图。
图7显示为本发明实施例二中形成第一掺杂区及第二掺杂区的结构示意图。
图8显示为本发明实施例三中半导体结构的示意图。
图9显示为本发明实施例三中刻蚀第二阻挡层后的结构示意图。
图10显示为本发明实施例三中形成掺杂区的结构示意图。
图11显示为本发明实施例四中部分半导体结构的示意图。
图12显示为本发明实施例四中填充部分半导体结构的凹槽后的结构示意图。
图13显示为本发明实施例四中刻蚀第二阻挡层后的结构示意图。
图14显示为本发明实施例四中形成掺杂区的结构示意图。
元件标号说明
110、120、130、140 衬底
210、220、230、240 栅极
211、221、231、241 栅极氧化层
310、320、330、340 第一阻挡层
410、420、430、440 第二阻挡层
510、520 开口
610、620、630、640 掺杂区
611、621 第一掺杂区
612、622 第二掺杂区
720、740 凹槽
820、840 第三阻挡层
S1～S3、S-a～S-c 步骤
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请如图1至图14。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例一
如图1～图3，本发明提供一种制造半导体器件的方法，包括以下步骤：
S1：提供一半导体结构，将所述半导体结构置于反应室中。
具体的，如图1所示，显示为本实施例中半导体结构的示意图，所述半导体结构包括衬底110、栅极210、第一阻挡层310及第二阻挡层410；所述栅极210包含与所述衬底110相接触的栅极氧化层211，所述栅极210还可以包括位于所述栅极氧化层211上的多晶硅层(未图示)。所述第一阻挡层310包覆所述栅极210的侧面及顶面，所述第二阻挡层410包覆所述第一阻挡层310的外表面，所述第一阻挡层310及第二阻挡层410的底面与所述衬底110的上表面相接触，且所述衬底110、第一阻挡层310及第二阻挡层410具有不同的选择蚀刻比。
作为示例，所述第一阻挡层310及第二阻挡层410的组成包括氧化硅及氮化硅材料中的任意一种；所述第二阻挡层410的厚度小于所述第一阻挡层310的厚度，所述第二阻挡层410的厚度与所述第一阻挡层310的厚度比范围在1/10～1/2。本实施例中，所述第一阻挡层310采用氮化硅层，所述第二阻挡层410采用氧化硅层，所述第二阻挡层410的厚度与所述第一阻挡层310的厚度比为1/5。在另一实施例中，所述第一阻挡层310及第二阻挡层410的种类及厚度也可根据具体需求进行选择，此处不做限制。
如图2，接着进行步骤S2：在所述反应室中通入保护气体及刻蚀气体，通过调整所述刻蚀气体与源功率的范围，提高等向性刻蚀能力，使刻蚀后的所述第二阻挡层410侧边的底部内缩形成开口510，所述开口510显漏所述第一阻挡层310的部分底部侧面及被所述第二阻挡层410覆盖的部分所述衬底110。
作为示例，所述保护气体包括氮气、氧气、氩气及氦气所组成群组中的一种或两种以上。本实施例中，所述保护气体包括氮气及氧气所组成的混合气体。
作为示例，所述刻蚀气体包括四氟甲烷(CF4)、三氟甲烷(CHF3)、三氟化氮(NF3)、三氟化氯(ClF3)、六氟乙烷(C2F6)、六氟化硫(SF6)、全氟丙烷(C3F8)、八氟环丁烷(C4F8)、六氟丁二烯(C4F6)、八氟环戊烯(C5F8)所组成群组中的一种或两种以上；所述源功率范围为350～450W。
具体的，所述刻蚀气体包括CF4及CHF3所组成的混合气体，其中，CF4的流量范围为20～60sccm，CHF3的流量范围为20～60sccm，通过调整所述刻蚀气体及源功率的范围，提高等向性刻蚀能力，使得所述第二阻挡层410侧边形成倾斜的刻蚀形貌，由于所述第二阻挡层410、第一阻挡层310与所述衬底110具有不同的选择蚀刻比，因此所述刻蚀气体的等离子体会将所述第二阻挡层410上表面刻蚀完成直至显漏所述第一阻挡层310的上表面，以及将所述第二阻挡层410侧面的底部与所述衬底110相接触的区域内缩形成所述开口510，显漏所述第一阻挡层310的部分底部侧面及被所述第二阻挡层410覆盖的部分所述衬底110。本实施例中，所述CF4的流量范围为40sccm，所述CHF3的流量范围为40sccm，所述源功率范围为400W，以提高等向性刻蚀能力，使刻蚀后的所述第二阻挡层410侧边的底部内缩形成所述开口510。在另一实施例中，所述刻蚀气体的种类、流量及源功率范围可根据具体工艺进行调节，此处不做限制。
接着进行步骤S3：在所述衬底110中掺入杂质，形成掺杂区610，所述掺杂区610包含位于所述栅极210两侧且不与所述第一阻挡层310及第二阻挡层410投影重合的第一掺杂区611及通过所述开口510延伸至所述第一阻挡层310下方的第二掺杂区612，在所述掺入杂质的过程中，所述第一阻挡层310及第二阻挡层410用以防止杂质掺入至所述栅极210的下方，其中，所述第一阻挡层310用以防止杂质掺入至所述栅极210的下方，所述第二阻挡层410用以降低所述第二掺杂区612的掺杂浓度，如图3所示。
作为示例，掺杂离子的离子注入方向与水平方向的夹角范围在20～90°，所述夹角优选为75°，以便于在不增加工艺复杂性的条件下，扩大所述第二掺杂区612的范围。
具体的，由于通过调整所述刻蚀气体与源功率的范围，在所述第二阻挡层410侧边的底部内缩形成所述开口510，因此，在进行离子注入掺杂形成所述掺杂区610时，所述掺杂离子可经所述开口510掺入所述衬底110中，形成所述第二掺杂区612，即通过一次离子注入，在所述衬底110中分别形成所述第一掺杂区611作为源、漏极区及所述第二掺杂区612作为轻掺杂区，所述第二掺杂区612由于所述第二阻挡层410的阻挡使得所述第二掺杂区612的掺杂浓度小于所述第一掺杂区611的掺杂浓度，所述第二掺杂区612的掺杂浓度取决于所述第二阻挡层410的厚度，从而可以减少掺杂工艺步骤，降低成本。通过调节所述掺杂离子的所述夹角可使得所述第二掺杂区612经所述开口510延伸至所述第一阻挡层310下方的部分区域，进一步扩大所述第二掺杂区612的范围。本实施例中，所述夹角为75°，以便于在不增加工艺复杂性的条件下，扩大所述第二掺杂区612的范围。在另一实施例中，所述掺杂离子的种类及所述夹角的范围，本领域技术人员可根据具体需要进行选择，此处不做限制。
本实施例中，采用具有不同选择蚀刻比的第一阻挡层及第二阻挡层，通过调整刻蚀气体与源功率的范围，提高等向性刻蚀能力，使刻蚀后的第二阻挡层侧边的底部内缩形成开口，使得在衬底中掺入杂质时，通过开口将掺杂区延伸至所述第一阻挡层下方，扩大掺杂区范围，同时保护栅极下方的衬底不被掺入杂质。
实施例二
如图4～7，需要说明的是，本实施例中附图4～7仅为部分半导体结构，本实施例与实施例一的不同点在于在相邻栅极之间还形成有凹槽。
如图4所示，首先进行步骤S1：提供一半导体结构，将所述半导体结构置于反应室中。
具体的，所述半导体结构包括衬底120、栅极220、第一阻挡层320及第二阻挡层420；所述栅极220包含与所述衬底120相接触的栅极氧化层221，所述栅极220还可以包括位于所述栅极氧化层221上的多晶硅层(未图示)。相邻所述栅极220之间形成有凹槽720，在所述衬底120上及所述栅极220之间的所述凹槽720的表面均覆盖有所述第二阻挡层420及第一阻挡层320；所述第一阻挡层320包覆所述栅极220的侧面及顶面，所述第二阻挡层420包覆所述第一阻挡层320的外表面，所述第一阻挡层320及第二阻挡层420的底面与所述衬底120的上表面相接触，且所述衬底120、第一阻挡层320及第二阻挡层420具有不同的选择蚀刻比。
作为示例，如图5所示，所述凹槽720内还填充有第三阻挡层820，所述第三阻挡层820及与其相接触的所述第二阻挡层420具有不同的选择蚀刻比；所述第一阻挡层320及第二阻挡层420的组成包括氧化硅及氮化硅材料中的任意一种，所述第三阻挡层820的组成包括光阻材料。在进行选择时，只需确保相接触的所述阻挡层具有不同的选择蚀刻比，即可满足在进行刻蚀反应时，所述阻挡层对所述栅极220下方的所述衬底120的保护，同时控制后续形成的掺杂区620的范围。其中，所述第二阻挡层420的厚度小于所述第一阻挡层320的厚度，所述第二阻挡层420的厚度与所述第一阻挡层320的厚度比范围在1/10～1/2。本实施例中，所述第一阻挡层320采用氮化硅层，所述第二阻挡层420采用氧化硅层，所述第三阻挡层820采用光阻层，所述第二阻挡层420的厚度与所述第一阻挡层320的厚度比为1/5。在另一实施例中，所述第一阻挡层320、第二阻挡层420及第三阻挡层820的种类及厚度也可根据具体需求进行选择，此处不做限制。
接着进行步骤S2，刻蚀所述第二阻挡层420，刻蚀工艺同实施例一，此处不再赘述。
具体的，由于本实施例中，相邻所述栅极220之间的所述凹槽720内填充有所述第三阻挡层820，所述第三阻挡层820覆盖所述衬底120不需要掺入杂质的部分，因此，在刻蚀所述第二阻挡层420时，部分所述第三阻挡层820的上表面同时被刻蚀，如图6所示，当所述第二阻挡层420形成所述开口520时，被覆盖有所述第三阻挡层820的部分所述第二阻挡层420没有形成所述开口520，从而通过所述第三阻挡层820，可控制所述掺杂区620的位置。
接着进行步骤S3：在所述衬底120中掺入杂质，形成所述掺杂区620，所述掺杂区620包含位于所述栅极220两侧且不与所述第一阻挡层320及第二阻挡层420投影重合的第一掺杂区621及通过所述开口520延伸至所述第一阻挡层320下方的第二掺杂区622，在所述掺入杂质的过程中，所述第一阻挡层320、第二阻挡层420及第三阻挡层820用以防止杂质掺入至所述栅极220的下方，所述第二阻挡层420用以降低所述第二掺杂区622的掺杂浓度，即通过一次离子注入，在所述衬底120中分别形成所述第一掺杂区621作为源、漏极区及所述第二掺杂区622作为轻掺杂区，所述第二掺杂区622由于所述第二阻挡层420的阻挡使得所述第二掺杂区622的掺杂浓度小于所述第一掺杂区621的掺杂浓度，所述第二掺杂区622的掺杂浓度取决于所述第二阻挡层420的厚度，从而可以减少掺杂工艺步骤，降低成本。如图7所示。
具体的，所述步骤S3的工艺同实施例一，此处不再赘述。
本实施例中，采用具有不同选择蚀刻比的第一阻挡层及第二阻挡层，通过调整刻蚀气体与源功率的范围，提高等向性刻蚀能力，使刻蚀后的第二阻挡层侧边的底部内缩形成开口，使得在衬底中掺入杂质时，通过开口将掺杂区延伸至所述第一阻挡层下部，扩大掺杂区范围，同时保护栅极下方的衬底不被掺入杂质；通过第三阻挡层对半导体结构中不需要进行掺杂的衬底区域进行覆盖，从而控制掺杂区的位置。
实施例三
如图8～图10，本实施例同实施例一及二采用不同的刻蚀工艺，形成不同结构的刻蚀区。本发明提供一种制造半导体器件的方法，包括以下步骤：
首先进行步骤S-a：提供一半导体结构，将所述半导体结构置于反应室中。
具体的，如图8所示，显示为本实施例中半导体结构的示意图，所述半导体结构包括衬底130、栅极230、第一阻挡层330及第二阻挡层430；所述栅极230包含与所述衬底130相接触的栅极氧化层231，所述栅极230还可以包括位于所述栅极氧化层231上的多晶硅层(未图示)。所述第一阻挡层330包覆所述栅极230的侧面及顶面，所述第二阻挡层430包覆所述第一阻挡层330的外表面，所述第一阻挡层330及第二阻挡层430的底面与所述衬底130的上表面相接触，且所述衬底130、第一阻挡层330及第二阻挡层430具有不同的选择蚀刻比。
作为示例，所述第一阻挡层330及第二阻挡层430的组成包括氧化硅及氮化硅中的任意一种；所述第二阻挡层430的厚度小于所述第一阻挡层330的厚度，所述第二阻挡层430的厚度与所述第一阻挡层330的厚度比范围在1/10～1/2。本实施例中，所述第一阻挡层330采用氮化硅层，所述第二阻挡层430采用氧化硅层，所述第二阻挡层430的厚度与所述第一阻挡层330的厚度比为1/5。在另一实施例中，所述第一阻挡层330及第二阻挡层430的种类及厚度也可根据具体需求进行选择，此处不做限制。
接着进行步骤S-b：在所述反应室中通入保护气体及刻蚀气体，通过调整所述刻蚀气体与偏压功率的范围，提高非等向性刻蚀能力，使刻蚀后的所述第二阻挡层430侧边的顶部与底部所形成的面与所述衬底130的水平面之间的夹角概呈直角，如图9所示。
作为示例，所述保护气体包括氮气、氧气、氩气及氦气所组成群组中的一种或两种以上。本实施例中，所述保护气体包括氮气及氧气所组成的混合气体。
作为示例，所述刻蚀气体包括四氟甲烷(CF4)、三氟甲烷(CHF3)、三氟化氮(NF3)、三氟化氯(ClF3)、六氟乙烷(C2F6)、六氟化硫(SF6)、全氟丙烷(C3F8)、八氟环丁烷(C4F8)、六氟丁二烯(C4F6)、八氟环戊烯(C5F8)所组成群组中的一种或两种以上；所述偏压功率范围在200～300W。
具体的，所述刻蚀气体包括CF4及CHF3所组成的混合气体，其中，CF4的流量范围在20～60sccm，CHF3的流量范围在20～60sccm，通过调整所述刻蚀气体及偏压功率的范围，提高非等向性刻蚀能力，使得所述第二阻挡层430的侧边形成较直的刻蚀形貌，由于所述第二阻挡层430、第一阻挡层330与所述衬底130具有不同的选择蚀刻比，因此所述刻蚀气体的等离子体会将所述第二阻挡层430上表面刻蚀完成直至裸露所述第一阻挡层330的上表面，以及使得刻蚀后的所述第二阻挡层430侧边的顶部与底部所形成的面与所述衬底130的水平面之间的夹角概呈直角。本实施例中，所述CF4的流量范围为40sccm，所述CHF3的流量范围为40sccm，所述偏压功率范围为250W，以提高非等向性刻蚀能力，使刻蚀后的所述第二阻挡层430的侧边形成较直的刻蚀形貌。在另一实施例中，所述刻蚀气体的种类、流量及偏压功率范围可根据具体工艺进行调节，此处不做限制。
接着进行步骤S-c：在所述衬底130中掺入杂质，形成掺杂区630，所述掺杂区630位于所述栅极230两侧且不与所述第一阻挡层330及第二阻挡层430投影重合，所述掺杂区630的内侧边缘至所述栅极230的侧面的水平距离与所述第一阻挡层330及所述第二阻挡层430的总厚度概呈相等，在所述掺入杂质的过程中，所述第一阻挡层330及第二阻挡层430用以防止杂质掺入至所述栅极230的下方，如图10所示。
作为示例，掺杂离子的离子注入方向与水平方向的夹角的范围在20～90°。
具体的，由于通过调整所述刻蚀气体与偏压功率的范围，提高非等向性刻蚀能力，因此在所述第二阻挡层430的侧边形成较直的刻蚀形貌，在进行离子注入掺杂形成所述掺杂区630时，所述掺杂离子仅掺入所述衬底130中，形成所述掺杂区630。本实施例中，所述夹角优选为90°，以增强离子注入的掺杂能力。在另一实施例中，所述掺杂离子的种类及所述夹角的范围，本领域技术人员可根据具体需要进行选择，此处不做限制。
本实施例中，采用具有不同选择蚀刻比的第一阻挡层及第二阻挡层，通过调整刻蚀气体与偏压功率的范围，提高非等向性刻蚀能力，使刻蚀后的第二阻挡层侧边的的顶部与底部所形成的面与衬底的水平面之间的夹角概呈直角，使得在衬底中掺入杂质时，掺杂区的内侧边缘至栅极的侧面的水平距离与第一阻挡层及刻蚀后的第二阻挡层的总厚度概呈相等，从而控制掺杂区的范围。
实施例四
如图11～图14，需要说明的是，本实施例中附图11～14仅为部分半导体结构，本实施例与实施例三的不同点在于在相邻栅极之间形成有凹槽。本发明提供一种制造半导体器件的方法，包括以下步骤：
首先进行步骤S-a：提供一半导体结构，将所述半导体结构置于反应室中。
具体的，如图11所示，显示为本实施例中半导体结构的示意图，所述半导体结构包括衬底140、栅极240、第一阻挡层340及第二阻挡层440；所述栅极240包含与所述衬底140相接触的栅极氧化层241，所述栅极240还可以包括位于所述栅极氧化层241上的多晶硅层(未图示)。相邻所述栅极240之间形成有所述凹槽740，在所述衬底140上及所述栅极240之间的所述凹槽740的表面均覆盖有所述第二阻挡层440及第一阻挡层340；所述第一阻挡层340包覆所述栅极240的侧面及顶面，所述第二阻挡层440包覆所述第一阻挡层340的外表面，所述第一阻挡层340及第二阻挡层440的底面与所述衬底140的上表面相接触，且所述衬底140、第一阻挡层340及第二阻挡层440具有不同的选择蚀刻比。
作为示例，如图12所示，所述凹槽740内还填充有第三阻挡层840，所述第三阻挡层840及与其相接触的所述第二阻挡层440具有不同的选择蚀刻比；所述第一阻挡层340及第二阻挡层440的组成包括氧化硅、氮化硅材料中的任意一种，所述第三阻挡层840的组成包括光阻材料。在进行选择时，只需确保相接触的所述阻挡层具有不同的选择蚀刻比，即可满足在进行刻蚀反应时，所述阻挡层对所述栅极240下方的所述衬底140的保护，同时控制后续形成的掺杂区640的范围。其中，所述第二阻挡层440的厚度小于所述第一阻挡层340的厚度，所述第二阻挡层440的厚度与所述第一阻挡层340的厚度比范围在1/10～1/2。本实施例中，所述第一阻挡层340采用氮化硅层，所述第二阻挡层440采用氧化硅层，所述第三阻挡层840采用光阻层，所述第二阻挡层440的厚度与所述第一阻挡层340的厚度比为1/5。在另一实施例中，所述第一阻挡层340、第二阻挡层440及第三阻挡层840的种类及厚度也可根据具体需求进行选择，此处不做限制。
如图13所示，接着进行步骤S-b，刻蚀所述第二阻挡层440，刻蚀工艺同实施例三，此处不再赘述。
具体的，由于本实施例中，相邻所述栅极240之间形成有所述第三阻挡层840，所述第三阻挡层840覆盖不需要掺入杂质的部分所述衬底140，因此，在刻蚀所述第二阻挡层440时，部分所述第三阻挡层840的上表面同时被刻蚀，当所述第二阻挡层440刻蚀后形成较直的刻蚀形貌时，被覆盖有所述第三阻挡层840的部分所述第二阻挡层440没有被刻蚀，从而通过所述第三阻挡层840，可控制所述掺杂区640的位置。
接着进行步骤S-c：在所述衬底140中掺入杂质，形成所述掺杂区640，在所述掺入杂质的过程中，所述第一阻挡层340、第二阻挡层440及第三阻挡层840用以防止杂质掺入至所述栅极240的下方，如图14所示。
具体的，所述步骤S-c的工艺同实施例三，此处不再赘述。
本实施例中，采用具有不同选择蚀刻比的第一阻挡层及第二阻挡层，通过调整刻蚀气体与偏压功率的范围，提高非等向性刻蚀能力，使刻蚀后的第二阻挡层侧边的顶部与底部所形成的面与衬底的水平面之间的夹角概呈直角，在衬底中掺入杂质时，掺杂区的内侧边缘至所述栅极的侧面的水平距离与所述第一阻挡层及刻蚀后的所述第二阻挡层的总厚度概呈相等，控制掺杂区范围，同时保护栅极下方的衬底不被掺入杂质；通过第三阻挡层对半导体结构中不需要进行掺杂的区域进行覆盖，从而控制掺杂区的位置。
实施例五
本发明还提供一种半导体器件，如图3所示，包括：
衬底110；
栅极210，所述栅极210包含与所述衬底110相接触的栅极氧化层211，所述栅极210还可以包括位于所述栅极氧化层211上的多晶硅层(未图示)；
第一阻挡层310，所述第一阻挡层310包覆所述栅极210的侧面及顶面，所述第一阻挡层310的底面与所述衬底110的上表面相接触；
第二阻挡层410，所述第二阻挡层410包覆所述第一阻挡层310的侧面，且所述第二阻挡层410的底部内缩包含开口510，所述开口510显漏所述第一阻挡层310的部分底部侧面及部分所述衬底110，所述衬底110、第一阻挡层310及第二阻挡层410具有不同的选择蚀刻比；及
掺杂区610，所述掺杂区610位于所述衬底110中，包含不与所述第一阻挡层310及第二阻挡层410投影重合的第一掺杂区611及通过所述开口510延伸至所述第一阻挡层310下方的第二掺杂区612，所述第二掺杂区612的掺杂浓度小于所述第一掺杂区611的掺杂浓度。
作为示例，如图4～7所示。相邻栅极220之间还形成有凹槽720，在所述衬底120上及所述栅极220之间的所述凹槽720的表面均覆盖有所述第二阻挡层420及第一阻挡层320。所述凹槽720内还填充有第三阻挡层820，所述第三阻挡层820覆盖所述衬底120不需要掺入杂质的部分，所述第三阻挡层820及与其相接触的所述第二阻挡层420具有不同的选择蚀刻比。
具体的，所述第一阻挡层320及第二阻挡层420包括氧化硅层及氮化硅层中的任意一种，所述第三阻挡层820包括光阻层，所述第二阻挡层420的厚度小于所述第一阻挡层320的厚度，所述第二阻挡层420的厚度控制所述第二掺杂区612的范围。
本发明还提供一种半导体器件，如图10所示，包括：
衬底130；
栅极230，所述栅极230包含与所述衬底130相接触的栅极氧化层231，所述栅极230还可以包括位于所述栅极氧化层231上的多晶硅层(未图示)；
第一阻挡层330，所述第一阻挡层330包覆所述栅极230的侧面及顶面，所述第一阻挡层330的底面与所述衬底130的上表面相接触；
第二阻挡层430，所述第二阻挡层430包覆所述第一阻挡层330的侧面，且所述第二阻挡层430的顶部与底部所形成的面与所述衬底130的水平面之间的夹角概呈直角；所述衬底130、第一阻挡层330及第二阻挡层430具有不同的选择蚀刻比；及
掺杂区630，所述掺杂区630位于所述栅极230两侧的所述衬底130中且不与所述第一阻挡层330及第二阻挡层430投影重合，所述掺杂区630的内侧边缘至所述栅极230的侧面的水平距离与所述第一阻挡层330及所述第二阻挡层430的总厚度概呈相等。
作为示例，如图11～14所示，相邻栅极240之间还形成有凹槽740，在所述衬底140上及所述栅极240之间的所述凹槽740的表面均覆盖有所述第二阻挡层440及第一阻挡层340。所述凹槽740还填充有第三阻挡层840，所述第三阻挡层840覆盖所述衬底140不需要掺入杂质的部分，且所述第三阻挡层840及与其相接触的所述第二阻挡层440具有不同的选择蚀刻比。
具体的，所述第一阻挡层340及第二阻挡层440包括氧化硅层及氮化硅层中的任意一种，所述第三阻挡层840包括光阻层。所述第二阻挡层440的厚度小于所述第一阻挡层340的厚度，所述第二阻挡层440的厚度控制所述掺杂区640的范围。
本实施例中，通过第二阻挡层的底部内缩的开口，在衬底中形成包含第一掺杂区及通过所述开口延伸至第一阻挡层下部的第二掺杂区，控制掺杂区的范围；通过第二阻挡层的顶部与底部所形成的面与衬底的水平面之间的夹角概呈直角，控制掺杂区的范围；通过第三阻挡层覆盖不需要掺入杂质的部分所述第二阻挡层，控制掺杂区的位置。
综上所述，本发明采用具有不同选择蚀刻比的第一阻挡层及第二阻挡层，通过调整刻蚀气体与源功率的范围，提高等向性刻蚀能力，使刻蚀后的第二阻挡层侧边的底部内缩形成开口，使得在衬底中掺入杂质时，通过开口将掺杂区延伸至所述第一阻挡层下部，扩大掺杂区范围，同时保护栅极下方的所述衬底不被掺入杂质；通过第三阻挡层对半导体结构中不需要进行掺杂的区域进行覆盖，从而控制掺杂区的位置。本发明采用具有不同选择蚀刻比的第一阻挡层及第二阻挡层，通过调整刻蚀气体与偏压功率的范围，提高非等向性刻蚀能力，使刻蚀后的第二阻挡层侧边的顶部与底部所形成的面与衬底的水平面之间的夹角概呈直角，在衬底中掺入杂质时，掺杂区的内侧边缘至所述栅极的侧面的水平距离与所述第一阻挡层及刻蚀后的所述第二阻挡层的总厚度概呈相等，控制掺杂区范围，同时保护栅极下方的所述衬底不被掺入杂质；通过第三阻挡层对半导体结构中不需要进行掺杂的区域进行覆盖，从而控制掺杂区的位置。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (20)
1.一种制造半导体器件的方法，其特征在于，包括以下步骤：
S1：提供一半导体结构，将所述半导体结构置于反应室中；所述半导体结构包括衬底、栅极、第一阻挡层及第二阻挡层；所述栅极包含栅极氧化层，所述栅极氧化层的底面与所述衬底的上表面相接触，所述第一阻挡层包覆所述栅极的侧面及顶面，所述第二阻挡层包覆所述第一阻挡层的外表面，所述第一阻挡层及第二阻挡层的底面与所述衬底的上表面相接触，且所述衬底、第一阻挡层及第二阻挡层具有不同的选择蚀刻比；
S2：在所述反应室中通入保护气体及刻蚀气体，通过调整所述刻蚀气体与源功率的范围，提高等向性刻蚀能力，使刻蚀后的所述第二阻挡层侧边的底部内缩形成开口，所述开口显露所述第一阻挡层的部分底部侧面及被所述第二阻挡层覆盖的部分所述衬底；
S3：在所述衬底中掺入杂质，形成掺杂区，所述掺杂区包含位于所述栅极两侧且不与所述第一阻挡层及第二阻挡层投影重合的第一掺杂区及通过所述开口延伸至所述第一阻挡层下方的第二掺杂区，在所述掺入杂质的过程中，所述第一阻挡层及第二阻挡层用以防止杂质掺入至所述栅极的下方，其中，所述第一阻挡层用以防止杂质掺入至所述栅极的下方，所述第二阻挡层用以降低所述第二掺杂区的掺杂浓度。
2.根据权利要求1所述的制造半导体器件的方法，其特征在于：相邻所述栅极之间形成有凹槽，在所述衬底上及所述栅极之间的所述凹槽的表面均覆盖有所述第二阻挡层及第一阻挡层。
3.根据权利要求2所述的制造半导体器件的方法，其特征在于：所述凹槽内还填充有第三阻挡层，所述第三阻挡层覆盖所述衬底不需要掺入杂质的部分，且所述第三阻挡层及与其相接触的所述第二阻挡层具有不同的选择蚀刻比。
4.根据权利要求3所述的制造半导体器件的方法，其特征在于：所述第一阻挡层及第二阻挡层的组成包括氧化硅及氮化硅材料中的任意一种，所述第三阻挡层的组成包括光阻材料。
5.根据权利要求1所述的制造半导体器件的方法，其特征在于：所述刻蚀气体包括四氟甲烷、三氟甲烷、三氟化氮、三氟化氯、六氟乙烷、六氟化硫、全氟丙烷、八氟环丁烷、六氟丁二烯、八氟环戊烯所组成群组中的一种或两种以上。
6.根据权利要求5所述的制造半导体器件的方法，其特征在于：所述刻蚀气体包括四氟甲烷及三氟甲烷所组成的混合气体，其中，四氟甲烷的流量范围在20～60sccm，三氟甲烷的流量范围在20～60sccm。
7.根据权利要求1所述的制造半导体器件的方法，其特征在于：所述源功率范围在350～450W。
8.根据权利要求1所述的制造半导体器件的方法，其特征在于：所述保护气体包括氮气、氧气、氩气及氦气所组成群组中的一种或两种以上。
9.根据权利要求8所述的制造半导体器件的方法，其特征在于：所述保护气体包括氮气及氧气所组成的混合气体。
10.根据权利要求1所述的制造半导体器件的方法，其特征在于：所述第二阻挡层的厚度小于所述第一阻挡层的厚度，通过所述第二阻挡层的厚度控制所述第二掺杂区的范围。
11.一种制造半导体器件的方法，其特征在于，包括以下步骤：
S-a：提供一半导体结构，将所述半导体结构置于反应室中；所述半导体结构包括衬底、栅极、第一阻挡层及第二阻挡层；所述栅极包含栅极氧化层，所述栅极氧化层的底面与所述衬底的上表面相接触，所述第一阻挡层包覆所述栅极的侧面及顶面，所述第二阻挡层包覆所述第一阻挡层的外表面，所述第一阻挡层及第二阻挡层的底面与所述衬底的上表面相接触，且所述衬底、第一阻挡层及第二阻挡层具有不同的选择蚀刻比；
S-b：在所述反应室中通入保护气体及刻蚀气体，通过调整所述刻蚀气体与偏压功率的范围，提高非等向性刻蚀能力，使刻蚀后的所述第二阻挡层侧边的顶部与底部所形成的面与所述衬底的水平面之间的夹角概呈直角；
S-c：在所述衬底中掺入杂质，形成掺杂区，所述掺杂区位于所述栅极两侧且不与所述第一阻挡层及第二阻挡层投影重合，所述掺杂区的内侧边缘至所述栅极的侧面的水平距离与所述第一阻挡层及所述第二阻挡层的总厚度概呈相等，在所述掺入杂质的过程中，所述第一阻挡层及第二阻挡层用以防止杂质掺入至所述栅极的下方。
12.根据权利要求11所述的制造半导体器件的方法，其特征在于：相邻所述栅极之间形成有凹槽，在所述衬底上及所述栅极之间的所述凹槽的表面均覆盖有所述第二阻挡层及第一阻挡层。
13.根据权利要求12所述的制造半导体器件的方法，其特征在于：所述凹槽内还填充有第三阻挡层，所述第三阻挡层覆盖所述衬底不需要掺入杂质的部分，且所述第三阻挡层及与其相接触的所述第二阻挡层具有不同的选择蚀刻比。
14.根据权利要求13所述的制造半导体器件的方法，其特征在于：所述第一阻挡层及第二阻挡层的组成包括氧化硅及氮化硅材料中的任意一种，所述第三阻挡层的组成包括光阻材料。
15.根据权利要求11所述的制造半导体器件的方法，其特征在于：所述刻蚀气体包括四氟甲烷、三氟甲烷、三氟化氮、三氟化氯、六氟乙烷、六氟化硫、全氟丙烷、八氟环丁烷、六氟丁二烯、八氟环戊烯所组成群组中的一种或两种以上。
16.根据权利要求15所述的制造半导体器件的方法，其特征在于：所述刻蚀气体包括四氟甲烷及三氟甲烷所组成的混合气体，其中，四氟甲烷的流量范围在20～60sccm，三氟甲烷的流量范围在20～60sccm。
17.根据权利要求11所述的制造半导体器件的方法，其特征在于：所述偏压功率范围在200～300W。
18.根据权利要求11所述的制造半导体器件的方法，其特征在于：所述保护气体包括氮气、氧气、氩气及氦气所组成群组中的一种或两种以上。
19.根据权利要求18所述的制造半导体器件的方法，其特征在于：所述保护气体包括氮气及氧气所组成的混合气体。
20.根据权利要求11所述的制造半导体器件的方法，其特征在于：所述第二阻挡层的厚度小于所述第一阻挡层的厚度，通过所述第一阻挡层及第二阻挡层的厚度控制所述掺杂区的范围。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810713823.7A CN110676170B (zh) | 2018-07-03 | 2018-07-03 | 一种制造半导体器件的方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810713823.7A CN110676170B (zh) | 2018-07-03 | 2018-07-03 | 一种制造半导体器件的方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN110676170A true CN110676170A (zh) | 2020-01-10 |
| CN110676170B CN110676170B (zh) | 2024-05-03 |
Family
ID=69065521
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201810713823.7A Active CN110676170B (zh) | 2018-07-03 | 2018-07-03 | 一种制造半导体器件的方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN110676170B (zh) |
Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020192868A1 (en) * | 2001-06-14 | 2002-12-19 | Samsung Electronics Co., Ltd. | Semiconductor device having LDD-type source/drain regions and fabrication method thereof |
| US20030183881A1 (en) * | 2002-03-28 | 2003-10-02 | Lee Young-Ki | Methods of forming silicide layers on source/drain regions of MOS transistors and MOS transistors so formed |
| US20050148144A1 (en) * | 2003-12-10 | 2005-07-07 | International Business Machines Corporation | Selective post-doping of gate structures by means of selective oxide growth |
| US20070012994A1 (en) * | 2005-07-13 | 2007-01-18 | Jih-Wen Chou | Semicondutor device and manufacturing method thereof |
| US20090098692A1 (en) * | 2007-10-15 | 2009-04-16 | Jingyu Lian | Method for Fabricating a Semiconductor Gate Structure |
| CN103367129A (zh) * | 2012-04-10 | 2013-10-23 | 中芯国际集成电路制造(上海)有限公司 | 具有硅锗掺杂区的半导体器件的制作方法 |
| US20160372331A1 (en) * | 2015-06-19 | 2016-12-22 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Method for forming spacers for a transistor gate |
| CN106847685A (zh) * | 2015-12-07 | 2017-06-13 | 中芯国际集成电路制造(上海)有限公司 | 高k金属栅晶体管的形成方法 |
| CN108074973A (zh) * | 2016-11-18 | 2018-05-25 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN208336237U (zh) * | 2018-07-03 | 2019-01-04 | 长鑫存储技术有限公司 | 一种半导体器件 |
-
2018
- 2018-07-03 CN CN201810713823.7A patent/CN110676170B/zh active Active
Patent Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020192868A1 (en) * | 2001-06-14 | 2002-12-19 | Samsung Electronics Co., Ltd. | Semiconductor device having LDD-type source/drain regions and fabrication method thereof |
| US20030183881A1 (en) * | 2002-03-28 | 2003-10-02 | Lee Young-Ki | Methods of forming silicide layers on source/drain regions of MOS transistors and MOS transistors so formed |
| US20050148144A1 (en) * | 2003-12-10 | 2005-07-07 | International Business Machines Corporation | Selective post-doping of gate structures by means of selective oxide growth |
| US20070012994A1 (en) * | 2005-07-13 | 2007-01-18 | Jih-Wen Chou | Semicondutor device and manufacturing method thereof |
| US20090098692A1 (en) * | 2007-10-15 | 2009-04-16 | Jingyu Lian | Method for Fabricating a Semiconductor Gate Structure |
| CN103367129A (zh) * | 2012-04-10 | 2013-10-23 | 中芯国际集成电路制造(上海)有限公司 | 具有硅锗掺杂区的半导体器件的制作方法 |
| US20160372331A1 (en) * | 2015-06-19 | 2016-12-22 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Method for forming spacers for a transistor gate |
| CN106847685A (zh) * | 2015-12-07 | 2017-06-13 | 中芯国际集成电路制造(上海)有限公司 | 高k金属栅晶体管的形成方法 |
| CN108074973A (zh) * | 2016-11-18 | 2018-05-25 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN208336237U (zh) * | 2018-07-03 | 2019-01-04 | 长鑫存储技术有限公司 | 一种半导体器件 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN110676170B (zh) | 2024-05-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7981806B2 (en) | Method for forming trench and method for fabricating semiconductor device using the same | |
| KR101070292B1 (ko) | 반도체장치의 리세스게이트 제조 방법 | |
| TWI559458B (zh) | 嵌入式非揮發性記憶體與其製作方法 | |
| US8377829B2 (en) | Method of manufacturing a capacitor deep trench and of etching a deep trench opening | |
| US9799564B2 (en) | Semiconductor structure having contact holes between sidewall spacers and fabrication method there of | |
| KR20040097188A (ko) | 집적 회로 소자 및 그 형성 방법 | |
| KR100954107B1 (ko) | 반도체 소자의 제조방법 | |
| KR100628378B1 (ko) | 리세스 게이트를 갖는 반도체 소자의 제조방법 | |
| CN109830438B (zh) | 半导体器件及其形成方法 | |
| US20080102624A1 (en) | Method of fabricating semiconductor device with recess gate | |
| CN110676170B (zh) | 一种制造半导体器件的方法 | |
| US11837622B2 (en) | Image sensor comprising polysilicon gate electrode and nitride hard mask | |
| KR100792365B1 (ko) | 반도체 소자의 리세스 게이트 제조 방법 | |
| CN208336237U (zh) | 一种半导体器件 | |
| KR100390040B1 (ko) | 반도체소자의 듀얼게이트 제조방법 | |
| CN110648916A (zh) | 一种半导体器件及其制造方法、电子装置 | |
| KR20060120977A (ko) | 플래시 메모리 소자의 제조방법 | |
| KR100780629B1 (ko) | 리세스 게이트를 갖는 반도체 소자의 제조 방법 | |
| US20090170313A1 (en) | Method for Manufacturing Semiconductor Device | |
| US7557030B2 (en) | Method for fabricating a recess gate in a semiconductor device | |
| CN110047927B (zh) | 一种半导体器件及其制造方法、电子装置 | |
| CN100444337C (zh) | 用于制造半导体装置的方法 | |
| KR100788587B1 (ko) | 플래쉬 메모리 소자의 제조방법 | |
| CN115083899A (zh) | 改善sonos器件失效的方法 | |
| KR100792375B1 (ko) | 반도체장치의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |