CN103367129A - 具有硅锗掺杂区的半导体器件的制作方法 - Google Patents

具有硅锗掺杂区的半导体器件的制作方法 Download PDF

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本发明提供了一种具有硅锗掺杂区的半导体器件的制作方法，通过在栅极顶面形成刻蚀阻挡层、在栅极侧壁形成栅极侧墙步骤和在栅极及半导体衬底上覆盖牺牲阻挡层的步骤之间，形成一层位于栅极侧墙侧壁外的保护氧化层，未遮挡栅极顶面的刻蚀阻挡层，以在刻蚀去除牺牲阻挡层时能够一并去除位于栅极顶面的刻蚀阻挡层，同时保护氧化层有效避免刻蚀对栅极侧墙的损伤，从而节约去除牺牲阻挡层的工艺步骤，并提高了半导体器件的性能。

Description

具有硅锗掺杂区的半导体器件的制作方法
技术领域
本发明涉及一种集成电路制造方法，尤其涉及一种能够在形成硅锗掺杂区的过程中保护栅极不受刻蚀损伤的半导体器件的制作方法。
背景技术
随着半导体制造技术的快速发展，半导体器件的尺寸越来越小且集成度越来越高，在一个集成电路晶圆上已经能够形成数以百万计甚至更多的电路元件。为了达到更高元件集成度，半导体器件的线宽不断缩小，常见的金属氧化物半导体场效应晶体管(Metal Oxide Semiconductor Field Oxide Transistor，MOSFET)的尺寸也必须缩小。
对于28nm级及以下的半导体器件，硅锗掺杂区被广泛使用。硅锗掺杂区是利用刻蚀半导体衬底以形成硅锗凹槽，并在硅锗凹槽中通过外延生长等方法形成的硅锗化合物区域。为避免刻蚀过程中损伤栅极，通常在刻蚀之前在栅极顶面上覆盖氮化硅材质的刻蚀阻挡层。硅锗掺杂区能够通过对半导体衬底产生压应力作用提高沟道的迁移效率，目前，硅锗掺杂区主要用于PMOS晶体管中。随着半导体器件尺寸的不断缩小，栅极之间的距离不断缩小，硅锗化合物与栅极之间的距离随之缩小。光刻工艺、刻蚀工艺中不可避免的误差会使硅锗化合物与栅极之间的距离愈发难以控制，若硅锗掺杂区和栅极之间的距离过近，则会引起器件漏电，若硅锗掺杂区与栅极之间的距离过远，则硅锗掺杂区产生的应力作用难以作用于器件的沟道区。
为解决上述技术问题，现有技术提供一种具有硅锗掺杂区的半导体器件的制作方法，如图1～图3所示，所述半导体衬底10包括PMOS区域1和NMOS区域2，在PMOS区域1和NMOS区域2上各形成至少一个栅极13，接着，在栅极13的侧壁上形成栅极侧墙14，并在栅极13的顶面上形成刻蚀阻挡层15，其后在栅极13及半导体衬底10上覆盖牺牲阻挡层19，所述牺牲阻挡层19依次包括氧化层17和氮化层18，用以避免刻蚀过程中损伤栅极13；然后，如图2所示，利用光刻胶20覆盖NMOS区域2之后，利用干法刻蚀工艺刻蚀PMOS区域1中栅极13旁的半导体衬底，形成硅锗凹槽；其后去除光刻胶20并在硅锗凹槽中填充形成硅锗掺杂区21，形成如图3所示结构。
尽管上述刻蚀过程中由于牺牲阻挡层19以及刻蚀阻挡层15的保护，避免了栅极13的刻蚀损伤。然而，在后续刻蚀去除刻蚀阻挡层15和牺牲阻挡层19的时候，首先同时去除氮化层18和位于PMOS区域1上的刻蚀阻挡层15，然后去除氧化层17之后，由于氧化硅和氮化硅在刻蚀速率上差别较大，会造成在NMOS区域2的栅极13顶面上刻蚀阻挡层15的残留，从而降低NMOS区域2栅极13的电连性能，同时若增加一步刻蚀去除NMOS区域的刻蚀阻挡层15步骤，会同时刻蚀损伤PMOS区域1的栅极13，降低PMOS区域1上栅极13的电连性能，从而影响半导体器件的性能。
发明内容
本发明的目的是提供一种能够在形成硅锗掺杂区的步骤中，有效避免刻蚀损伤栅极结构的同时，有效去除栅极顶面牺牲阻挡层的半导体器件的制作方法。
为解决上述问题，本发明提供一种具有硅锗掺杂区的半导体器件的制作方法，包括：提供一半导体衬底，所述半导体衬底包括NMOS区域和PMOS区域；在所述NMOS区域和PMOS区域各形成至少一个栅极，所述栅极的顶面上形成有刻蚀阻挡层；在所述栅极侧壁上依次形成栅极侧墙和保护氧化层；在所述栅极及半导体衬底上覆盖牺牲阻挡层；利用光刻胶遮挡所述NMOS区域，并在所述PMOS区域的栅极旁的半导体衬底中刻蚀形成硅锗凹槽；去除所述光刻胶，并在所述硅锗凹槽中填充硅锗化合物，形成硅锗掺杂区；去除所述牺牲阻挡层，一并去除所述刻蚀阻挡层；去除所述保护氧化层。
进一步的，所述刻蚀阻挡层的材质为氮化硅，所述刻蚀阻挡层的厚度为10nm～30nm。
进一步的，所述栅极侧墙的材质为氮化硅，所述栅极侧墙的厚度为4nm～10nm。
进一步的，采用炉管热氧化法形成所述栅极侧墙，氧化温度为500℃～700℃。
进一步的，所述保护氧化层的材质为氧化硅，所述保护氧化层的厚度为2nm～20nm。
进一步的，采用湿法刻蚀工艺去除所述保护氧化层，刻蚀物质包括稀释氢氟酸。
进一步的，所述牺牲阻挡层的材质为氮化硅或氮氧化硅。
进一步的，采用化学气相沉积法或热氧化法形成所述牺牲阻挡层。
进一步的，采用湿法刻蚀工艺去除所述牺牲阻挡层，刻蚀物质包括磷酸。
进一步的，在所述硅锗凹槽中填充硅锗化合物的步骤中，采用外延生长法形成硅锗化合物。
综上所述，本发明所述具有硅锗掺杂区的半导体器件的制作方法，在栅极侧墙的侧壁上形成保护氧化层，所述保护氧化层未遮挡栅极顶面的刻蚀阻挡层，因而在刻蚀去除牺牲阻挡层时能够一并去除位于栅极顶面的刻蚀阻挡层，不仅省掉了去除牺牲阻挡层的工艺步骤，同时保护氧化层有效避免刻蚀对栅极侧墙的损伤，并提高了半导体器件的性能。
附图说明
图1～图3为现有技术中具有硅锗掺杂区的半导体器件的制作过程的结构示意图。
图4为本发明一实施例中具有硅锗掺杂区的半导体器件的制作方法的流程示意图。
图5～图10为本发明一实施例中具有硅锗掺杂区的半导体器件的制作过程中的结构示意图。
具体实施方式
为使本发明的内容更加清楚易懂，以下结合说明书附图，对本发明的内容作进一步说明。当然本发明并不局限于该具体实施例，本领域内的技术人员所熟知的一般替换也涵盖在本发明的保护范围内。
其次，本发明利用示意图进行了详细的表述，在详述本发明实例时，为了便于说明，示意图不依照一般比例局部放大，不应以此作为对本发明的限定。
图4为本发明一实施例中具有硅锗掺杂区的半导体器件的制作方法的流程示意图。如图4所示，本发明提供一种具有硅锗掺杂区的半导体器件的制作方法，主要用于需要在具有PMOS晶体管和NMOS晶体管的半导体器件中，形成的硅锗掺杂区用以提高半导体器件的性能，所述制作方法包括以下步骤：
步骤S01：提供一半导体衬底，所述半导体衬底包括NMOS区域和PMOS区域；
步骤S02：在所述NMOS区域和PMOS区域各形成至少一个栅极，所述栅极的顶面上形成有刻蚀阻挡层；
步骤S03：在所述栅极侧壁上依次形成栅极侧墙和保护氧化层；
步骤S04：在所述栅极及半导体衬底上覆盖牺牲阻挡层；
步骤S05：利用光刻胶遮挡所述NMOS区域，并在所述PMOS区域的栅极旁的半导体衬底中刻蚀形成硅锗凹槽；
步骤S06：去除所述光刻胶，并在所述硅锗凹槽中填充硅锗化合物，形成硅锗掺杂区；
步骤S07：去除所述牺牲阻挡层，一并去除所述刻蚀阻挡层；
步骤S08：去除所述保护氧化层。
图5～图10为本发明一实施例中具有硅锗掺杂区的半导体器件的制作过程中的结构示意图。结合图5，以下详细说明具有硅锗掺杂区的半导体器件的制作过程。
如图5所示，在步骤S01中，提供一半导体衬底100，所述半导体衬底100包括PMOS区域10和NMOS区域20；所述半导体衬底100可以为单晶硅、多晶硅或硅锗化合物中的一种，亦可采用其他能够作为半导体衬底的材料。在本实施例中，NMOS区域20和PMOS区域10在后续工艺中分别形成若干NMOS晶体管和PMOS晶体管，所述NMOS区域20和PMOS区域10通过隔离结构101进行隔离，较佳的隔离结构101为浅沟槽隔离(STI)。
在步骤S02中，在所述NMOS区域20和PMOS区域10上各形成至少一个栅极103(为清楚简洁地反应本发明制作方法，在图5中NMOS区域20上标示一个栅极103，PMOS区域10上标示两个栅极103)，所述栅极103的顶面上形成有刻蚀阻挡层105。其中，所述栅极103的形成过程包括：在所述半导体衬底100上利用化学气相沉积法形成多晶硅层(图中未标示)和刻蚀阻挡薄膜，利用光刻工艺形成图案化的光刻胶，以图案化的光刻胶为掩膜刻蚀所述刻蚀阻挡薄膜和多晶硅层，从而形成栅极103以及位于栅极103顶面上的刻蚀阻挡层105，所述刻蚀阻挡层105的材质优选为氮化硅，可以采用热氧化法或化学气相沉积法形成，用于避免在后续刻蚀过程中损伤栅极103，提高半导体器件性能，所述刻蚀阻挡层105的厚度优选为10nm～30nm。
继续参考图5，在步骤S03中，在所述栅极103的侧壁上依次形成栅极侧墙104和保护氧化层107。其中，栅极侧墙104和保护氧化层107的形成过程具体包括：依次沉积栅极侧墙薄膜和保护氧化层薄膜覆盖所述栅极103和半导体衬底100；接着，干法刻蚀栅极侧墙薄膜和保护氧化层薄膜直至暴露所述刻蚀阻挡层105和半导体衬底100，从而形成所述栅极侧墙104和保护氧化层107，其中栅极侧墙104的材质为氮化硅，可以采用炉管热氧化法形成，氧化温度为500℃～700℃，所述栅极侧墙104较佳的厚度为4nm～10nm。所述保护氧化层107的材质为氧化硅，所述保护氧化层107的厚度为2nm～20nm。所述保护氧化层107用于保护栅极侧墙104不被刻蚀损伤，维持栅极侧墙104有效地隔绝能力。
相比于现有技术中，本发明中用于保护栅极侧墙104的保护氧化层107位于所述栅极103的侧壁上，不覆盖所述刻蚀阻挡层105，从而在后续刻蚀去除牺牲阻挡层的过程中，能够同时一并去除刻蚀阻挡层105，并保持栅极103良好的电性引出能力，提高半导体器件的性能。
如图6所示，在步骤S04中，在所述栅极103及半导体衬底100上覆盖牺牲阻挡层108；所述牺牲阻挡层108的材质为氮化硅或氮氧化硅，其中较佳的，所述牺牲阻挡层108采用与刻蚀阻挡层105相同的氮化硅材质，便于后续一并去除。
如图7所示，在步骤S05中，利用光刻胶120遮挡所述NMOS区域20，并在所述PMOS区域10的栅极103旁的半导体衬底100中刻蚀形成硅锗凹槽208；在半导体衬底100上涂覆光刻胶120，利用曝光和显影图案化所述光刻胶120，保留位于NMOS区域20的光刻胶120，接着进行干法刻蚀，刻蚀所述PMOS区域10的栅极103旁的半导体衬底100形成硅锗凹槽208的同时，位于栅极103上的牺牲阻挡层108以及刻蚀阻挡层105或被部分刻蚀去除，形成如图7所示结构。由于NMOS区域20的栅极103和半导体衬底100被光刻胶120覆盖，故在刻蚀过程中NMOS区域20的牺牲阻挡层108未有减少，由于保护氧化层107未遮蔽刻蚀阻挡层105，故牺牲阻挡层108与刻蚀阻挡层105亦能够在后续的刻蚀过程中同时去除。
如图8所示，在步骤S06中，去除图7所示光刻胶120，并在所述硅锗凹槽208中填充硅锗化合物，形成硅锗掺杂区209；在所述硅锗凹槽208中填充硅锗化合物的步骤中，采用外延生长法形成硅锗化合物。
在步骤S07中，去除所述牺牲阻挡层108，一并去除所述刻蚀阻挡层105，形成如图9所示结构；在此步骤中，在去除所述牺牲阻挡层的步骤中，采用湿法刻蚀去除所述牺牲阻挡层，刻蚀物质包括磷酸，磷酸对氮化硅的刻蚀速度远大于对氧化硅的刻蚀速度，因此利用包括磷酸的刻蚀物质去除牺牲阻挡层108和刻蚀阻挡层105，从而能够充分去除刻蚀阻挡层104，暴露栅极103，同时氧化硅结构的保护氧化层107几乎不被刻蚀，以保护栅极侧墙104。
如图10所示，在步骤S08中，去除所述保护氧化层107。在去除保护氧化层107的步骤中，采用湿法刻蚀去除所述保护氧化层107，刻蚀物质包括稀释氢氟酸。所述稀释的氢氟酸对氧化硅材质的保护氧化层107的刻蚀速率远远大于氮化硅材质的栅极侧墙104，因此刻蚀能够及时停止于栅极侧墙104上，从而进一步保护栅极103及栅极侧墙104不被刻蚀损伤，提高半导体器件的性能。
综上所述，本发明所述具有硅锗掺杂区的半导体器件的制作方法，在栅极侧墙侧壁上形成保护氧化层，所述保护氧化层未遮挡栅极顶面的刻蚀阻挡层，因而在刻蚀去除牺牲阻挡层时能够一并去除位于栅极顶面的刻蚀阻挡层，省掉了去除牺牲阻挡层的工艺步骤，同时保护氧化层有效避免刻蚀对栅极侧墙的损伤，并提高了半导体器件的性能。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视权利要求书所界定者为准。

Claims (10)

1.一种具有硅锗掺杂区的半导体器件的制作方法，包括：
提供一半导体衬底，所述半导体衬底包括NMOS区域和PMOS区域；
在所述NMOS区域和PMOS区域上各形成至少一个栅极，所述栅极的顶面上形成有刻蚀阻挡层；
在所述栅极侧壁上依次形成栅极侧墙和保护氧化层；
在所述栅极及半导体衬底上覆盖牺牲阻挡层；
利用光刻胶遮挡所述NMOS区域，并在所述PMOS区域的栅极旁的半导体衬底中刻蚀形成硅锗凹槽；
去除所述光刻胶，并在所述硅锗凹槽中填充硅锗化合物，形成硅锗掺杂区；
去除所述牺牲阻挡层，一并去除所述刻蚀阻挡层；以及
去除所述保护氧化层。
2.如权利要求1所述的具有硅锗掺杂区的半导体器件的制作方法，其特征在于，所述刻蚀阻挡层的材质为氮化硅，所述刻蚀阻挡层的厚度为10nm～30nm。
3.如权利要求1所述的具有硅锗掺杂区的半导体器件的制作方法，其特征在于，所述栅极侧墙的材质为氮化硅，所述栅极侧墙的厚度为4nm～10nm。
4.如权利要求3所述的具有硅锗掺杂区的半导体器件的制作方法，其特征在于，采用炉管热氧化法形成所述栅极侧墙，氧化温度为500℃～700℃。
5.如权利要求1所述的具有硅锗掺杂区的半导体器件的制作方法，其特征在于，所述保护氧化层的材质为氧化硅，所述保护氧化层的厚度为2nm～20nm。
6.如权利要求1所述的具有硅锗掺杂区的半导体器件的制作方法，其特征在于，采用湿法刻蚀工艺去除所述保护氧化层，刻蚀物质包括稀释氢氟酸。
7.如权利要求1所述的具有硅锗掺杂区的半导体器件的制作方法，其特征在于，所述牺牲阻挡层的材质为氮化硅或氮氧化硅。
8.如权利要求7所述的具有硅锗掺杂区的半导体器件的制作方法，其特征在于，采用化学气相沉积法或热氧化法形成所述牺牲阻挡层。
9.如权利要求7所述的具有硅锗掺杂区的半导体器件的制作方法，其特征在于，采用湿法刻蚀工艺去除所述牺牲阻挡层，刻蚀物质包括磷酸。
10.如权利要求1所述的具有硅锗掺杂区的半导体器件的制作方法，其特征在于，采用外延生长法形成硅锗化合物。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110571138A (zh) * 2018-06-05 2019-12-13 中芯国际集成电路制造(上海)有限公司 半导体器件的制作方法
CN110676170A (zh) * 2018-07-03 2020-01-10 长鑫存储技术有限公司 一种制造半导体器件的方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1830092A (zh) * 2003-08-04 2006-09-06 国际商业机器公司 应变半导体cmos晶体管的制造结构和方法
CN101170112A (zh) * 2006-10-26 2008-04-30 富士通株式会社 半导体器件及其制造方法
CN101593702A (zh) * 2008-05-30 2009-12-02 中芯国际集成电路制造(北京)有限公司 应变金属氧化物半导体器件的制造方法
TW201214575A (en) * 2010-09-23 2012-04-01 United Microelectronics Corp Metal gate transistor and method for fabricating the same
CN102403227A (zh) * 2010-09-17 2012-04-04 中芯国际集成电路制造(上海)有限公司 台阶状硅锗源/漏结构的制造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1830092A (zh) * 2003-08-04 2006-09-06 国际商业机器公司 应变半导体cmos晶体管的制造结构和方法
CN101170112A (zh) * 2006-10-26 2008-04-30 富士通株式会社 半导体器件及其制造方法
CN101593702A (zh) * 2008-05-30 2009-12-02 中芯国际集成电路制造(北京)有限公司 应变金属氧化物半导体器件的制造方法
CN102403227A (zh) * 2010-09-17 2012-04-04 中芯国际集成电路制造(上海)有限公司 台阶状硅锗源/漏结构的制造方法
TW201214575A (en) * 2010-09-23 2012-04-01 United Microelectronics Corp Metal gate transistor and method for fabricating the same

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110571138A (zh) * 2018-06-05 2019-12-13 中芯国际集成电路制造(上海)有限公司 半导体器件的制作方法
CN110676170A (zh) * 2018-07-03 2020-01-10 长鑫存储技术有限公司 一种制造半导体器件的方法
CN110676170B (zh) * 2018-07-03 2024-05-03 长鑫存储技术有限公司 一种制造半导体器件的方法

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