CN110660746A - 存储器器件以及制造存储器器件的方法 - Google Patents

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CN110660746A CN201910574417.1A CN201910574417A CN110660746A CN 110660746 A CN110660746 A CN 110660746A CN 201910574417 A CN201910574417 A CN 201910574417A CN 110660746 A CN110660746 A CN 110660746A
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Abstract

在一些实施例中，本申请提供一种存储器器件。存储器器件包含芯片，芯片包含磁性随机存取存储器(MRAM)单元。至少部分地包围芯片的磁场屏蔽结构包含多层堆叠。多层堆叠包含磁性层和介电层。第一磁性区位于磁场屏蔽结构的内表面内部且第二磁性区直接位于磁场屏蔽结构的外表面外部。第一磁性区中的磁场小于第二磁性区中的磁场。

Description

存储器器件以及制造存储器器件的方法
技术领域
本申请的实施例是有关于一种存储器器件，且特别是有关于一种存储器器件，且特别是有关于一种存储器器件以及制造存储器器件的方法。
背景技术
许多现代电子器件含有电子存储器，例如硬盘驱动器或随机存取存储器(randomaccess memory；RAM)。电子存储器可以是易失性存储器或非易失性存储器。非易失性存储器能够在不通电的情况下保持其存储数据，而易失性存储器在断电时丢失其数据存储器内容。磁性隧道结(Magnetic tunnel junctions；MTJs)可用于硬盘驱动器和/或磁性RAM(magnetic RAM；MRAM)中，且因此是针对新一代存储器解决方案的有前景的候选项。
发明内容
在一些实施例中，本申请提供一种存储器器件，包含：芯片，包含磁阻随机存取内存(MRAM)单元；以及磁场屏蔽结构，至少部分地包围芯片且包括磁性层和介电层。
在一些实施例中，本申请提供一种存储器器件，包含：芯片，包含磁阻随机存取内存(MRAM)单元，芯片包括上部面、底部面以及在上部面与底部面之间延伸的侧壁；磁场屏蔽结构，至少部分地包围芯片，包括多层堆叠，多层堆叠由磁性层和介电层构成，磁场屏蔽结构包括芯片的上部面上方的顶部区、芯片的底部面下方的底部区以及横向地包围芯片的侧壁的侧壁区，其中磁场屏蔽结构的侧壁区存在开口中，电连接件延伸穿过开口且耦合到芯片，其中第一磁性区位于磁场屏蔽结构的内表面内部且第二磁性区位于磁场屏蔽结构的外表面的正外部，第一磁性区中的磁场小于第二磁性区中的磁场。
在一些实施例中，本申请提供一种制造存储器器件的方法，所述方法包含：形成一或多个多层堆叠，其中多层堆叠包括磁性层和介电层；形成一或多个磁性层；裁剪一或多个多层堆叠和一或多个磁性层以符合封装结构的尺寸，其中封装结构包括包含磁阻随机存取存储器单元的芯片和包封芯片的绝缘材料，其中封装结构的外表面包括绝缘材料；以及将裁切的一或多个多层堆叠和裁切的一或多个磁性层粘附到封装结构的外表面。
附图说明
结合附图阅读以下具体实施方式会最好地理解本公开的各方面。应注意，根据业界中的标准惯例，各种特征未按比例绘制。实际上，为了论述清晰起见，可任意增大或减小各种特征的尺寸。
图1A、图1B、图1C示出根据一些实施例的包括芯片且使用磁场屏蔽结构的存储器器件的一些实施例的透视图，其中去除了前部部分以更清楚地描绘存储器器件的内部部分，且图1D示出图1A、图1B、图1C的芯片的透视图，其中去除了前部部分以更清楚地描绘芯片的内部部分。
图1E示出根据一些实施例的包括芯片且使用磁场屏蔽结构的经封装存储器器件的一些实施例的透视图，其中去除了前部部分以更清楚地描绘经封装存储器器件的内部部分。
图2A到图2C分别描绘包含根据一些实施例的使用磁场屏蔽结构的存储器器件的图1A到图1C的顶视图。
图2D到图2F分别描绘包含根据一些实施例的使用磁场屏蔽结构的存储器器件的图1A到图1C的一些实施例的顶视图。
图3A到图3C分别描绘包含根据一些实施例的使用磁场屏蔽结构的存储器器件的图2D到图2F的一些实施例的横截面视图。
图4A到图4C分别描绘包含根据一些实施例的使用磁场屏蔽结构的存储器器件的图2D到图2F的一些实施例的横截面视图。
图5A到图5C以及图6A到图6C分别描绘包含根据一些实施例的使用磁场屏蔽结构的存储器器件的图3A到图3C以及图4A到图4C的一些实施例的横截面视图。
图7A到图7C以及图8A到图8C分别描绘包含根据一些实施例的使用磁场屏蔽结构的存储器器件的图3A到图3C以及图4A到图4C的一些实施例的横截面视图。
图9A到图9C以及图10A到图10C分别描绘包含根据一些实施例的使用磁场屏蔽结构的存储器器件的图3A到图3C以及图4A到图4C的一些实施例的横截面视图。
图11A到图11C以及图12A到图12C分别描绘包含根据一些实施例的使用磁场屏蔽结构的存储器器件的图3A到图3C以及图4A到图4C的一些实施例的横截面视图。
图13A到图13C以及图14A到图14C分别描绘包含根据一些实施例的使用磁场屏蔽结构的存储器器件的图3A到图3C以及图4A到图4C的一些实施例的横截面视图。
图15A到图15C以及图16A到图16C分别描绘包含根据一些实施例的使用磁场屏蔽结构的存储器器件的图3A到图3C以及图4A到图4C的一些实施例的横截面视图。
图17A到图17C以及图18A到图18C分别描绘包含根据一些实施例的使用磁场屏蔽结构的存储器器件的图3A到图3C以及图4A到图4C的一些实施例的横截面视图。
图19A到图19C以及图20A到图20C分别描绘包含根据一些实施例的使用磁场屏蔽结构的存储器器件的图3A到图3C以及图4A到图4C的一些实施例的横截面视图。
图21A到图21C以及图22A到图22C分别描绘包含根据一些实施例的使用磁场屏蔽结构的存储器器件的图3A到图3C以及图4A到图4C的一些实施例的横截面视图。
图23A到图23C以及图24A到图24C分别描绘包含根据一些实施例的使用磁场屏蔽结构的存储器器件的图3A到图3C以及图4A到图4C的一些实施例的横截面视图。
图25A到图25C以及图26A到图26C分别描绘包含根据一些实施例的使用磁场屏蔽结构的存储器器件的图3A到图3C以及图4A到图4C的一些实施例的横截面视图。
图27、图28A、图28B、图29、图30A、图30B、图31、图32A以及图32B示出用于形成磁场屏蔽结构的截面(section)的方法的各种实施例的透视图。
图33、图34、图35A到图35C以及图36A到图36C示出用于在芯片周围形成磁场屏蔽结构的方法的各种实施例的横截面视图。
图37示出图27、图28A、图28B、图29、图30A、图30B、图31、图32A以及图32B的方法的一些实施例的框图。
图38示出图33、图34、图35A到图35C以及图36A到图36C的方法的一些实施例的框图。
附图标号说明
100a：存储器器件；
100b、100c、100d、100e：透视图；
101：印刷电路板；
102：磁性层；
103a：第一多层堆叠；
103b：第二多层堆叠；
103c：第三多层堆叠；
104：介电层；
105：磁场屏蔽结构；
105a：垂直距离；
105b：水平距离；
105c：开口距离；
105d、W1、W2：宽度；
106：芯片；
108：电连接件；
108a：导电接触引线；
108b：导电线；
109：半导体衬底；
110：晶体管；
111：内连线结构；
112：磁性随机存取存储器单元；
120：绝缘结构；
121：封装结构；
122：顶部区；
124：侧壁区；
124a：顶部部分；
124b：底部部分；
126：底部区；
200a、200b、200c、200d、200e、200f：顶视图；
300a、300b、300c、400a、400b、400c、500a、500b、500c、600a、600b、600c、700a、700b、700c、800a、800b、800c、900a、900b、900c、1000a、1000b、1000c、1100a、1100b、1100c、1200a、1200b、1200c、1300a、1300b、1300c、1400a、1400b、1400c、1500a、1500b、1500c、1600a、1600b、1600c、1700a、1700b、1700c、1800a、1800b、1800c、1900a、1900b、1900c、2000a、2000b、2000c、2100a、2100b、2100c、2200a、2200b、2200c、2300a、2300b、2300c、2400a、2400b、2400c、2500a、2500b、2500c、2600a、2600b、2600c、2700、2800a、2800b、2900、3000a、3000b、3100、3200a、3200b、3300、3400、3500a、3500b、3500c、3600a、3600b、3600c：横截面视图；
502、902、1502：支撑结构；
702：上部支撑结构；
1102：侧支撑结构；
1302：第一支撑结构；
1304：第二支撑结构；
1504、1904、2304、2504：第一侧壁；
1506、1906、2306、2506：第二侧壁；
1902：顶部表面支撑结构；
2102：侧壁支撑结构；
2302：下部表面支撑结构；
2502：上部表面支撑结构；
2702：第一对层；
2802：层的堆叠；
2804：第一多层薄片；
2804b、3002b、3202b：底部表面；
2902：第一切割线；
3002：第二多层薄片；
3002a、3202a：顶部表面；
3102：第二切割线；
3202：第三多层薄片；
3302：顶部区域；
3304：第一侧壁区域；
3306：底部区域；
3308：第二侧壁区域；
3310：第三侧壁区域；
3312：第四侧壁区域；
3700、3800：框图；
3702、3704、3706、3708、3710a、3710b、3712b、3714b、3802、3804a、3804b、3806b、3808：动作；
x、y、z：轴；
Dd：距离；
L1、L2：长度；
Li、Td、Tm：厚度；
Px：垂直线；
Py：水平线。
具体实施方式
本公开提供用于实施本公开的不同特征的许多不同实施例或实例。下文描述组件和布置的具体实例以简化本公开。当然，这些只是实例且并不意欲为限制性的。举例来说，在以下描述中，第一特征在第二特征上方或第二特征上形成可包含第一特征与第二特征直接接触地形成的实施例，且还可包含可在第一特征与第二特征之间形成额外特征以使得第一特征与第二特征可以不直接接触的实施例。另外，本公开可以在各种实例中重复附图标号和/或字母。此重复是出于简化和清晰的目的，且本身并不规定所论述的各种实施例和/或配置之间的关系。
另外，为易于描述，可在本文中使用例如“在…之下”、“下方”、“下部”、“在…之上”、“上部”以及类似物的空间相对术语来描述如图中所示出的一个元件或特征与另一元件或特征的关系。除图中所描绘的定向之外，空间相对术语意图涵盖在使用或操作中的器件的不同定向。设备可以其它方式定向(旋转90度或处于其它定向)，且本文中所使用的空间相对描述词同样可相应地进行解译。
磁性隧道结(MTJ)包含通过隧道阻挡层分隔的第一铁磁性膜和第二铁磁性膜。铁磁性膜中的一个(往往被称为“参考层”)具有固定磁化方向，而另一铁磁性膜(往往被称为“自由层”)具有可变磁化方向。对于具有正隧穿磁阻(tunnelling magnetoresistance；TMR)的MTJ，如果参考层和自由层的磁化方向呈平行定向，那么电子将隧穿通过隧道阻挡层是更可能的，以使得MTJ处于低电阻状态。相反，如果参考层和自由层的磁化方向呈反平行定向，那么电子将隧穿通过隧道阻挡层较不可能，以使得MTJ处于高电阻状态。因此，MTJ可在电阻的两个状态之间切换，具有低电阻的第一状态(RP：参考层和自由层的磁化方向平行)和具有高电阻的第二状态(RAP：参考层和自由层的磁化方向反平行)。应注意，MTJ也可具有负TMR，例如反平行定向的电阻更低且平行定向的电阻更高。
由于其二元性质，MTJ用于存储器单元中以存储数字数据，具有对应于第一数据状态(例如，逻辑“0”)的低电阻状态RP，以及对应于第二数据状态(例如，逻辑“1”)的高电阻状态RAP。因此，一些芯片包含MRAM单元的阵列，其中每一MRAM单元使用MTJ以存储数据状态。然而，当这种芯片处于外部磁场的存在下时，外部磁场可不合需要地“翻转(flip)”存储在MRAM单元中的数据状态，导致数据保持问题。为了减轻外部磁场的不利影响，本公开涵盖用磁场屏蔽结构至少部分地包围MRAM芯片。磁场屏蔽结构至少部分地包围芯片且定义出包围芯片的磁屏蔽区域。磁屏蔽区域具有小于直接位于磁场屏蔽结构的最外表面的外部的第二磁场大小的第一磁场大小。因此，磁场屏蔽结构减小芯片所经历的磁场，由此提高芯片的MRAM单元内的数据保持。
图1A示出根据一些实施例的存储器器件100a的透视图，其中去除了前部部分以更清楚地描绘存储器器件的内部部分。存储器器件100a包含芯片106和磁场屏蔽结构105。通常，芯片106包含安置在半导体衬底中的晶体管，以及布置在半导体衬底上方的内连线结构中的MRAM单元的阵列。磁场屏蔽结构105的最内表面至少部分地包围芯片106且建立靠近芯片106的磁屏蔽区域。归因于磁场屏蔽结构105，磁屏蔽区域具有小于直接位于磁场屏蔽结构105的最外表面的外部的第二磁场大小的第一磁场大小。因此，磁场屏蔽结构105减小芯片106所经历的磁场，由此有助于提高芯片106上的MRAM单元内的数据保持。在一些实施例中，第一磁场大小比直接位于磁场屏蔽结构105的最外表面外部的第二磁场大小小至少百分之80。在又一实施例中，第一磁场大小是316奥斯特(Oe)且直接位于磁场屏蔽结构105的最外表面外部的第二磁场大小是2015奥斯特。磁场屏蔽结构保护芯片106不受直流电(direct current；DC)磁场和交流电(alternating current；AC)磁场两者影响。
在芯片106的上部表面之上，磁场屏蔽结构105的顶部区122包括第一多层堆叠103a的第一实例化(instantiation)。在芯片106的下部表面下方，磁场屏蔽结构105的底部区126包括第一多层堆叠103a的第二实例化，以使得第二实例化的单个层与第一实例化的单个层平行布置。在磁场屏蔽结构105的顶部区122与磁场屏蔽结构105的底部区126之间定义出的侧壁区124包括第一多层堆叠103a的第三实例化。第一多层堆叠103的第三实例化的单个层相对于第一实例化和第二实例化的单个层旋转90度。侧壁区124与芯片106的侧壁横向地分隔。
对于每一实例化，第一多层堆叠103a包括一或多个磁性层102和一或多个介电层104。第一多层堆叠103a的最底部层包括磁性层102且第一多层堆叠103a的最顶部层包括磁性层102。在一些实施例中，磁性层102和介电层104分别涂布有绝缘粘合剂材料。在一些实施例中，绝缘粘合剂层放置在第一多层堆叠103a中的每一磁性层102与介电层104之间。绝缘粘合剂层定义出第一多层堆叠103a的顶部表面和底部表面。因此，在一些实施例中，第一实例化、第二实例化以及第三实例化各自具有与彼此相同数目的磁性层和介电层，其中对于第一实例化、第二实例化以及第三实例化，那些相应层以相同次序布置、具有相同的相应组合物，且具有相同的相应厚度。举例来说，在一些实施例中，第一多层堆叠可包含彼此交替的3个磁性层和2个介电层。在又一实施例中，第一多层堆叠可包含彼此交替的约3个到100个磁性层和约2个到99个介电层。
在一些实施例中，第一多层堆叠103a包括分别重叠一或多个磁性层102的一或多个绝缘粘合剂层和分别重叠一或多个磁性层102的一或多个介电层104。磁性层102是连续磁性材料的薄片，所述连续磁性材料的薄片具有的长度和宽度分别大于芯片106的上部表面的长度和宽度。介电层104是布置在磁性层102上方的连续介电材料的薄片。介电层104具有的长度和宽度分别大于芯片106的上部表面的长度和宽度。
电连接件108延伸穿过磁场屏蔽结构105中的开口且耦合到芯片106，具体地说，穿过位于侧壁区124中的第一多层堆叠103a的第三实例化。电连接件108延伸穿过磁场屏蔽结构105的面上的开口。磁场屏蔽结构105未电耦合到电连接件108。
在芯片106的操作期间，在MRAM单元的阵列上进行读取和写入操作。磁场屏蔽结构105的存在确保在MRAM单元的阵列上的写入操作期间所使用的电力不因外部影响而断掉。实际上，磁场屏蔽结构105确保在写入操作期间所使用的电力含于芯片106内。另外，与芯片106无关的任何磁场都将远离直接位于芯片106的外表面外部的区域重定向，由此防止设定或存储数据状态的任何不合需要的变化且增加芯片106中的MRAM单元的阵列的数据保持。
参考图1B，提供图1A的存储器器件的一些替代性实施例的透视图100b，其中磁性屏蔽结构105的顶部区122包括第二多层堆叠103b的第一实例化。磁场屏蔽结构105的底部区126包括第二多层堆叠103b的第二实例化。在磁场屏蔽结构105的顶部区122与磁场屏蔽结构105的底部区126之间定义出的侧壁区124包括磁性层102。在一些实施例中，侧壁区124内的磁性层102由绝缘粘合剂层至少部分地包围和/或以绝缘粘合剂材料至少部分地涂布，但在所示出的实施例中，磁性层102是具有大于或等于第二多层堆叠103b中的磁性层102的厚度的厚度的单一连续层。电连接件108延伸穿过磁场屏蔽结构105中的开口且耦合到芯片106，具体地说，穿过侧壁区124内的磁性层102。
在每一实例化中，第二多层堆叠103b包括磁性层102的多个条带和分隔磁性层102的多个条带的介电层104的多个条带。磁性层102的多个条带中的每一条带具有大于芯片106的上部表面的长度的长度和小于芯片106的上部表面的宽度的宽度。介电层104的多个条带中的每一条带具有的长度大于芯片106的上部表面的长度，具有的宽度小于芯片106的上部表面的宽度。在一些实施例中，绝缘粘合剂条带放置在第二多层堆叠103b中的磁性层102和介电层104的多个条带中的每一条带之间，且绝缘粘合剂层分别放置在多层堆叠103b的顶部表面和底部表面处。在一些实施例中，第二多层堆叠103b包括磁性层102的至少三个条带和介电层104的至少三个条带。多层堆叠103b的顶部表面具有的长度和宽度分别大于芯片106的上部表面的长度和宽度。
参考图1C，提供图1A的存储器器件的一些替代性实施例的透视图100c，其中磁性屏蔽结构105的顶部区122包括第三多层堆叠103c的第一实例化。磁场屏蔽结构105的底部区126包括第三多层堆叠103c的第二实例化。在磁场屏蔽结构105的顶部区122与磁场屏蔽结构105的底部区126之间定义出的侧壁区124包括磁性层102。在一些实施例中，侧壁区124内的磁性层102由绝缘粘合剂层至少部分地包围和/或以绝缘粘合剂材料至少部分地涂布，但在所示出的实施例中，磁性层102是具有厚度大于或等于第三多层堆叠103c中的磁性层102的厚度的单一连续层。电连接件108延伸穿过磁场屏蔽结构105中的开口且耦合到芯片106，具体地说，穿过侧壁区124内的磁性层102。
第三多层堆叠103c包括磁性层102的多个矩形和分隔磁性层102的多个矩形的介电层104的栅格。磁性层102的多个矩形呈一系列行和列的彼此间隔开。介电层104的栅格包括彼此垂直相交的介电层104的多个线性区段。磁性层102的多个矩形布置在介电层104的栅格中，以使得相邻矩形通过介电层104的栅格的至少一个线性区段彼此分隔。在一些实施例中，绝缘粘合剂条带放置在磁性层102的多个矩形中的每一矩形与介电层104的栅格的每一区段之间，且绝缘粘合剂层分别放置在第三多层堆叠103c的顶部表面和底部表面处。在一些实施例中，第三多层堆叠103c包括磁性层102的至少九个矩形和介电层104的至少六个线性区段。介电层104的栅格具有的长度和宽度分别大于芯片106的上部表面的长度和宽度。
磁性层102可以是或可包括例如铁(Fe)、钴(Co)、镍(Ni)、一些其它磁性材料、一些其它导电材料，或类似物。在一些实施例中，磁性层102可形成为约10微米到1,000微米、约10微米到500微米、约500微米到1,000微米或一些其它合适的值的厚度。介电层104可以是或可包括例如非磁性材料、低κ介电质、氧化硅、高κ介电质、一些其它介电质，或前述的任何组合。在一些实施例中，介电层104可形成为约10纳米到1,000微米、约10纳米到500微米、约500微米到1,000微米或一些其它合适的值的厚度。电连接件108可以是或可包括例如铜、铝铜、铝、钨、一些其它导电材料，或类似物。在一些实施例中，磁性层102包括磁性材料且介电层104包括非磁性材料。
参考图1D，提供图1A的芯片106的一些替代性实施例的透视图100d，其中芯片106包含半导体衬底109和安置在半导体衬底109上方的内连线结构111。通常，芯片包含安置在半导体衬底109中的晶体管110，以及布置在内连线结构111中的MRAM单元(例如，MRAM单元112)的阵列。在一些实施例中，芯片106具有在其上安置例如晶体管110和MRAM单元的阵列的主动装置的第一面，以及与第一面相邻的第二面，第二面定义出芯片106的上部表面。
参考图1E，提供图1A的存储器器件的一些替代性实施例的透视图100e，其中芯片106和磁场屏蔽结构105由绝缘结构120(例如模制化合物、环氧树脂、树脂、陶瓷材料或其组合)包封以定义出封装结构121。绝缘结构120至少部分地填充芯片106的外表面与磁场屏蔽结构105的内表面之间的间隔。绝缘结构120至少部分地包围磁场屏蔽结构105的外表面。电连接件108延伸穿过绝缘结构120和磁场屏蔽结构105以耦合到芯片106。电连接件108分别包括导电接触引线108a和导电线108b。在一些实施例中，导电接触引线108a延伸穿过磁场屏蔽结构105。在又一实施例中，导电接触引线108a未延伸穿过磁场屏蔽结构105。导电线108b直接接触导电接触引线108a且电耦合到芯片106。封装结构121配置成安装在印刷电路板(printed circuit board；PCB)上，其中电连接件108中的每一导电接触引线108a电耦合到PCB。
参考图2A，提供图1A的存储器器件的顶视图200a，其中芯片106的长度L2和宽度W2分别小于磁性屏蔽结构105的上部表面的长度L1和宽度W1。芯片106的长度L2在约0.5毫米到约20毫米范围内，且芯片106的宽度W2在约0.5毫米到约20毫米范围内。举例来说，磁性屏蔽结构105的上部表面的长度L1在约4毫米到约10厘米范围内，且磁性屏蔽结构105的上部表面的宽度W1在约4毫米到约10厘米范围内，或一些其它合适的值。在一些实施例中，电连接件108在大小方面变化。
参考图2B，提供图1B的存储器器件的顶视图200b，其中磁性层102的多个条带中的条带的宽度在约10微米到约1,000微米范围内，或一些其它合适的值。介电层104的多个条带中的条带的宽度在约10纳米到约1,000微米范围内，或一些其它合适的值。
参考图2C，提供图1C的存储器器件的顶视图200c，其中磁性层102的多个矩形中的矩形的宽度在约10微米到约1,000微米范围内，或一些其它合适的值。介电层104的栅格的多个线性区段中的线性区段的宽度在约10纳米到1,000微米范围内，或一些其它合适的值。
参考用于相对于以上图2A描述的芯片106的长度L2和宽度W2以及磁性屏蔽结构105的上部表面的长度L1和宽度W1的值的范围，应理解，值的范围可与图2B和图2C以及其相应透视图图1B和图1C中的任一个中的存储器器件的实施例一起使用。参考图2A到图2C，沿x轴的垂直线Px表示截取z-x平面中的横截面视图的位置。沿y轴的水平线Py表示截取z-y平面中的横截面视图的位置。
参考图2D，提供图2A的存储器器件的一些替代性实施例的x-y平面中的顶视图200d，其中第一多层堆叠103a的第三实例化的内表面与第一多层堆叠103a的第一实例化的外周边接触。
参考图2E，提供图2B的存储器器件的一些替代性实施例的x-y平面中的顶视图200e，其中磁性层102的内表面与第二多层堆叠103b的第一实例化的外周边接触。
参考图2F，提供图2C的存储器器件的一些替代性实施例的x-y平面中的顶视图200f，其中磁性层102的内表面与第三多层堆叠103c的第一实例化的外周边接触。
参考图3A，提供图2D的垂直线Px处的存储器器件的一些额外实施例的z-x平面中的横截面视图300a，其中磁性屏蔽结构105完全包围芯片106。电连接件108从PCB 101延伸且延伸穿过耦合到芯片106的磁性屏蔽结构105。绝缘结构120包封芯片106。在一些实施例中，绝缘结构120的外表面与磁性屏蔽结构105的内表面分隔非零距离，但在其它实施例中，绝缘结构120的外表面可与磁性屏蔽结构105的内表面直接接触。第一多层堆叠103a的第一实例化安置在芯片106的上部表面之上的顶部区122内。第一多层堆叠103a的第二实例化安置在芯片106的下部表面下方的底部区126内。第一多层堆叠103a的第三实例化安置在侧壁区124内，从芯片106的侧壁横向地偏移。
绝缘结构120的底部表面与底部区126中的多层堆叠103a的顶部表面之间的垂直距离105a在约0毫米到1.25毫米范围内。垂直距离105a也被定义在绝缘结构120的顶部表面与顶部区122中的多层堆叠103a的底部表面之间。绝缘结构120的侧壁与侧壁区124中的多层堆叠103a的侧壁之间的水平距离105b在约0毫米到1.25毫米范围内。侧壁区124的宽度105d在约0.05微米到1.25厘米范围内。开口距离105c在约0.05毫米与2.25毫米范围内。在一些实施例中，绝缘结构120不存在且因此例如垂直距离105a和水平距离105b的距离是相对于芯片106的。
参考图3B，提供图2E的垂直线Px处的存储器器件的一些额外实施例的z-x平面中的横截面视图300b，其中磁性屏蔽结构105包封芯片106。电连接件108从PCB 101延伸且延伸穿过耦合到芯片106的磁性屏蔽结构105。绝缘结构120包封芯片106。在一些实施例中，绝缘结构120的外表面与磁性屏蔽结构105的内表面横向地且垂直地分隔非零距离，但在其它实施例中，绝缘结构120的外表面可与磁性屏蔽结构105的内表面直接接触。第二多层堆叠103b的第一实例化安置在芯片106的上部表面之上的顶部区122内。第二多层堆叠103b的第二实例化安置在芯片106的下部表面下方的底部区126内。磁性层102安置在侧壁区124内，从芯片106的侧壁横向地偏移。
参考图3C，提供图2F的垂直线Px处的存储器器件的一些额外实施例的z-x平面中的横截面视图300c，其中磁性屏蔽结构105包封芯片106。电连接件108从PCB 101延伸且延伸穿过耦合到芯片106的磁性屏蔽结构105。绝缘结构120包封芯片106。在一些实施例中，绝缘结构120的外表面与磁性屏蔽结构105的内表面横向地且垂直地分隔非零距离，但在其它实施例中，绝缘结构120的外表面可与磁性屏蔽结构105的内表面直接接触。第三多层堆叠103c的第一实例化安置在芯片106的上部表面之上的顶部区122内。第三多层堆叠103c的第二实例化安置在芯片106的下部表面下方的底部区126内。磁性层102安置在侧壁区124内，从芯片106的侧壁横向地偏移。
参考图4A，提供图2D的水平线Py处的存储器器件的一些额外实施例的z-y平面中的横截面视图400a，其中磁性屏蔽结构105完全包围芯片106。电连接件108从PCB 101延伸且延伸穿过耦合到芯片106的磁性屏蔽结构105。绝缘结构120包封芯片106。在一些实施例中，绝缘结构120的外表面与磁性屏蔽结构105的内表面分隔非零距离，但在其它实施例中，绝缘结构120的外表面可与磁性屏蔽结构105的内表面直接接触。第一多层堆叠103a的第一实例化安置在芯片106的上部表面之上的顶部区122内。第一多层堆叠103a的第二实例化安置在芯片106的下部表面下方的底部区126内。第一多层堆叠103a的第三实例化安置在侧壁区124内，从芯片106的侧壁横向地偏移。
参考图4B，提供图2E的水平线Py处的存储器器件的一些额外实施例的z-y平面中的横截面视图400b，其中磁性屏蔽结构105包封芯片106。电连接件108从PCB 101延伸且延伸穿过耦合到芯片106的磁性屏蔽结构105。绝缘结构120包封芯片106。在一些实施例中，绝缘结构120的外表面与磁性屏蔽结构105的内表面横向地且垂直地分隔非零距离，但在其它实施例中，绝缘结构120的外表面可与磁性屏蔽结构105的内表面直接接触。第二多层堆叠103b的第一实例化安置在芯片106的上部表面之上的顶部区122内。第二多层堆叠103b的第二实例化安置在芯片106的下部表面下方的底部区126内。磁性层102安置在侧壁区124内，从芯片106的侧壁横向地偏移。
参考图4C，提供图2F的水平线Py处的存储器器件的一些额外实施例的z-y平面中的横截面视图400c，其中磁性屏蔽结构105包封芯片106。电连接件108从PCB 101延伸且延伸穿过耦合到芯片106的磁性屏蔽结构105。绝缘结构120包封芯片106。在一些实施例中，绝缘结构120的外表面与磁性屏蔽结构105的内表面横向地且垂直地分隔非零距离，但在其它实施例中，绝缘结构120的外表面可与磁性屏蔽结构105的内表面直接接触。第三多层堆叠103c的第一实例化安置在芯片106的上部表面之上的顶部区122内。第三多层堆叠103c的第二实例化安置在芯片106的下部表面下方的底部区126内。磁性层102安置在侧壁区124内，从芯片106的侧壁横向地偏移。
参考用于相对于以上图3A描述的垂直距离105a、水平距离105b、开口距离105c以及宽度105d的值的范围，应理解，值的范围可与图3B、图3C、图4A、图4B以及图4C的分别经标记的距离和/或宽度中的任一个中的存储器器件的实施例一起使用。
参考图5A和图6A，分别提供图3A和图4A的存储器器件的一些替代性实施例的z-x平面和z-y平面中的横截面视图500a和横截面视图600a，其中磁性屏蔽结构105的下部内侧壁通过磁性屏蔽结构105内的气隙彼此间隔开。在一些实施例中，例如，气隙存在于底部区126中而不是磁性层102和介电层104中。此外，在一些实施例中，第一多层堆叠103a的第二实例化不在底部区126内。
参考图5B和图6B，分别提供图3B和图4B的存储器器件的一些替代性实施例的z-x平面和z-y平面中的横截面视图500b和横截面视图600b，其中磁性屏蔽结构105的下部内侧壁通过磁性屏蔽结构105内的气隙彼此间隔开。在一些实施例中，例如，气隙存在于底部区126中而不是磁性层102和介电层104中。此外，在一些实施例中，第二多层堆叠103b的第二实例化不在底部区126内。
参考图5C和图6C，分别提供图3C和图4C的存储器器件的一些替代性实施例的z-x平面和z-y平面中的横截面视图500c和横截面视图600c，其中磁性屏蔽结构105的下部内侧壁通过磁性屏蔽结构105内的气隙彼此间隔开。在一些实施例中，例如，气隙存在于底部区126中而不是磁性层102和介电层104中。此外，在一些实施例中，第三多层堆叠103c的第二实例化不在底部区126内。
参考图5A到图5C以及图6A到图6C，在一些实施例中，支撑结构502在底部区126内，为磁性屏蔽结构105提供结构支撑。支撑结构502在底部区126中的磁性屏蔽结构105的下部内侧壁之间持续延伸。支撑结构502可包括例如介电薄片、绝缘体薄片或薄金属层。在一些实施例中，没有支撑结构502。
参考图7A和图8A，分别提供图3A和图4A的存储器器件的一些替代性实施例的z-x平面和z-y平面中的横截面视图700a和横截面视图800a，其中磁性屏蔽结构105的上部内侧壁通过磁性屏蔽结构105内的气隙彼此间隔开。在一些实施例中，例如，气隙存在于顶部区122中而不是磁性层102和介电层104中。此外，在一些实施例中，第一多层堆叠103a的第一实例化不在顶部区122内。
参考图7B和图8B，分别提供图3B和图4B的存储器器件的一些替代性实施例的z-x平面和z-y平面中的横截面视图700b和横截面视图800b，其中磁性屏蔽结构105的上部内侧壁通过磁性屏蔽结构105内的气隙彼此间隔开。在一些实施例中，例如，气隙存在于顶部区122中而不是磁性层102和介电层104中。此外，在一些实施例中，第二多层堆叠103b的第一实例化不在顶部区122内。
参考图7C和图8C，分别提供图3C和图4C的存储器器件的一些替代性实施例的z-x平面和z-y平面中的横截面视图700c和横截面视图800c，其中磁性屏蔽结构105的上部内侧壁通过磁性屏蔽结构105内的气隙彼此间隔开。在一些实施例中，例如，气隙存在于顶部区122中而不是磁性层102和介电层104中。此外，在一些实施例中，第三多层堆叠103c的第一实例化不在顶部区122内。
参考图7A到图7C以及图8A到图8C，在一些实施例中，上部支撑结构702在顶部区122内，为磁性屏蔽结构105提供结构支撑。上部支撑结构702在侧壁区124的内侧壁之间持续延伸以定义出磁性屏蔽结构105的顶部表面。支撑结构702在顶部区122中的磁性屏蔽结构105的上部内侧壁之间持续延伸。上部支撑结构702可包括例如介电薄片、绝缘体薄片或薄金属层。在一些实施例中，没有上部支撑结构702。
参考图9A和图10A，分别提供图3A和图4A的存储器器件的一些替代性实施例的z-x平面和z-y平面中的横截面视图900a和横截面视图1000a，其中磁性屏蔽结构105的上部内表面和下部内表面通过磁性屏蔽结构105内的气隙彼此间隔开。在一些实施例中，例如，气隙存在于侧壁区124的顶部部分124a中而不是磁性层102和介电层104中。此外，在一些实施例中，第一多层堆叠103a的第三实例化的一部分不在侧壁区124的顶部部分124a内。
参考图9B和图10B，分别提供图3B和图4B的存储器器件的一些替代性实施例的z-x平面和z-y平面中的横截面视图900b和横截面视图1000b，其中磁性屏蔽结构105的上部内表面和下部内表面通过磁性屏蔽结构105内的气隙彼此间隔开。在一些实施例中，例如，气隙存在于侧壁区124的顶部部分124a中而不是磁性层102中。此外，在一些实施例中，磁性层102的一部分不在侧壁区124的顶部部分124a内。
参考图9C和图10C，分别提供图3C和图4C的存储器器件的一些替代性实施例的z-x平面和z-y平面中的横截面视图900c和横截面视图1000c，其中磁性屏蔽结构105的上部内表面和下部内表面通过磁性屏蔽结构105内的气隙彼此间隔开。在一些实施例中，例如，气隙存在于侧壁区124的顶部部分124a中而不是磁性层102中。此外，在一些实施例中，磁性层102的一部分不在侧壁区124的顶部部分124a内。
参考图9A到图9C以及图10A到图10C，在一些实施例中，支撑结构902在侧壁区124的顶部部分124a内，为磁性屏蔽结构105提供结构支撑。支撑结构902在侧壁区124的底部部分124b到顶部区122之间持续延伸。支撑结构902在侧壁区124的顶部部分124a中的磁性屏蔽结构105的上部内表面与下部内表面之间持续延伸。支撑结构902可包括例如介电薄片、绝缘体薄片或薄金属层。在一些实施例中，没有支撑结构902。在一些实施例中，第一多层堆叠103a、第二多层堆叠103b以及第三多层堆叠103c的第一实例化分别在侧壁区124的外侧壁之间延伸。其中相应的第一多层堆叠103a、第二多层堆叠103b以及第三多层堆叠103c的第一实例化的外侧壁与磁性屏蔽结构105的底部表面的外侧壁对准。在一些实施例中，第一多层堆叠103a、第二多层堆叠103b以及第三多层堆叠103c的第一实例化分别受限于顶部区122内且未延伸到侧壁区124。
参考图11A和图12A，分别提供图3A和图4A的存储器器件的一些替代性实施例的z-x平面和z-y平面中的横截面视图1100a和横截面视图1200a，其中磁性屏蔽结构105的上部内表面和下部内表面通过磁性屏蔽结构105内的气隙彼此间隔开。在一些实施例中，例如，气隙存在于侧壁区124的底部部分124b中而不是磁性层102和介电层104中。此外，在一些实施例中，第一多层堆叠103a的第三实例化的一部分不在侧壁区124的底部部分124b内。
参考图11B和图12B，分别提供图3B和图4B的存储器器件的一些替代性实施例的z-x平面和z-y平面中的横截面视图1100b和横截面视图1200b，其中磁性屏蔽结构105的上部内表面和下部内表面通过磁性屏蔽结构105内的气隙彼此间隔开。在一些实施例中，例如，气隙存在于侧壁区124的底部部分124b中而不是磁性层102中。此外，在一些实施例中，磁性层102的一部分不在侧壁区124的底部部分124b内。
参考图11C和图12C，分别提供图3C和图4C的存储器器件的一些替代性实施例的z-x平面和z-y平面中的横截面视图1100c和横截面视图1200c，其中磁性屏蔽结构105的上部内表面和下部内表面通过磁性屏蔽结构105内的气隙彼此间隔开。在一些实施例中，例如，气隙存在于侧壁区124的底部部分124b中而不是磁性层102中。此外，在一些实施例中，磁性层102的一部分不在侧壁区124的底部部分124b内。
参考图11A到图11C以及图12A到图12C，在一些实施例中，侧支撑结构1102在侧壁区124的底部部分124b内，为磁性屏蔽结构105提供结构支撑。侧支撑结构1102在侧壁区124的顶部部分124a与底部区126之间持续延伸。在一些实施例中，侧支撑结构1102在侧壁区124的底部部分124b中的磁性屏蔽结构105的上部内表面与下部内表面之间持续延伸。侧支撑结构1102可包括例如介电薄片、绝缘体薄片或薄金属层。在一些实施例中，没有侧支撑结构1102。在一些实施例中，第一多层堆叠103a、第二多层堆叠103b以及第三多层堆叠103c的第二实例化分别在侧壁区124的外侧壁之间延伸。其中相应的第一多层堆叠103a、第二多层堆叠103b以及第三多层堆叠103c的第二实例化的外侧壁与磁性屏蔽结构105的顶部表面的外侧壁对准。在一些实施例中，第一多层堆叠103a、第二多层堆叠103b以及第三多层堆叠103c的第二实例化分别受限于底部区126内且未延伸到侧壁区124。
参考图13A和图14A，分别提供图3A和图4A的存储器器件的一些替代性实施例的z-x平面和z-y平面中的横截面视图1300a和横截面视图1400a，其中磁性屏蔽结构105的上部内表面和下部内表面通过磁性屏蔽结构105内的第一气隙彼此间隔开。磁性屏蔽结构105的内侧壁通过磁性屏蔽结构105内的第二气隙彼此间隔开。在一些实施例中，例如，第一气隙存在于侧壁区124的顶部部分124a中且第二气隙存在于底部区126中，而不是磁性层102和介电层104中。此外，在一些实施例中，第一多层堆叠103a的第三实例化的一部分不在侧壁区124的顶部部分124a内，且第一多层堆叠103a的第二实例化不在底部区126内。
参考图13B和图14B，分别提供图3B和图4B的存储器器件的一些替代性实施例的z-x平面和z-y平面中的横截面视图1300b和横截面视图1400b，其中磁性屏蔽结构105的上部内表面和下部内表面通过磁性屏蔽结构105内的第一气隙彼此间隔开。磁性屏蔽结构105的内侧壁通过磁性屏蔽结构105内的第二气隙彼此间隔开。在一些实施例中，例如，第一气隙存在于侧壁区124的顶部部分124a中且第二气隙存在于底部区126中，而不是磁性层102中。此外，在一些实施例中，磁性层102的一部分不在侧壁区124的顶部部分124a内，且第二多层堆叠103b的第二实例化不在底部区126内。
参考图13C和图14C，分别提供图3C和图4C的存储器器件的一些替代性实施例的z-x平面和z-y平面中的横截面视图1300c和横截面视图1400c，其中磁性屏蔽结构105的上部内表面和下部内表面通过磁性屏蔽结构105内的第一气隙彼此间隔开。磁性屏蔽结构105的内侧壁通过磁性屏蔽结构105内的第二气隙彼此间隔开。在一些实施例中，例如，第一气隙存在于侧壁区124的顶部部分124a中且第二气隙存在于底部区126中，而不是磁性层102中。此外，在一些实施例中，磁性层102的一部分不在侧壁区124的顶部部分124a内，且第三多层堆叠103c的第二实例化不在底部区126内。
参考图13A到图13C以及图14A到图14C，在一些实施例中，第一支撑结构1302在侧壁区124的顶部部分124a内，为磁性屏蔽结构105提供结构支撑。第一支撑结构1302在侧壁区124的底部部分124b到顶部区122之间持续延伸。第二支撑结构1304在底部区126内，为磁性屏蔽结构105提供结构支撑。在一些实施例中，第一支撑结构1302在侧壁区124的顶部部分124a中的磁性屏蔽结构105的上部内表面与下部内表面之间持续延伸。在一些实施例中，第二支撑结构1304在底部区126中的磁性屏蔽结构105的内侧壁之间持续延伸。第二支撑结构1304在侧壁区124的内侧壁之间持续延伸。第一支撑结构1302和第二支撑结构1304可包括例如介电薄片、绝缘体薄片或薄金属层。在一些实施例中，没有第一支撑结构1302和/或第二支撑结构1304。在一些实施例中，第一多层堆叠103a、第二多层堆叠103b以及第三多层堆叠103c的第一实例化分别在侧壁区124的外侧壁之间延伸。其中相应的第一多层堆叠103a、第二多层堆叠103b以及第三多层堆叠103c的第二实例化的外侧壁与磁性屏蔽结构105的底部表面的外侧壁对准。在一些实施例中，第一多层堆叠103a、第二多层堆叠103b以及第三多层堆叠103c的第一实例化分别受限于顶部区122内且未延伸到侧壁区124。
参考图15A和图16A，分别提供图3A和图4A的存储器器件的一些替代性实施例的z-x平面和z-y平面中的横截面视图1500a和横截面视图1600a，其中磁性屏蔽结构105的上部内表面通过气隙与PCB 101的顶部表面间隔开。在一些实施例中，例如，气隙存在于侧壁区124的底部部分124b和底部区126中，而不是磁性层102和介电层104中。此外，在一些实施例中，第一多层堆叠103a的第三实例化的一部分不在侧壁区124的底部部分124b内，且第一多层堆叠103a的第二实例化不在底部区126内。
参考图15B和图16B，分别提供图3B和图4B的存储器器件的一些替代性实施例的z-x平面和z-y平面中的横截面视图1500b和横截面视图1600b，其中磁性屏蔽结构105的上部内表面通过气隙与PCB 101的顶部表面间隔开。在一些实施例中，例如，气隙存在于侧壁区124的底部部分124b和底部区126中，而不是磁性层102和介电层104中。此外，在一些实施例中，磁性层102的一部分不在侧壁区124的底部部分124b内，且第二多层堆叠103b的第二实例化不在底部区126内。
参考图15C和图16C，分别提供图3C和图4C的存储器器件的一些替代性实施例的z-x平面和z-y平面中的横截面视图1500c和横截面视图1600c，其中磁性屏蔽结构105的上部内表面通过气隙与PCB 101的顶部表面间隔开。在一些实施例中，例如，气隙存在于侧壁区124的底部部分124b和底部区126中，而不是磁性层102和介电层104中。此外，在一些实施例中，磁性层102的一部分不在侧壁区124的底部部分124b内，且第三多层堆叠103c的第二实例化不在底部区126内。
参考图15A到图15C以及图16A到图16C，在一些实施例中，支撑结构1502在侧壁区124的底部部分124b和底部区126内，为磁性屏蔽结构105提供结构支撑。支撑结构1502在侧壁区124的顶部部分124a的外侧壁之间持续延伸。在一些实施例中，支撑结构1502在侧壁区124的底部部分124b和底部区126中的磁性屏蔽结构105的第一侧壁1504与磁性屏蔽结构105的第二侧壁1506之间持续延伸。支撑结构1502可包括例如介电薄片、绝缘体薄片或薄金属层。在一些实施例中，没有支撑结构1502。
参考图17A和图18A，分别提供图3A和图4A的存储器器件的一些替代性实施例的z-x平面和z-y平面中的横截面视图1700a和横截面视图1800a，其中磁性屏蔽结构105的上部内表面通过第一气隙与磁性屏蔽结构105的底部内表面间隔开。磁性屏蔽结构105的上部内侧壁通过第二气隙间隔开。在一些实施例中，例如，第一气隙存在于侧壁区124的底部部分124b中且第二气隙存在于顶部区122中，而不是磁性层102和介电层104中。此外，在一些实施例中，第一多层堆叠103a的第三实例化的一部分不在侧壁区124的底部部分124b内，且第一多层堆叠103a的第一实例化不在顶部区122内。
参考图17B和图18B，分别提供图3B和图4B的存储器器件的一些替代性实施例的z-x平面和z-y平面中的横截面视图1700b和横截面视图1800b，其中磁性屏蔽结构105的上部内表面通过第一气隙与磁性屏蔽结构105的底部内表面间隔开。磁性屏蔽结构105的上部内侧壁通过第二气隙间隔开。在一些实施例中，例如，第一气隙存在于侧壁区124的底部部分124b中且第二气隙存在于顶部区122中，而不是磁性层102中。此外，在一些实施例中，磁性层102的一部分不在侧壁区124的底部部分124b内，且第二多层堆叠103b的第一实例化不在顶部区122内。
参考图17C和图18C，分别提供图3C和图4C的存储器器件的一些替代性实施例的z-x平面和z-y平面中的横截面视图1700c和横截面视图1800c，其中磁性屏蔽结构105的上部内表面通过第一气隙与磁性屏蔽结构105的底部内表面间隔开。磁性屏蔽结构105的上部内侧壁通过第二气隙间隔开。在一些实施例中，例如，第一气隙存在于侧壁区124的底部部分124b中且第二气隙存在于顶部区122中，而不是磁性层102中。此外，在一些实施例中，磁性层102的一部分不在侧壁区124的底部部分124b内，且第三多层堆叠103c的第一实例化不在顶部区122内。
参考图17A到图17C以及图18A到图18C，在一些实施例中，上部支撑结构702在顶部区122内，为磁性屏蔽结构105提供结构支撑。侧支撑结构1102在侧壁区124的底部部分124b内，为磁性屏蔽结构105提供结构支撑。在一些实施例中，没有上部支撑结构702和/或侧支撑结构1102。在一些实施例中，侧支撑结构1102在侧壁区124的底部部分124b中的磁性屏蔽结构105的上部内表面与下部内表面之间持续延伸。在一些实施例中，上部支撑结构702在顶部区122中的磁性屏蔽结构105的内侧壁之间持续延伸。在一些实施例中，第一多层堆叠103a、第二多层堆叠103b以及第三多层堆叠103c的第二实例化分别在侧壁区124的外侧壁之间延伸。其中相应的第一多层堆叠103a、第二多层堆叠103b以及第三多层堆叠103c的第二实例化的外侧壁与磁性屏蔽结构105的顶部表面的外侧壁对准。在一些实施例中，第一多层堆叠103a、第二多层堆叠103b以及第三多层堆叠103c的第二实例化分别受限于底部区126内且未延伸到侧壁区124。
参考图19A和图20A，分别提供图3A和图4A的存储器器件的一些替代性实施例的z-x平面和z-y平面中的横截面视图1900a和横截面视图2000a，其中芯片106的上部表面被气隙覆盖且未被磁性屏蔽结构105覆盖。在一些实施例中，例如，气隙存在于侧壁区124的顶部部分124a和顶部区122中，而不是磁性层102和介电层104中。此外，在一些实施例中，第一多层堆叠103a的第三实例化的一部分不在侧壁区124的顶部部分124a内，且第一多层堆叠103a的第一实例化不在顶部区122内。
参考图19B和图20B，分别提供图3B和图4B的存储器器件的一些替代性实施例的z-x平面和z-y平面中的横截面视图1900b和横截面视图2000b，其中芯片106的上部表面被气隙覆盖且未被磁性屏蔽结构105覆盖。在一些实施例中，例如，气隙存在于侧壁区124的顶部部分124a和顶部区122中，而不是磁性层102和介电层104中。此外，在一些实施例中，磁性层102的一部分不在侧壁区124的顶部部分124a内，且第二多层堆叠103b的第一实例化不在顶部区122内。
参考图19C和图20C，分别提供图3C和图4C的存储器器件的一些替代性实施例的z-x平面和z-y平面中的横截面视图1900c和横截面视图2000c，其中芯片106的上部表面被气隙覆盖且未被磁性屏蔽结构105覆盖。在一些实施例中，例如，气隙存在于侧壁区124的顶部部分124a和顶部区122中，而不是磁性层102和介电层104中。此外，在一些实施例中，磁性层102的一部分不在侧壁区124的顶部部分124a内，且第三多层堆叠103c的第一实例化不在顶部区122内。
参考图19A到图19C以及图20A到图20C，在一些实施例中，顶部表面支撑结构1902在侧壁区124的顶部部分124a和顶部区122内，为磁性屏蔽结构105提供结构支撑。顶部表面支撑结构1902在侧壁区124的底部部分124b的外侧壁之间持续延伸。在一些实施例中，顶部表面支撑结构1902在侧壁区124的顶部部分124a和顶部区122中的磁性屏蔽结构105的第一侧壁1904与磁性屏蔽结构105的第二侧壁1906之间持续延伸。顶部表面支撑结构1902可包括例如介电薄片、绝缘体薄片或薄金属层。在一些实施例中，没有顶部表面支撑结构1902。在一些实施例中，第一多层堆叠103a、第二多层堆叠103b以及第三多层堆叠103c的第二实例化分别在侧壁区124的外侧壁之间延伸。其中相应的第一多层堆叠103a、第二多层堆叠103b以及第三多层堆叠103c的第二实例化的外侧壁与磁性屏蔽结构105的外侧壁对准。在一些实施例中，第一多层堆叠103a、第二多层堆叠103b以及第三多层堆叠103c的第二实例化分别受限于底部区126内且未延伸到侧壁区124。
参考图21A和图22A，分别提供图3A和图4A的存储器器件的一些替代性实施例的z-x平面和z-y平面中的横截面视图2100a和横截面视图2200a，其中磁性屏蔽结构105的上部内表面通过气隙与磁性屏蔽结构105的底部内表面分隔。在一些实施例中，例如，气隙存在于侧壁区124中而不是磁性层102和介电层104中。此外，在一些实施例中，第一多层堆叠103a的第三实例化不在侧壁区124内。
参考图21B和图22B，分别提供图3B和图4B的存储器器件的一些替代性实施例的z-x平面和z-y平面中的横截面视图2100b和横截面视图2200b，其中磁性屏蔽结构105的上部内表面通过气隙与磁性屏蔽结构105的底部内表面分隔。在一些实施例中，例如，气隙存在于侧壁区124中而不是磁性层102中。此外，在一些实施例中，磁性层102不在侧壁区124内。
参考图21C和图22C，分别提供图3C和图4C的存储器器件的一些替代性实施例的z-x平面和z-y平面中的横截面视图2100c和横截面视图2200c，其中磁性屏蔽结构105的上部内表面通过气隙与磁性屏蔽结构105的底部内表面分隔。在一些实施例中，例如，气隙存在于侧壁区124中而不是磁性层102中。此外，在一些实施例中，磁性层102不在侧壁区124内。
参考图21A到图21C以及图22A到图22C，在一些实施例中，侧壁支撑结构2102在侧壁区124内，为磁性屏蔽结构105提供结构支撑。侧壁支撑结构2102在顶部区122与底部区126之间持续延伸。在一些实施例中，侧壁支撑结构2102在侧壁区124中的磁性屏蔽结构105的底部内表面与上部内表面之间持续延伸。侧壁支撑结构2102可包括例如介电薄片、绝缘体薄片或薄金属层。在一些实施例中，没有侧壁支撑结构2102。在一些实施例中，第一多层堆叠103a、第二多层堆叠103b以及第三多层堆叠103c的第一实例化和第二实例化分别在侧壁区124的外侧壁之间延伸。其中相应的第一多层堆叠103a、第二多层堆叠103b以及第三多层堆叠103c的第一实例化和第二实例化的外侧壁与磁性屏蔽结构105的外侧壁对准。在一些实施例中，第一多层堆叠103a、第二多层堆叠103b以及第三多层堆叠103c的第一实例化和第二实例化分别受限于顶部区122和底部区126内且不延伸到侧壁区124。
参考图23A和图24A，分别提供图3A和图4A的存储器器件的一些替代性实施例的z-x平面和z-y平面中的横截面视图2300a和横截面视图2400a，其中磁性屏蔽结构105的上部内表面通过气隙与PCB 101分隔。在一些实施例中，例如，气隙存在于侧壁区124和底部区126中而不是磁性层102和介电层104中。此外，在一些实施例中，第一多层堆叠103a的第三实例化不在侧壁区124内，且第一多层堆叠103a的第二实例化不在底部区126内。
参考图23B和图24B，分别提供图3B和图4B的存储器器件的一些替代性实施例的z-x平面和z-y平面中的横截面视图2300b和横截面视图2400b，其中磁性屏蔽结构105的上部内表面通过气隙与PCB 101分隔。在一些实施例中，例如，气隙存在于侧壁区124和底部区126中而不是磁性层102和介电层104中。此外，在一些实施例中，磁性层102不在侧壁区124内，且第二多层堆叠103b的第二实例化不在底部区126内。
参考图23C和图24C，分别提供图3C和图4C的存储器器件的一些替代性实施例的z-x平面和z-y平面中的横截面视图2300c和横截面视图2400c，其中磁性屏蔽结构105的上部内表面通过气隙与PCB 101分隔。在一些实施例中，例如，气隙存在于侧壁区124和底部区126中而不是磁性层102和介电层104中。此外，在一些实施例中，磁性层102不在侧壁区124内，且第三多层堆叠103c的第二实例化不在底部区126内。
参考图23A到图23C以及图24A到图24C，在一些实施例中，下部表面支撑结构2302在侧壁区124和底部区126内，为磁性屏蔽结构105提供结构支撑。下部表面支撑结构2302在顶部区122的外侧壁之间持续延伸。在一些实施例中，下部表面支撑结构2302在侧壁区124和底部区126中的磁性屏蔽结构105的第一侧壁2304与磁性屏蔽结构105的第二侧壁2306之间持续延伸。下部表面支撑结构2302可包括例如介电薄片、绝缘体薄片或薄金属层。在一些实施例中，没有下部表面支撑结构2302。在一些实施例中，第一多层堆叠103a、第二多层堆叠103b以及第三多层堆叠103c的第一实例化分别在侧壁区124的外侧壁之间延伸。其中相应的第一多层堆叠103a、第二多层堆叠103b以及第三多层堆叠103c的第一实例化的外侧壁与磁性屏蔽结构105的外侧壁对准。在一些实施例中，第一多层堆叠103a、第二多层堆叠103b以及第三多层堆叠103c的第一实例化分别受限于顶部区122内且未延伸到侧壁区124。
参考图25A和图26A，分别提供图3A和图4A的存储器器件的一些替代性实施例的z-x平面和z-y平面中的横截面视图2500a和横截面视图2500a，其中芯片106的上部表面被气隙覆盖且未被磁性屏蔽结构105覆盖。在一些实施例中，例如，气隙存在于侧壁区124和顶部区122中而不是磁性层102和介电层104中。此外，在一些实施例中，第一多层堆叠103a的第三实例化不在侧壁区124内，且第一多层堆叠103a的第一实例化不在顶部区122内。
参考图25B和图26B，分别提供图3B和图4B的存储器器件的一些替代性实施例的z-x平面和z-y平面中的横截面视图2500b和横截面视图2600b，其中芯片106的上部表面被气隙覆盖且未被磁性屏蔽结构105覆盖。在一些实施例中，例如，气隙存在于侧壁区124和顶部区122中而不是磁性层102和介电层104中。此外，在一些实施例中，磁性层102不在侧壁区124内，且第二多层堆叠103b的第一实例化不在顶部区122内。
参考图25C和图26C，分别提供图3C和图4C的存储器器件的一些替代性实施例的z-x平面和z-y平面中的横截面视图2500c和横截面视图2600c，其中芯片106的上部表面被气隙覆盖且未被磁性屏蔽结构105覆盖。在一些实施例中，例如，气隙存在于侧壁区124和顶部区122中而不是磁性层102和介电层104中。此外，在一些实施例中，磁性层102不在侧壁区124内，且第三多层堆叠103c的第一实例化不在顶部区122内。
参考图25A到图25C以及图26A到图26C，在一些实施例中，上部表面支撑结构2502在侧壁区124和顶部区122内，为磁性屏蔽结构105提供结构支撑。上部表面支撑结构2502在底部区126的外侧壁之间持续延伸。在一些实施例中，上部表面支撑结构2502在侧壁区124和顶部区122中的磁性屏蔽结构105的第一侧壁2504与磁性屏蔽结构105的第二侧壁2506之间持续延伸。上部表面支撑结构2502可包括例如介电薄片、绝缘体薄片或薄金属层。在一些实施例中，没有上部表面支撑结构2502。在一些实施例中，第一多层堆叠103a、第二多层堆叠103b以及第三多层堆叠103c的第二实例化分别在侧壁区124的外侧壁之间延伸。其中第一多层堆叠103a、第二多层堆叠103b以及第三多层堆叠103c的第二实例化的外侧壁与磁性屏蔽结构105的外侧壁对准。在一些实施例中，第一多层堆叠103a、第二多层堆叠103b以及第三多层堆叠103c的第二实例化分别受限于底部区126内且未延伸到侧壁区124。
参考图3A到图3C以及图4A到图4C，以及图3A到图3C以及图4A到图4C的任何实施例，可了解，任何气隙(例如，气隙、第一气隙、第二气隙等)都可包括来自绝缘结构120的空气和/或材料。
参考图27、图28A、图28B、图29、图30A、图30B、图31、图32A以及图32B，提供用于形成磁场屏蔽结构的截面的方法的各种实施例的横截面视图2700、横截面视图2800a、横截面视图2800b、横截面视图2900、横截面视图3000a、横截面视图3000b、横截面视图3100、横截面视图3200a以及横截面视图3200b。使用图3A到图3B以及图4A到图4B中的存储器器件的实施例来示出所述方法。尽管如此，但所述方法可用以形成图5A到图5C、图6A到图6C、图7A到图7C、图8A到图8C、图9A到图9C、图10A到图10C、图11A到图11C、图12A到图12C、图13A到图13C、图14A到图14C、图15A到图15C、图16A到图16C、图17A到图17C、图18A到图18C、图19A到图19C、图20A到图20C、图21A到图21C、图22A到图22C、图23A到图23C、图24A到图24C、图25A到图25C以及图26A到图26C中的任一个中的存储器器件的实施例。另外，如在下文所见，图27、图28A以及图28B对应于用于形成第一多层堆叠103a的方法。图27、图28A、图28B、图29、图30A以及图30B对应于用于形成第二多层堆叠103b的方法。图27、图28A、图28B、图29、图30A、图30B、图31、图32A以及图32B对应于用于形成第三多层堆叠103c的方法。
尽管参考方法来描述图27、图28A、图28B、图29、图30A、图30B、图31、图32A以及图32B中所绘示的横截面视图2700、横截面视图2800a、横截面视图2800b、横截面视图2900、横截面视图3000a、横截面视图3000b、横截面视图3100、横截面视图3200a以及横截面视图3200b，但应了解，图27、图28A、图28B、图29、图30A、图30B、图31、图32A以及图32B中所绘示的结构不限于所述方法，而是可独立于所述方法。尽管将图27、图28A、图28B、图29、图30A、图30B、图31、图32A以及图32B描述为一系列动作，但应了解，这些动作不受限制，因为动作的次序可在其它实施例中更改，且所公开的方法还适用于其它结构。在其它实施例中，可完全或部分地省略一些示出和/或描述的动作。
如由透视图所示出，在去除了前部部分的情况下，图27的横截面视图2700，磁性层102(在一些实施例中，箔片/条带或板)和介电层104(在一些实施例中，箔片/条带或板)叠层/涂布有粘合剂层(未绘示)。在一些实施例中，粘合剂层是分别上覆于磁性层102和介电层104的箔片、条带或板。在另外其它实施例中，粘合剂层的实质上薄层分别完全包封磁性层102和介电层104。在一些实施例中，粘合剂层是绝缘粘合剂层。第一对层2702由单一磁性层102和单一介电层104定义出。
如由透视图所示出，在去除了前部部分的情况下，图28A的横截面视图2800a，至少一对或多对粘合剂叠层的磁性层102和粘合剂叠层的介电层104形成于第一对层2702上方。最末粘合剂叠层的磁性层102形成于至少一对或多对粘合剂叠层的磁性层102和粘合剂叠层的介电层104上方。层的堆叠2802由与至少一对或多对粘合剂叠层的磁性层102和粘合剂叠层的介电层104重叠的最末粘合剂叠层的磁性层102定义出。
如由透视图所示出，在去除了前部部分的情况下，图28B的横截面视图2800b，层的堆叠(图28A的层的堆叠2802)粘附到第一对层(图28A的第一对层2702)以定义出第一多层薄片2804。第一多层薄片2804的顶部表面2804a由(图28A的)最末粘合剂叠层的磁性层102的顶部表面定义出。第一多层薄片2804的底部表面2804b由第一对层(图28A的第一对层2702)的磁性层102的底部表面定义出。举例来说，第一多层薄片2804的长度L1在约4毫米到约10厘米范围内，且第一多层薄片2804的宽度W1在约4毫米到约10厘米范围内，或一些其它合适的值。在一些实施例中，第一多层薄片2804的长度L1和宽度W1分别形成为适于第一多层堆叠103a的值。在另外其它实施例中，第一多层薄片2804的长度L1和宽度W1分别形成为实质上大于第一多层堆叠103a的值。在一些实施例中，第一多层薄片2804包括至少三个或大于三个磁性层102和三个或大于三个介电层104。
厚度Tm定义出第一多层薄片2804中的每一磁性层102的厚度。厚度Tm在约10微米到约1,000微米范围内，或一些其它合适的值。在一些实施例中，第一多层薄片2804中的每一磁性层102的厚度Tm相同。在一些实施例中，第一多层薄片2804中的第一多个磁性层102的厚度Tm相同，且第一多层薄片2804中的第二多个磁性层102的所述厚度不同。在又一实施例中，第一对层(图28A的第一对层2702)的磁性层102实质上厚于层的堆叠(图28A的层的堆叠2802)中的磁性层102的厚度。磁性层102可以是或可包括例如铁(Fe)、钴(Co)、镍(Ni)、一些其它磁性材料、一些其它导电材料，或类似物。
厚度Td定义出第一多层薄片2804中的每一介电层104的厚度。厚度Td在约10纳米到约1,000微米范围内，或一些其它合适的值。在一些实施例中，第一多层薄片2804中的每一介电层104的厚度Td相同。在一些实施例中，第一多层薄片2804中的第一多个介电层104的厚度Td相同，且第一多层薄片2804中的第二多个介电层104的所述厚度不同。在又一实施例中，第一对层(图28A的第一对层2702)的介电层104实质上厚于层的堆叠(图28A的层的堆叠2802)中的介电层104的厚度。介电层104可以是或可包括例如低κ介电质、氧化硅、高κ介电质、一些其它介电质，或前述的任何组合。
如由透视图所示出，在去除了前部部分的情况下，图29的横截面视图2900，从第一多层薄片2804的外边缘设定距离Dd以定义出第一切割线2902。距离Dd在约1微米到10,000微米、约1微米到5,000微米、约5,000微米到10,000微米范围内，或一些其它合适的值。
如由透视图所示出，在去除了前部部分的情况下，图30A的横截面视图3000a，沿第一切割线(图29的第一切割线2902)裁切(或切割)第一多层薄片(图29的第一多层薄片2804)以定义出第二多层薄片3002。距离Dd定义出第二多层薄片3002的宽度。
如由透视图所示出，在去除了前部部分的情况下，图30B的横截面视图3000b，将(图30A的)第二多层薄片3002旋转90度。第二多层薄片3002的顶部表面3002a包括磁性层102和介电层104的多个条带的顶部表面。第二多层薄片3002的底部表面3002b包括磁性层102和介电层104的多个条带的底部表面。在一些实施例中，第二多层薄片3002包括至少三个或大于三个磁性条带102和两个或大于两个介电条带104。在一些实施例中，第二多层薄片3002定义出第二多层堆叠103b。
如由透视图所示出，在去除了前部部分的情况下，图31的横截面视图3100，多个M个(大于2的数目)第一多层薄片(图29的第一多层薄片2804)安置在M-1个粘合剂叠层的介电层104之间。多个M个第一多层薄片2804粘附(或胶合)到相应的M-1个粘合剂叠层的介电层104。在一些实施例中，M是等于或大于4的数目。从多个M个第一多层薄片2804的外边缘设定距离Dd以定义出第二切割线3102。距离Dd在约10微米到约10,000微米范围内，或一些其它合适的值。M-1个粘合剂叠层的介电层104中的每一个的厚度Li分别在约10纳米到约1,000微米范围内，或一些其它合适的值。
如由透视图所示出，在去除了前部部分的情况下，图32A的横截面视图3200a，沿第二切割线(图31的第二切割线3102)裁切(或切割)多个M个第一多层薄片2804以及M-1个粘合剂叠层的介电层104以定义出第三多层薄片3202。距离Dd定义出第三多层薄片3202的宽度。
如由透视图所示出，在去除了前部部分的情况下，图32B的横截面视图3200b，将(图32A的)第三多层薄片3202旋转90度。第三多层薄片3202的顶部表面3202a包括磁性层102和介电层104的多个矩形以及介电层104的多个条带的顶部表面。第三多层薄片3202的底部表面3202b包括磁性层102和介电层104的多个矩形以及介电层104的多个条带的底部表面。在一些实施例中，磁性层102和介电层104的多个矩形分别包括至少九个矩形。在一些实施例中，介电层104的多个条带包括至少三个条带。在一些实施例中，第三多层薄片3202定义出第三多层堆叠103c。
参考图33、图34、图35A到图35C以及图36A到图36C，提供用于形成磁场屏蔽结构的方法的各种实施例的横截面视图3300、横截面视图3400、横截面视图3500a、横截面视图3500b、横截面视图3500c、横截面视图3600a、横截面视图3600b以及横截面视图3600c。使用图3A到图3B以及图4A到图4B中的存储器器件的实施例来示出所述方法。尽管如此，但所述方法可用以形成图5A到图5C、图6A到图6C、图7A到图7C、图8A到图8C、图9A到图9C、图10A到图10C、图11A到图11C、图12A到图12C、图13A到图13C、图14A到图14C、图15A到图15C、图16A到图16C、图17A到图17C、图18A到图18C、图19A到图19C、图20A到图20C、图21A到图21C、图22A到图22C、图23A到图23C、图24A到图24C、图25A到图25C以及图26A到图26C中的任一个中的存储器器件的实施例。另外，如在下文所见，图33、图34、图35A到图35C以及图36A到图36C对应于用于形成包括第一多层堆叠103a、第二多层堆叠103b或第三多层堆叠130c的磁场屏蔽结构105的方法。
尽管参考方法来描述图33、图34、图35A到图35C以及图36A到图36C中所绘示的横截面视图3300、横截面视图3400、横截面视图3500a、横截面视图3500b、横截面视图3500c、横截面视图3600a、横截面视图3600b以及横截面视图3600c，但应了解，图33、图34、图35A到图35C以及图36A到图36C中所绘示的结构不限于所述方法，而是可独立于所述方法。虽然图33、图34、图35A到图35C以及图36A到图36C被描述为一系列动作，但应了解，这些动作不受限制，因为动作的次序可在其它实施例中更改，且所公开的方法还适用于其它结构。在其它实施例中，可完全或部分地省略一些示出和/或描述的动作。
如由z-x平面中的图33的横截面视图3300中所示出，芯片106由绝缘结构120包封。多个孔定义在位于芯片106的侧壁区外部的绝缘结构120中。电连接件108延伸穿过多个孔。顶部区域3302定义在芯片106的顶部表面上方。底部区域3306定义在芯片106的底部表面上方。从芯片106的侧壁区横向地位移定义出第一侧壁区域3304和第二侧壁区域3308。分别形成多个第一多层堆叠103a、第二多层堆叠103b或第三多层堆叠103c。裁切多个第一多层堆叠103a、第二多层堆叠103b或第三多层堆叠103c的顶部多层堆叠以符合芯片106和/或绝缘结构120的顶部表面的尺寸，且放置在顶部区域3302中。裁切多个第一多层堆叠103a、第二多层堆叠103b或第三多层堆叠103c的底部多层堆叠以符合芯片106和/或绝缘结构120的底部表面的尺寸，且放置在底部区域3306中。裁切第一多层堆叠103a或磁性层102的第一侧壁堆叠以符合芯片106和/或绝缘结构120的第一侧壁的尺寸，且放置在第一侧壁区域3304中。裁切第一多层堆叠103a或磁性层102的第二侧壁堆叠以符合芯片106和/或绝缘结构120的第二侧壁的尺寸，且放置在第二侧壁区域3308中。
参考图34，z-y平面中的图33的存储器器件的一些实施例的横截面视图3400，其中从芯片106的侧壁区横向地位移定义出第三侧壁区域3310和第四侧壁区域3312。裁切第一多层堆叠103a或磁性层102的第三侧壁堆叠以符合芯片106和/或绝缘结构120的第三侧壁的尺寸，且放置在第三侧壁区域3310中。裁切第一多层堆叠103a或磁性层102的第四侧壁堆叠以符合芯片106和/或绝缘结构120的第四侧壁的尺寸，且放置在第四侧壁区域3312中。将分别位于顶部区域3302、底部区域3306、第一侧壁区域3304、第二侧壁区域3308、第三侧壁区域3310以及第四侧壁区域3312中的堆叠分别粘附到芯片106或绝缘结构120的相应表面。在一些实施例中，第一侧壁堆叠、第二侧壁堆叠、第三侧壁堆叠以及第四侧壁堆叠分别包括裁切到电连接件108的多个孔或开口。
如由z-x平面中的图35A到图35C的横截面视图3500a到横截面视图3500c所示出，将顶部多层堆叠、底部多层堆叠、第一侧壁堆叠、第二侧壁堆叠、第三侧壁堆叠以及第四侧壁堆叠分别胶合/粘附到绝缘结构120的顶部表面、底部表面、第一侧壁、第二侧壁、第三侧壁以及第四侧壁以定义出磁性屏蔽结构105。
如由z-x平面中的图36A到图36C的横截面视图3600a到横截面视图3600c所示出，绝缘结构120形成在磁性屏蔽结构105的外表面周围以定义出封装结构121。
参考图37，提供针对图27、图28A、图28B、图29、图30A、图30B、图31、图32A以及图32B的方法的方法3700的一些实施例的框图3700。
在动作3702处，用粘合剂来叠层第一磁性箔片/条带/板。图27示出对应于动作3702的一些实施例的横截面视图2700。
在动作3704处，形成第一粘合剂叠层的介电箔片/条带/板于第一磁性箔片/条带/板上方。图27示出对应于动作3704的一些实施例的横截面视图2700。
在动作3706处，形成N数目对粘合剂叠层的磁性和介电箔片/条带/板于第一粘合剂介电箔片/条带/板上方(N是大于或等于1的整数)。图28A和图28B示出对应于动作3706的一些实施例的横截面视图2800a和横截面视图2800b。
在动作3708处，形成第二胶合剂叠层的磁性箔片/条带/板于N数目对粘合剂叠层的磁性和介电箔片/条带/板上方以定义第一多层堆叠。图28A和图28B示出对应于动作3708的一些实施例的横截面视图2800a和横截面视图2800b。
在动作3710a处，将第一多层堆叠裁切或切割到厚度小于第一多层堆叠的厚度以定义第二多层堆叠。图29、图30A以及图30B示出对应于动作3710a的一些实施例的横截面视图2900、横截面视图3000a以及横截面视图3000b。
在动作3710b处，形成第一多层堆叠M次。图31示出对应于动作3710b的一些实施例的横截面视图3100。
在动作3712b处，通过在M个第一多层堆叠之间分别胶合M-1个介电箔片/条带/板来形成多层结构。图31示出对应于动作3712b的一些实施例的横截面视图3100。
在动作3714b处，将多层结构裁切或切割到厚度小于多层结构的厚度以定义第三多层堆叠。图32A和图32B示出对应于动作3714b的一些实施例的横截面视图3200a和横截面视图3200b。
参考图38，提供针对图33、图34、图35A到图35C以及图36A到图36C的方法的方法3800的一些实施例的框图3800。
在动作3802处，形成第一多层堆叠、第二多层堆叠或第三多层堆叠。图33示出对应于动作3802的一些实施例的横截面视图3300。
在动作3804a处，裁切或切割第一多层堆叠以符合封装顶部区域、封装底部区域以及封装侧壁区域的尺寸。图33和图34示出对应于动作3804a的一些实施例的横截面视图3300和横截面视图3400。
在动作3804b处，裁切或切割第二多层堆叠或第三多层堆叠以符合封装顶部区域和封装底部区域的尺寸。图33和图34示出对应于动作3804b的一些实施例的横截面视图3300和横截面视图3400。
在动作3806b处，裁切或切割粘合剂涂布的磁性箔片/条带/板以符合封装侧壁区域的尺寸。图33和图34示出对应于动作3806b的一些实施例的横截面视图3300和横截面视图3400。
在动作3808处，将裁切的第一多层堆叠、第二多层堆叠或第三多层堆叠粘附到封装顶部表面和封装底部表面上，且将裁切的粘合剂涂布的磁性箔片/条带/板或第一多层堆叠粘附到封装侧壁表面上。图33和图34示出对应于动作3808的一些实施例的横截面视图3300和横截面视图3400。
因此，在一些实施例中，本申请涉及一种至少部分地包围芯片的包括磁性层和介电层的磁场屏蔽结构。
在一些实施例中，本申请提供一种存储器器件，包含：芯片，包含磁阻随机存取存储器(MRAM)单元；以及磁场屏蔽结构，至少部分地包围芯片且包括磁性层和介电层。在一些实施例中，所述磁场屏蔽结构包括所述芯片的上部表面上方的顶部区、所述芯片的下部表面下方的底部区、在所述顶部区与所述底部区之间延伸的侧壁区，其中电连接件延伸穿过所述侧壁区且耦合到所述芯片。在一些实施例中，所述磁场屏蔽结构包括：第一多层堆叠，安置在所述芯片的上部表面上方的第一距离处；以及第二多层堆叠，安置在所述芯片的下部表面下方的所述第一距离处，其中所述第二多层堆叠与所述第一多层堆叠相同。在一些实施例中，所述磁场屏蔽结构进一步包括由在所述第一多层堆叠与所述第二多层堆叠之间延伸的磁性材料制成的侧壁区，其中所述侧壁区安置在距所述芯片的侧壁所述第一距离处。在一些实施例中，存储器器件进一步包括绝缘粘合剂，安置在所述磁性层和所述介电层上方；其中所述磁性层是布置在所述芯片上方的连续磁性材料的薄片，所述连续磁性材料的薄片具有的长度和宽度分别大于所述芯片的顶部表面的长度和宽度；且其中所述介电层是布置在所述连续磁性材料的薄片上方的连续介电材料的薄片，所述连续介电材料的薄片具有的长度和宽度分别大于所述芯片的所述顶部表面的所述长度和所述宽度。在一些实施例中，所述磁场屏蔽结构包括多个磁性材料条带，布置在所述芯片的上部表面上方的平面中，每一磁性材料条带具有的长度大于所述芯片的顶部表面的长度且具有的宽度小于所述芯片的所述顶部表面的宽度；以及多个介电材料条带，布置在所述平面中且将所述多个磁性材料条带彼此分隔，每一介电材料条带具有的长度大于所述芯片的所述顶部表面的所述长度且具有的宽度小于所述芯片的所述顶部表面的宽度。在一些实施例中，所述磁性层包括在所述芯片的上部表面上方呈一系列行和列的彼此间隔开的多个磁性区，且其中所述介电层包括彼此垂直相交以形成栅格的介电材料的多个线性区段，其中所述磁性区布置在所述栅格内以使得相邻磁性区通过至少一个介电材料的线性区段彼此隔开，所述介电层具有的长度和宽度分别大于所述芯片的所述上部表面的长度和宽度。在一些实施例中，存储器器件进一步包括绝缘材料，包封所述芯片以定义出封装结构，其中在所述封装结构的外表面与所述磁场屏蔽结构的内表面之间存在非零距离，其中所述磁场屏蔽结构至少部分地包围所述封装结构。在一些实施例中，存储器器件进一步包括绝缘材料，包封所述芯片和所述磁场屏蔽结构，其中所述绝缘材料安置在所述芯片的外表面与所述磁场屏蔽结构的内表面之间，其中所述绝缘材料的外表面在所述磁场屏蔽结构的外表面的外部；以及电连接件，延伸穿过所述绝缘材料以使所述芯片电耦合到引线框，所述引线框配置成安装到印刷电路板(PCB)。在一些实施例中，所述芯片是矩形，所述矩形包括顶部区、底部区以及包括四个区的侧壁区，所述侧壁区在所述顶部区与所述底部区之间延伸，其中所述磁场屏蔽结构覆盖所述侧壁区中的所述四个区的第一对、所述顶部区以及所述底部区，其中所述磁场屏蔽结构留下所述侧壁区中的所述四个区的剩余一对暴露于磁场，其中所述磁场屏蔽结构将所述侧壁区中的所述四个区的所述第一对、所述顶部区以及所述底部区与磁场屏蔽开。在一些实施例中，所述芯片包括六个表面，其中所述磁场屏蔽结构至少覆盖所述六个表面中的第一组两个且留下所述六个表面中的第二组两个暴露于磁场，所述六个表面中的所述第一组两个平行，其中所述磁场屏蔽结构将所述六个表面中的所述第一组两个与磁场屏蔽开。
在一些实施例中，本申请提供存储器器件，包含：芯片，包含磁阻随机存取存储器(MRAM)单元，芯片包括上部面、底部面以及在上部面与底部面之间延伸的侧壁；磁场屏蔽结构，至少部分地包围芯片，包括多层堆叠，多层堆叠由磁性层和介电层构成，磁场屏蔽结构包括芯片的上部面上方的顶部区、芯片的底部面下方的底部区以及横向地包围芯片的侧壁的侧壁区，磁场屏蔽结构的侧壁区存在开口中，电连接件延伸穿过开口且耦合到芯片，第一磁性区位于磁场屏蔽结构的内表面内部且第二磁性区位于磁场屏蔽结构的外表面的正外部，且第一磁性区中的磁场小于第二磁性区中的磁场。在一些实施例中，所述第二磁性区中的所述磁场比所述第一磁性区中的所述磁场大80％。在一些实施例中，一对层包括安置在所述介电层上方的所述磁性层，所述多层堆叠由安置在所述磁性层和绝缘粘合剂上方的所述一对层中的一或多个构成，其中所述磁性层的长度和宽度大于所述芯片的所述上部面的长度和宽度。在一些实施例中，所述顶部区、底部区以及侧壁区包括所述多层堆叠。在一些实施例中，一对层包括紧邻所述介电层横向地安置的所述磁性层，所述多层堆叠由所述一对层中的三个或大于三个构成，其中所述磁性层的长度大于所述芯片的所述上部面的长度，其中所述磁性层的宽度小于所述芯片的所述上部面的宽度，其中所述多层堆叠的长度和宽度大于所述芯片的所述上部面的所述长度和宽度。在一些实施例中，所述顶部区和所述底部区包括所述多层堆叠，其中所述侧壁区包括所述磁性层。在一些实施例中，所述多层堆叠由所述磁性层的多个矩形构成，所述多个矩形中的每一矩形通过所述介电层分隔，其中所述多层堆叠的长度和宽度大于所述芯片的所述上部面的所述长度和宽度。在一些实施例中，所述顶部区和所述底部区包括所述多层堆叠，其中所述侧壁区包括所述磁性层。
在一些实施例中，本申请提供一种制造存储器器件的方法，所述方法包含：形成一或多个多层堆叠，多层堆叠包括磁性层和介电层；形成一或多个磁性层；裁切一或多个多层堆叠和一或多个磁性层以符合封装结构的尺寸，封装结构包括包含磁阻随机存取存储器(MRAM)单元的芯片和包封芯片的绝缘材料，封装结构的外表面包括所述绝缘材料；以及将裁切的一或多个多层堆叠和裁切的一或多个磁性层粘附到封装结构的外表面。
前文概述若干实施例的特征以使本领域的普通技术人员可更好地理解本公开的各方面。本领域的普通技术人员应了解，其可以易于使用本公开作为设计或修改用于进行本文中所介绍的实施例的相同目的和/或实现相同优势的其它工艺和结构的基础。本领域的普通技术人员还应认识到，这种等效构造并不脱离本公开的精神和范围，且本领域的普通技术人员可在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替代以及更改。

Claims (10)

1.一种存储器器件，其特征在于，包括：
芯片，包含磁阻随机存取存储器单元；以及
磁场屏蔽结构，至少部分地包围所述芯片且包括磁性层和介电层。
2.根据权利要求1所述的存储器器件，其中所述磁场屏蔽结构包括所述芯片的上部表面上方的顶部区、所述芯片的下部表面下方的底部区、在所述顶部区与所述底部区之间延伸的侧壁区，其中电连接件延伸穿过所述侧壁区且耦合到所述芯片。
3.根据权利要求1所述的存储器器件，其中所述磁场屏蔽结构包括：
第一多层堆叠，安置在所述芯片的上部表面上方的第一距离处；以及
第二多层堆叠，安置在所述芯片的下部表面下方的所述第一距离处，其中所述第二多层堆叠与所述第一多层堆叠相同。
4.根据权利要求1所述的存储器器件，进一步包括：
绝缘粘合剂，安置在所述磁性层和所述介电层上方；
其中所述磁性层是布置在所述芯片上方的连续磁性材料的薄片，所述连续磁性材料的薄片具有的长度和宽度分别大于所述芯片的顶部表面的长度和宽度；且
其中所述介电层是布置在所述连续磁性材料的薄片上方的连续介电材料的薄片，所述连续介电材料的薄片具有的长度和宽度分别大于所述芯片的所述顶部表面的所述长度和所述宽度。
5.根据权利要求1所述的存储器器件，其中所述磁场屏蔽结构包括：
多个磁性材料条带，布置在所述芯片的上部表面上方的平面中，每一磁性材料条带具有的长度大于所述芯片的顶部表面的长度且具有的宽度小于所述芯片的所述顶部表面的宽度；以及
多个介电材料条带，布置在所述平面中且将所述多个磁性材料条带彼此分隔，每一所述介电材料条带具有的长度大于所述芯片的所述顶部表面的所述长度且具有的宽度小于所述芯片的所述顶部表面的宽度。
6.一种存储器器件，包括：
芯片，包含磁阻随机存取存储器单元，其中所述芯片包括上部面、底部面以及在所述上部面与所述底部面之间延伸的侧壁；以及
磁场屏蔽结构，至少部分地包围所述芯片，所述磁场屏蔽结构包括多层堆叠，所述多层堆叠由磁性层和介电层构成，其中所述磁场屏蔽结构包括所述芯片的所述上部面上方的顶部区、所述芯片的所述底部面下方的底部区以及横向地包围所述芯片的所述侧壁的侧壁区，其中所述磁场屏蔽结构的所述侧壁区存在开口中，电连接件延伸穿过所述开口且耦合到所述芯片，其中第一磁性区位于所述磁场屏蔽结构的内表面内部且第二磁性区位于所述磁场屏蔽结构的外表面的正外部，所述第一磁性区中的磁场小于所述第二磁性区中的磁场。
7.根据权利要求6所述的存储器器件，其中一对层包括安置在所述介电层上方的所述磁性层，所述多层堆叠由安置在所述磁性层和绝缘粘合剂上方的所述一对层中的一或多个构成，其中所述磁性层的长度和宽度大于所述芯片的所述上部面的长度和宽度。
8.根据权利要求6所述的存储器器件，其中一对层包括紧邻所述介电层横向地安置的所述磁性层，所述多层堆叠由所述一对层中的三个或大于三个构成，其中所述磁性层的长度大于所述芯片的所述上部面的长度，其中所述磁性层的宽度小于所述芯片的所述上部面的宽度，其中所述多层堆叠的长度和宽度大于所述芯片的所述上部面的所述长度和宽度。
9.根据权利要求6所述的存储器器件，其中所述多层堆叠由所述磁性层的多个矩形构成，所述多个矩形中的每一矩形通过所述介电层分隔，其中所述多层堆叠的长度和宽度大于所述芯片的所述上部面的长度和宽度。
10.一种制造存储器器件的方法，包括：
形成一或多个多层堆叠，其中所述多层堆叠包括磁性层和介电层；
形成一或多个磁性层；
裁剪所述一或多个多层堆叠和所述一或多个磁性层以符合封装结构的尺寸，其中所述封装结构包括包含磁阻随机存取存储器单元的芯片和包封所述芯片的绝缘材料，其中所述封装结构的外表面包括所述绝缘材料；以及
将裁切的一或多个多层堆叠和裁切的一或多个磁性层粘附到所述封装结构的所述外表面。
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