CN110634744A - 具有应力有源区的半导体器件及其形成方法 - Google Patents

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Abstract

制造半导体器件的方法包括：提供包括具有第一晶格常数的半导体材料的衬底，然后对衬底图案化以形成沿第一方向延伸的第一半导体图案。还在第一半导体图案上形成第二半导体图案。第二半导体图案沿第一方向延伸并具有大于第一晶格常数的第二晶格常数。进一步图案化第二半导体图案以限定第二半导体图案的侧壁，该侧壁沿与第一方向交叉的第二方向延伸。在第二半导体图案上形成沿第一方向延伸的栅极。

Description

具有应力有源区的半导体器件及其形成方法
相关申请的交叉引用
本申请要求2018年6月21日提交给韩国专利局的第 10-2018-0071254号韩国专利申请的优先权，其全部内容通过引用合 并于此。
技术领域
本发明构思涉及半导体器件及其形成方法，更具体地，涉及其 中具有应力沟道区的半导体器件及其形成方法。
背景技术
随着MOS晶体管的特征尺寸减小，栅极长度和形成在栅极下方 的沟道的长度也可以减小。并且，随着晶体管的沟道长度减小，沟道 中的电荷散射通常增加并且电荷迁移率通常降低。电荷迁移率的降低 可能是继续改善晶体管的饱和电流的一种障碍。
因此，正在进行用于改善沟道长度减小的晶体管中的电荷迁移 率的各种研究工作。
发明内容
本发明构思的各方面提供了一种制造半导体器件的方法，该方 法能够制造具有改进的操作性能的半导体器件并且能够减小尺寸。
本发明构思的各方面提供了一种具有改进操作性能并且能够减 小尺寸的半导体器件。
本发明构思的各方面不限于上面提到的那些，并且本领域技术 人员从下面的描述中可以清楚地理解未提及的另一方面。
根据本发明构思的各方面，提供了一种制造半导体器件的方法， 所述方法包括：提供包括具有第一晶格常数的半导体材料的衬底；对 所述衬底图案化，以形成沿第一方向延伸的第一半导体图案；在所述 第一半导体图案上形成第二半导体图案，所述第二半导体图案沿第一 方向延伸并具有比第一晶格常数大的第二晶格常数；对第二半导体图 案图案化，以形成第二半导体图案的沿第二方向延伸的侧壁，第二方 向与第一方向交叉；以及在第二半导体图案上形成沿第一方向延伸的 栅极。
根据本发明构思的各方面，提供了一种制造半导体器件的方法， 所述方法包括：提供其中第一半导体膜、掩埋绝缘膜和第二半导体膜 顺序层叠的衬底；在第二半导体膜中形成沿第一方向延伸的第一沟槽； 使用所述第二半导体膜作为种子进行外延生长处理，以形成沿第一方 向延伸的半导体图案；形成第二沟槽，其限定半导体图案的沿第二方 向延伸的侧壁，所述第二方向与第一方向交叉；以及形成填充第一沟 槽和第二沟槽的元件隔离膜。
根据本发明构思的各方面，提供一种制造半导体器件的方法， 该方法包括提供衬底，其包括具有第一晶格常数的半导体材料；在衬 底上形成半导体图案，半导体图案包括第一侧壁和与第一侧壁相交的 第二侧壁，并且半导体图案具有大于第一晶格常数的第二晶格常数； 在衬底上形成围绕第一侧壁和第二侧壁的元件隔离膜；以及形成栅极， 其与半导体图案的第二侧壁和元件隔离膜相交，其中，在所述半导体 图案的下表面和所述第一侧壁之间形成的第一角度大于在所述半导 体图案的下表面和所述第二侧壁之间形成的第二角度。
根据本发明构思的各方面，提供了一种半导体器件，包括：衬 底，其包括具有第一晶格常数的半导体材料；半导体图案，其位于衬 底上，所述半导体图案包括第一侧壁和与所述第一侧壁相交的第二侧 壁，并且所述半导体图案具有大于所述第一晶格常数的第二晶格常数； 元件隔离膜，其在所述衬底上围绕所述第一侧壁和所述第二侧壁；以 及栅极，其与半导体图案的第二侧壁和元件隔离膜相交；其中，在所 述半导体图案的下表面和所述第一侧壁之间形成的第一角度大于在 所述半导体图案的下表面和所述第二侧壁之间形成的第二角度。
附图说明
通过参照附图详细描述本发明构思的示例性实施例，本发明构 思的上述和其他方面和特征将变得更加明显，附图中：
图1至图16是解释根据本发明构思的一些实施例的半导体器件 和制造半导体器件的方法的中间步骤的示图。
图17至图24是解释根据本发明构思的一些实施例的用于制造 半导体器件的方法的中间步骤的示图。
图25至图37是解释根据本发明构思的一些实施例的用于制造 半导体器件的方法的中间步骤的示图。
图38至图44是解释根据本发明构思的一些实施例的用于制造 半导体器件的方法的中间步骤的示图。
具体实施方式
在下文中，将参照图1至图44描述根据本发明构思的一些实施 例的半导体器件和制造半导体器件的方法。
图1至16是解释根据本发明构思的一些实施例的半导体器件和 制造半导体器件的方法的中间步骤的示图。供参照，图2是沿图1 的A-A'线截取的截面图。图4至图6是沿图3的线A-A'截取的截面 图。图7是图6的R1的放大图。图9是沿图8的B-B'线截取的截面 图。图10是图9的R2的放大图。图12是沿图11的A-A'线截取的 截面图，图13是沿图11的B-B'线截取的截面图。图15和图16是沿 图14的线A-A'截取的截面图。
现在参照图1和图2，提供衬底100，其可以包括但不限于，基 底衬底和在基底衬底上生长的外延层。衬底100还可以仅包括基底衬 底而没有外延层。衬底100可以是硅衬底、砷化镓衬底、硅锗衬底、 陶瓷衬底、石英衬底、显示器玻璃衬底等，甚至可以是SOI(绝缘体上半导体)衬底。在下文中，为了说明的目的，衬底100将被描述为 包括硅(Si)。此外，衬底100将被视为具有第一晶格常数的半导体 材料。
参照图3和图4，在衬底100中形成沿第一方向Y延伸的第一半 导体图案100P。如图所示，可以在衬底100中形成沿第一方向Y延 伸的第一沟槽T1，从而限定第一半导体图案100P。例如，可以通过 光刻处理来执行第一沟槽T1的形成。例如，可以在衬底100上形成 沿第一方向Y延伸的第一掩模M1。随后，可以使用第一掩模M1作为 蚀刻掩模来图案化衬底100。因此，可以形成包括沿第一方向Y延伸 的第一侧壁100Pa的第一半导体图案100P。在形成第一半导体图案 100P之后，可以去除第一掩模M1。如图所示，第一沟槽T1可以具有 锥形形状，但是这仅是形成第一沟槽T1的处理中的特征，并且本公 开不限于此。
第一沟槽T1可以形成为预定深度。例如，第一沟槽T1可以以 衬底100的上表面(或第一半导体图案100P的上表面)为基础形成 为第一深度D1。
参照图5，在第一沟槽T1中形成第一绝缘图案112。例如，可 以在第一半导体图案100P上形成填充第一沟槽T1的绝缘膜。随后， 可以执行平坦化处理，直到第一半导体图案100P的上表面被暴露为 止。例如，可以通过STI(浅沟槽隔离)处理来执行第一绝缘图案112的形成，但是本公开不限于此。结果，可以形成围绕第一半导体图案 100P的第一侧壁100Pa的第一绝缘图案112。此外，第一绝缘图案 112可以暴露第一半导体图案100P的上表面。第一绝缘图案112可 以包括例如氧化硅、氮化硅、氮氧化硅及其组合中的至少一种。
参照图6和图7，在第一半导体图案100P上形成第二半导体图 案120。第二半导体图案120可以形成为在第一半导体图案100P上 沿第一方向Y延伸。因此，如图7所示，可以形成包括沿第一方向Y 延伸的第二侧壁120a的第二半导体图案120。
第二半导体图案120可以具有与和第一半导体图案100P相关联 的第一晶格常数不同的第二晶格常数。因此，可以将压应力或拉应力 施加到第二半导体图案120。在一些实施例中，第二半导体图案120 可以具有大于第一晶格常数的第二晶格常数。例如，第一半导体图案 100P可以包括硅(Si)，第二半导体图案120可以包括硅锗(SiGe)。 结果，第一半导体图案100P可将压应力施加到第二半导体图案120。 压应力可以包括沿第一方向Y施加到第二半导体图案120的第一压应 力以及沿第二方向X施加到第二半导体图案120的第二压应力。
在一些实施例中，第二半导体图案120的形成可以包括第二半 导体图案120在第一半导体图案100P上的晶体生长。例如，可以执行 使用第一半导体图案100P的上表面作为种子的外延生长处理。由于第 一半导体图案100P的上表面被第一绝缘图案112暴露，所以第二半 导体图案120可以形成在第一半导体图案100P的上表面上。
在一些实施例中，第二半导体图案120的第二侧壁120a可包括 琢面(facet)。例如，如图7中所示，第二半导体图案120的第二 侧壁120a可以包括与第一半导体图案100P的上表面接触的下侧壁 120al以及在下侧壁120al上的上侧壁120au。
在一些实施例中，在第二半导体图案120的下表面和下侧壁 120al之间形成的第一角度θ1可以大于在第二半导体图案120的下 表面与上侧壁120au之间形成的第二角度θ2。例如，如图所示，第 一角度θ1可以是钝角，第二角度θ2可以是锐角。这里，第一角度 θ1和第二角度θ2指的是在第二半导体图案120中形成的角度。
参照图8至图10，形成第二半导体图案120的沿与第一方向Y 交叉的第二方向X延伸的第三侧壁120b。例如，可以在第二半导体 图案120中形成沿第二方向X延伸的第二沟槽T2。可以例如通过光 刻限定的蚀刻处理来执行第二沟槽T2的形成。例如，可以在第二半 导体图案120上形成沿第二方向X延伸的第二掩模M2。随后，可以 使用第二掩模M2作为蚀刻掩模来图案化第二半导体图案120。因此， 可以形成包括沿第二方向X延伸的第三侧壁120b的第二半导体图案 120。在第二半导体图案120的第三侧壁120b形成之后，可以去除第 二掩模M2。
第二方向X被示出为与第一方向Y正交，但是本公开不限于此。 例如，第二方向X可以是不平行于第一方向Y的另一方向。第二沟槽 T2示出为具有锥形形状，但这仅是形成第二沟槽T2的处理中的特征， 并且本公开不限于此。
如图10所示，第二半导体图案120的第三侧壁120b可以与第 二半导体图案120的下表面形成第三角度θ3。这里，第三角度θ3 指的是在第二半导体图案120中形成的角度。在一些实施例中，在第 二半导体图案120的下表面和第三侧壁120b之间形成的第三角度θ3可以与在第二半导体图案120的下表面与下侧壁120al之间形成的第 一角度θ1(图7的θ1)不同。例如，第一角度θ1可以是钝角，第三 角度θ3可以是锐角(或直角)。
在一些实施例中，由于第二沟槽T2形成在第二半导体图案120 中，因此沿第一方向Y施加到第二半导体图案120的第一压应力可以 得到缓解。然而，由于第二沟槽T2形成为沿第二方向X延伸，因此 可以维持沿第二方向X施加到第二半导体图案120的第二压应力。在 一些实施例中，沿第一方向Y施加到第二半导体图案120的第一压应 力可小于沿第二方向X施加到第二半导体图案120的第二压应力。
在一些实施例中，第二沟槽T2的形成还可以包括图案化第一半 导体图案100P。例如，第二沟槽T2的下表面可以形成为低于第二半 导体图案120的下表面。因此，可以形成包括沿第二方向X延伸的第 四侧壁100Pb的第一半导体图案100P。而且，第二沟槽T2的侧壁可以由第二半导体图案120的第三侧壁120b和第一半导体图案100P 的第四侧壁100Pb限定。而且，在一些实施例中，第二沟槽T2的形 成还可以包括第一绝缘图案112的图案化。
第二沟槽T2可以以预定深度形成。例如，第二沟槽T2可以基 于衬底100的上表面(或第一半导体图案100P的上表面)以第二深 度D2形成。第二深度D2被示出为与第一深度(图4的D1)相同， 但是本公开不限于此。例如，第二深度D2可以比第一深度D1深。
参照图11至图13，在第二沟槽T2中形成第二绝缘图案114。 例如，可以在第一半导体图案100P和第二半导体图案120上形成用 于填充第二沟槽T2的绝缘膜。随后，可以执行平坦化处理直到第二 半导体图案120的上表面被暴露为止。可以例如通过STI处理执行第二绝缘图案114的形成，但是本公开不限于此。
结果，如图12中所示，可以形成围绕第二半导体图案120的第 二侧壁120a的第二绝缘图案114。而且，如图13中所示，可以形成 围绕第一半导体图案100P的第四侧壁100Pb和第二半导体图案120 的第三侧壁120b的第二绝缘图案114。此外，第二绝缘图案114可 以暴露第二半导体图案120的上表面。
第一绝缘图案112和第二绝缘图案114可以形成元件隔离膜110。 即，元件隔离膜110可以形成在衬底上以围绕第一半导体图案100P 的第一侧壁100Pa、第二半导体图案120的第二侧壁120a、第一半导 体图案100P的第四侧壁100Pb和第二半导体图案120的第三侧壁120b。
第二绝缘图案114可以包括例如氧化硅、氮化硅、氮氧化硅及其 组合中的至少一种。第二绝缘图案114可以包括但不限于与第一绝缘 图案112基本相同的材料。例如，第二绝缘图案114可以包括与第一 绝缘图案112不同的绝缘材料。
参照图14和图15，在第二半导体图案120上/中形成栅极介电 膜132、栅极134、栅极间隔件136和源极/漏极区122。在图14中， 为了解释方便，仅示出了栅极134。在下文中，栅极134被描述为通 过栅极第一处理形成，但是本公开不限于此。例如，栅极134可以通 过栅极后处理或替换处理形成。例如，可以在第二半导体图案120 和元件隔离膜110上顺序地形成介电膜和导电膜。接下来，可以图案 化介电膜和导电膜。结果，栅极介电膜132和栅极134可以形成在第 二半导体图案120上。在一些实施例中，栅极介电膜132和栅极134 可以形成为沿第一方向Y延伸，如图14所示。
栅极介电膜132可以包括电绝缘材料，例如氧化硅、氮化硅、 氮氧化硅和介电常数高于氧化硅的高介电常数材料。高介电常数材料 可包括但不限于例如氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、 氧化硅锆、氧化钽、氧化钛、氧化钡锶、氧化钡钛、氧化锶钛、氧化 钇、氧化铝、氧化钽铅钪、铌酸铅锌及其组合中的至少一种。
栅极134可以包括但不限于例如多晶硅或金属材料。栅极134 被示出为单个膜，但是本公开不限于此。例如，可以通过层叠多个导 电材料来形成栅极134。例如，栅极134可以包括用于调节功函数的 功函数调整膜，以及用于填充由功函数调整膜形成的空间的填充导电 膜。功函数调整膜可以包括例如TiN、TaN、TiC、TaC、TiAlC及其组 合中的至少一种。填充导电膜可包括例如W或Al。栅极134可以通 过例如替换处理形成，但是本公开不限于此。
可以在栅极134的侧壁上形成栅极间隔件136。例如，可以在栅 极介电膜132和栅极134上形成间隔件膜。接下来，可以将间隔件膜 图案化以在栅极134的侧壁上形成栅极间隔件136。由于栅极134可 以沿第一方向Y延伸，所以栅极间隔件136也可以沿第一方向Y延伸。 栅极间隔件136可以包括例如氧化硅、氮化硅、氮氧化硅及其组合中 的至少一种。
可以在栅极134的侧壁上的第二半导体图案120中形成源极/漏 极区122。可以通过例如离子注入处理来执行源极/漏极区122的形 成。例如，栅极134和/或栅极间隔件136可以用作掩模以将杂质掺 杂到第二半导体图案120中。
然而，本公开不限于此，源极/漏极区122的形成可以通过外延 生长处理来执行。例如，在去除第二半导体图案120的一部分之后， 还可以使用外延生长处理来形成源极/漏极区122。在一些实施例中， 源极/漏极区122可以包括p型杂质。例如，栅极134和/或栅极间隔 件136可以用作掩模以将p型杂质掺杂到第二半导体图案120中。
参照图16，形成层间绝缘膜140、第一接触件152和第二接触 件154。层间绝缘膜140可以形成为覆盖第二半导体图案120、元件 隔离膜110、栅极134和栅极间隔件136。层间绝缘膜140可以包括 氧化硅、氮化硅、氮氧化硅和介电常数低于氧化硅的低介电常数材料中的至少一种。低介电常数材料可包括但不限于，例如FOX(可流动 氧化物)、TOSZ(东燃硅氮烷(Torene Silazene))、USG(无掺杂二 氧化硅玻璃)、BSG(硼硅酸盐玻璃)、PSG(磷硅酸盐玻璃)、BPSG (硼磷硅酸盐玻璃)、PETEOS(等离子体增强原硅酸四乙酯)、FSG (氟化物硅酸盐玻璃)、CDO(碳掺杂氧化硅)、干凝胶、气凝胶、 非晶氟化碳、OSG(有机硅玻璃)、聚对二甲苯、BCB(双-苯并环丁 烯)、SiLK、聚酰亚胺、多孔聚合物材料及其组合中的至少一种。
如图所示，竖直的第一接触件152可以形成为连接到栅极134， 竖直的第二接触件154可以形成为连接到源极/漏极区122。例如， 暴露栅极134和源极/漏极区122的接触孔可以形成在层间绝缘膜 140中。接下来，可以在接触孔中填充导电材料。因此，可以形成穿 透层间绝缘膜140并连接到栅极134的第一接触件152。此外，可以 形成穿透层间绝缘膜140并连接到源极/漏极区122的第二接触件 154。
可以通过控制施加到每个相应沟道的应力来改善每个半导体器 件的电荷迁移率。例如，在P型MOS晶体管中，可以通过在沟道的长 度方向(例如，第二方向X)上施加压应力来改善电荷(空穴)的迁 移率。然而，在P型MOS晶体管中，在沟道的宽度方向(例如，第一方向Y)上施加的压应力导致电荷迁移率的降低。
然而，根据一些实施例的制造半导体器件的方法可以通过缓解 在沟道的宽度方向(例如，第一方向Y)上施加的压应力来为半导体 器件提供改善的电荷迁移率。例如，如上面参照图8至图10所述， 通过在第二方向X上图案化第二半导体图案120，在第一方向Y上施加到第二半导体图案120的第一压应力可以得到缓解。然而，由于第 二半导体图案120未在第一方向Y上被单独图案化，因此可以维持在 第二方向X上施加到第二半导体图案120的第二压应力。因此，可以 提供具有改善电荷迁移率和改善操作性能的半导体器件。
此外，第二半导体图案120可以形成为沿第一方向Y延伸而不 在第一方向Y上被单独地图案化。如上面参照图6和图7所示，通过 在沿第一方向Y延伸的第一半导体图案100P上形成第二半导体图案 120，可以形成沿第二方向Y延伸的第二半导体图案120。因此，可以提供一种能够减小尺寸但不损失电荷迁移率的半导体器件。
因此，如上文关于图1至图16所述，根据本发明实施例的场效 应晶体管可以包括晶格应变的第二半导体图案120，其限定具有下面的 第一半导体图案100P的半导体异质结(例如，SiGe-Si结)。晶格应 变的第二半导体图案120具有：第一对光刻限定并蚀刻的侧壁120b， 其沿第一方向延伸，如图13所示；以及第二对侧壁120a，其沿第二 方向延伸并具有侧壁轮廓120au、120al，所述侧壁轮廓120au、120al 由图6和图7所示的制造步骤期间的外延横向过生长(ELO)来限定。 图16还示出了P沟道场效应晶体管，其具有在晶格应变的第二半导 体图案120内的沟道、源极和漏极区122、以及在第二半导体图案120 上的绝缘栅极(132、134和136)。
图17至24是用于解释根据本发明构思的一些实施例的制造半 导体器件的方法的中间步骤的示图。供参照，图17是用于说明图2 之后的各步骤的示图。此外，图17和18是沿图3中的线A-A'截取 的截面图。图20是沿图19的A-A'线截取的截面图，图21是沿图19 的B-B'线截取的截面图。图23是沿图22的A-A'线截取的截面图， 图24是沿图22的B-B'线截取的截面图。为了便于解释，将简要描 述参照图1至图16提供的重复的描述部分。
参照图3和图17，在衬底100中形成沿第一方向Y延伸的第一 半导体图案100P。例如，可以在衬底100中形成沿第一方向Y延伸 的第三沟槽T3。因此，可以形成包括沿第一方向Y延伸的第一侧壁 100Pa的第一半导体图案100P。第三沟槽T3可以以预定深度形成。 例如，可以基于衬底100的上表面(或第一半导体图案100P的上表 面)以第三深度D3形成第三沟槽T3。
参照图18，在第三沟槽T3中形成第一绝缘图案112，并且在第 一半导体图案100P上形成第二半导体图案120。由于第一绝缘图案 112和第一半导体图案100P的形成类似于参照图5至图7描述的形 成过程，因此下面将不提供其详细描述。
参照图19至图21，形成第二半导体图案120的沿第二方向X 延伸的第三侧壁120b。例如，如图21中所示，可以在第二半导体图 案120中形成沿第二方向X延伸的第四沟槽T4。因此，可以形成包 括沿第二方向X延伸的第三侧壁120b的第二半导体图案120。此外， 在第一方向Y上施加到第二半导体图案120的第一压应力可以得到缓 解。
在一些实施例中，第四沟槽T4的一部分可以沿第一方向Y延伸。 例如，如图19和图20所示，可以在第二半导体图案120中形成第四 沟槽T4的沿第一方向Y延伸的部分。
例如，如图19中所示，可以在第二半导体图案120上形成具有 矩形形状的第三掩模M3。随后，第三掩模M3用作蚀刻掩模，可以对 第二半导体图案120图案化。因此，可以形成一部分沿第一方向Y 延伸而另一部分沿第二方向X延伸的第四沟槽T4。在第二半导体图 案120的第三侧壁120b形成之后，可以去除第三掩模M3。
在一些实施例中，第三掩模M3可以形成为覆盖第二半导体图案 120的第二侧壁120a的至少一部分。结果，第二半导体图案120的 第二侧壁120a的至少一部分可以不被图案化。而且，可以维持沿第 二方向X施加到第二半导体图案120的第二压应力。
在一些实施例中，第四沟槽T4可以形成为比第三沟槽T3更深。 例如，第四沟槽T4可以基于衬底100的上表面(或第一半导体图案 100P的上表面)以比第三深度(图17的D3)更深的第四深度D4来 形成。因此，在一些实施例中，第一半导体图案100P的第一侧壁100Pa可以具有阶梯状形状。
参照图22至图24，在第四沟槽T4中形成第二绝缘图案114。 例如，可以在第一半导体图案100P和第二半导体图案120上形成用 于填充第四沟槽T4的绝缘膜。随后，可以执行平坦化处理直到第二 半导体图案120的上表面被暴露为止。
因此，如图23和图24所示，可以形成围绕第一半导体图案100P 的侧壁和第二半导体图案120的侧壁的第二绝缘图案114。此外，第 二绝缘图案114可以暴露第二半导体图案120的上表面。
第一绝缘图案112和第二绝缘图案114可以形成元件隔离膜110。 换句话说，可以在衬底100上形成元件隔离膜110，其围绕第一半导 体图案100P的侧壁和第二半导体图案120的侧壁。
随后，执行图14至图16的各步骤。因此，可以提供具有改进 操作性能并且能够减小尺寸的半导体器件。
图25至图37是解释根据本发明构思的一些实施例的用于制造半 导体器件的方法的中间步骤的示图。供参照，图26至图29是沿图 25中的线A-A'截取的截面图。图31是沿图30的A-A'线截取的截面 图，图32是沿图30的B-B'线截取的截面图。图34是沿图33的A-A'线截取的截面图，图35是沿图33的B-B'线截取的截面图。图37是 沿图36的A-A'线截取的截面图。为了便于解释，将简要描述或省略 参照图1至图24提供的重复的描述部分。
参照图25和图26，提供包括基膜101、阱103、第一半导体膜 105、掩埋绝缘膜107和第二半导体膜109的衬底100。可以在基膜 101上形成阱103。在一些实施例中，阱103可以掺杂有第一导电类 型的杂质。例如，阱103可以掺杂有P型杂质。
可以在阱103上形成第一半导体膜105。在一些实施例中，第一 半导体膜105可以掺杂有与第一导电类型不同的第二导电类型的杂 质。例如，第一半导体膜105可以掺杂有N型杂质。
可以在第一半导体膜105上形成掩埋绝缘膜107。掩埋绝缘膜 107可以包括但不限于，例如氧化硅、氮化硅、氮氧化硅及其组合中 的至少一种。可以在掩埋绝缘膜107上形成第二半导体膜109。在一 些实施例中，第二半导体膜109可以掺杂有第二导电类型的杂质。例 如，第二半导体膜109可以掺杂有N型杂质。在一些实施例中，第二 半导体膜109可具有第三晶格常数。在下文中，作为示例，第二半导 体膜109将被描述为包含硅(Si)。
在一些实施例中，第一半导体膜105可以用作衬底100的主体 区。此外，第一半导体膜105可以通过掩埋绝缘膜107与第二半导体 膜109完全分离。即，第一半导体膜105和第二半导体膜109可以不 彼此直接接触。
在一些实施例中，衬底100可以具有FD-SOI(全耗尽型绝缘体 上硅)结构。例如，形成在第二半导体膜109中的晶体管的沟道可以 完全耗尽。因此，根据一些实施例的制造半导体器件的方法可以提供 一种有效防止短沟道效应的半导体器件。
参照图27，在掩埋绝缘膜107上形成沿第一方向Y延伸的第三 半导体图案109P。例如，可以通过图案化第二半导体膜109来形成 沿第一方向Y延伸的第三沟槽T3。因此，可以形成包括沿第一方向Y 延伸的第五侧壁109Pa的第三半导体图案109P。第三沟槽T3可以以预定深度形成。例如，以第三半导体图案109P的上表面作为参照， 第三沟槽T3可以以第三深度D3形成。在一些实施例中，可以蚀刻第 三沟槽T3，直到掩埋绝缘膜107的上表面被暴露为止。也就是说， 掩埋绝缘膜107的上表面可以被第三沟槽T3暴露。
参照图28，在第三沟槽T3中形成第一绝缘图案112。由于第一 绝缘图案112的形成类似于参照图5描述的形成过程，因此下面将不 提供其详细描述。因此，可以形成围绕第三半导体图案109P的第五 侧壁109Pa的第一绝缘图案112。
参照图29，在第三半导体图案109P上形成第二半导体图案120。 第二半导体图案120可以形成为在第三半导体图案109P上沿第一方向 Y延伸。因此，可以形成包括沿第一方向Y延伸的第二侧壁120a的 第二半导体图案120。第二半导体图案120可以具有与第三晶格常数 不同的第二晶格常数。因此，压应力或拉应力可以被施加到第二半导 体图案120。
在一些实施例中，第二半导体图案120可具有大于第三晶格常 数的第二晶格常数。例如，第三半导体图案109P可以包括硅(Si)， 第二半导体图案120可以包括硅锗(SiGe)。结果，压应力可以被施 加到第二半导体图案120。
在一些实施例中，第二半导体图案120的形成可以包括第二半 导体图案120在第三半导体图案109P上的晶体生长。例如，可以执 行以第三半导体图案109P作为种子的外延生长处理。由于第三半导 体图案109P的上表面被第一绝缘图案112暴露，所以第二半导体图 案120可以形成在第三半导体图案109P的上表面上。
参照图30至图32，形成沿第二方向X延伸的第二半导体图案 120的第三侧壁120b。例如，如图32所示，可以在第二半导体图案 120中形成沿第二方向X延伸的第四沟槽T4。因此，可以形成包括沿 第二方向X延伸的第三侧壁120b的第二半导体图案120。此外，在 第一方向Y上施加到第二半导体图案120的第一压应力可以得到缓解。
在一些实施例中，第四沟槽T4的一部分可以沿第一方向Y延伸。 例如，如图30和图31所示，第四沟槽T4的沿第一方向Y延伸的部 分可以形成在第二半导体图案120中。例如，第三掩模M3可以用作 蚀刻掩模，可以对第二半导体图案120图案化。
在一些实施例中，第三掩模M3可以形成为覆盖第二半导体图案 120的第二侧壁120a的至少一部分，使得第二半导体图案120的第 二侧壁120a的至少一部分可以不被图案化。尽管如此，可以维持沿 第二方向X施加到第二半导体图案120的第二压应力。
在一些实施例中，第四沟槽T4可以形成为比第三沟槽T3更深。 例如，第四沟槽T4可以基于第三半导体图案109P的上表面以比第三 深度(图27的D3)更深的第四深度D4来形成。
在一些实施例中，第四沟槽T4的形成还可以包括对阱103的一 部分图案化。例如，第四沟槽T4的下表面可以形成为低于第一半导 体膜105的下表面。因此，可以形成包括沿第二方向X延伸的第六侧 壁109Pb的第三半导体图案109P。此外，第四沟槽T4的侧壁可以由第三半导体图案109P的第六侧壁109Pb、掩埋绝缘膜107的侧壁、 第一半导体膜105的侧壁和阱103的侧壁来限定。
参照图33至图35，在第四沟槽T4中形成第二绝缘图案114。 例如，可以在第三半导体图案109P和第二半导体图案120上形成用 于填充第四沟槽T4的绝缘膜。随后，可以执行平坦化处理直到第二 半导体图案120的上表面被暴露为止。因此，如图34和图35所示， 可以形成围绕第三半导体图案109P的侧壁和第二半导体图案120的 侧壁的第二绝缘图案114。此外，第二绝缘图案114可以暴露第二半 导体图案120的上表面，如图34至图44所示。第一绝缘图案112(图 34所示)和第二绝缘图案114可以形成元件隔离膜110。即，可以形 成围绕第三半导体图案109P的侧壁和第二半导体图案120的侧壁的 元件隔离膜110。
参照图36和图37，在第二半导体图案120上形成栅极介电膜 132、栅极134、栅极间隔件136、源极/漏极区122、层间绝缘膜140、 第一接触件152和第二接触件154。由于栅极介电膜132、栅极134、 栅极间隔件136、源极/漏极区122、层间绝缘膜140、第一接触件152 和第二接触件154的形成与参照描述图14至图16描述的过程类似， 因此将不提供其详细描述。
图38至图44是解释根据本发明构思的一些实施例的用于制造 半导体器件的方法的中间步骤的示图。供参照，图38是用于说明图 27之后的各处理的图。图40是沿图39的A-A'线截取的截面图，图 41是沿图39的B-B'线截取的截面图。图43是沿图42的A-A'线截 取的截面图，图44是沿图42的B-B'线截取的截面图。为了便于解 释，将简要说明或省略参照图1至图37提供了重复的描述部分。
参照图38，在第三半导体图案109P上形成第二半导体图案120。 第二半导体图案120可以形成为在第三半导体图案109P上沿第一方 向Y延伸。因此，可以形成包括沿第一方向Y延伸的第二侧壁120a 的第二半导体图案120。
在一些实施例中，第二半导体图案120的形成可以包括第二半 导体图案120在第三半导体图案109P上的晶体生长。例如，可以执 行以第三半导体图案109P作为种子的外延生长处理。在一些实施例 中，可以暴露第三半导体图案109P的上表面和侧壁。因此，第二半导体图案120可以形成在第三半导体图案109P的上表面和侧壁上。
在一些实施例中，第二半导体图案120的第二侧壁120a可包括 琢面(facet)。例如，如图38中所示，第二半导体图案120的第二 侧壁120a可以包括与掩埋绝缘膜107的上表面接触的下侧壁120al、 以及在下侧壁120al上的上侧壁120au。
参照图38至图41，形成沿第二方向X延伸的第二半导体图案 120的第三侧壁120b。例如，如图41中所示，可以在第二半导体图 案120中形成沿第二方向X延伸的第四沟槽T4。因此，可以形成包 括沿第二方向X延伸的第三侧壁120b的第二半导体图案120。此外， 在第一方向Y上施加到第二半导体图案120的第一压应力可以得到缓 解。
在一些实施例中，第四沟槽T4的一部分可以沿第一方向Y延伸。 例如，如图39和图40所示，沿第一方向Y延伸的第四沟槽T4的一 部分可以形成在第二半导体图案120中。例如，第三掩模M3可以用 作蚀刻掩模，可以对第二半导体图案120图案化。
在一些实施例中，第三掩模M3可以形成为覆盖第二半导体图案 120的第二侧壁120a的至少一部分。结果，第二半导体图案的第二 侧壁120a的至少一部分120可以不被图案化。而且，可以维持沿第 二方向X施加到第二半导体图案120的第二压应力。
参照图42至44，在第四沟槽T4中形成元件隔离膜110。
例如，可以在第三半导体图案109P和第二半导体图案120上形 成用于填充第四沟槽T4的绝缘膜。随后，可以执行平坦化处理直到 第二半导体图案120的上表面被暴露为止。结果，如图43和图44 所示，可以形成围绕第三半导体图案109P的侧壁和第二半导体图案120的侧壁的元件隔离膜110。此外，元件隔离膜110可以暴露第二 半导体图案120的上表面。随后，可以执行图36和图37的处理。因 此，可以提供具有改进操作性能并且能够减小尺寸的半导体器件。
在结束详细描述时，本领域技术人员将理解，可以在基本上不 脱离本发明构思的原理的情况下，对优选实施例做出许多变化和修改。 因此，本发明所公开的优选实施例仅用于一般性和描述性意义，而不 是用于限制的目的。

Claims (20)

1.一种制造半导体器件的方法，包括：
提供包括具有第一晶格常数的半导体材料的衬底；
对所述衬底图案化，以形成沿第一方向延伸的第一半导体图案；
在所述第一半导体图案上形成第二半导体图案，所述第二半导体图案沿所述第一方向延伸并具有比所述第一晶格常数大的第二晶格常数；
对所述第二半导体图案图案化，以形成所述第二半导体图案的沿第二方向延伸的侧壁，所述第二方向与所述第一方向交叉；以及
在所述第二半导体图案上形成沿所述第一方向延伸的栅极。
2.根据权利要求1所述的方法，其中，所述第一半导体图案包括硅，并且所述第二半导体图案包括硅锗。
3.根据权利要求1所述的方法，其中，形成所述第二半导体图案包括：使用所述第一半导体图案作为种子执行外延生长处理。
4.根据权利要求1所述的方法，其中，所述衬底包括顺序层叠的第一半导体膜、掩埋绝缘膜和第二半导体膜，使得所述掩埋绝缘膜位于所述第一半导体膜上，并且所述第二半导体膜位于所述掩埋绝缘膜上。
5.根据权利要求4所述的方法，其中，形成所述第一半导体图案包括：对所述第二半导体膜图案化。
6.根据权利要求1所述的方法，还包括：
在形成所述栅极之前，形成围绕所述第一半导体图案和所述第二半导体图案的元件隔离膜。
7.根据权利要求1所述的方法，其中，形成所述第一半导体图案包括：在所述衬底中形成沿所述第一方向延伸的第一沟槽；并且其中，形成第二半导体图案的侧壁包括：在所述衬底中形成沿所述第二方向延伸的第二沟槽。
8.根据权利要求7所述的方法，其中，所述第一沟槽以第一深度形成；并且其中，所述第二沟槽以比所述第一深度深的第二深度形成。
9.根据权利要求1所述的方法，其中，形成所述第一半导体图案包括：使用沿所述第一方向延伸的第一掩模作为蚀刻掩模来图案化所述衬底；并且其中，形成所述第二半导体图案的侧壁包括：使用沿所述第二方向延伸的第二掩模作为蚀刻掩模来图案化所述第二半导体图案。
10.根据权利要求1所述的方法，还包括：在形成所述栅极之后，在所述栅极的侧壁处的第二半导体图案中形成源极/漏极区。
11.根据权利要求10所述的方法，其中，形成所述源极/漏极区包括：将杂质掺杂到所述第二半导体图案中。
12.根据权利要求10所述的方法，其中，所述源极/漏极区包括P型杂质。
13.一种制造半导体器件的方法，包括：
提供其中第一半导体膜、掩埋绝缘膜和第二半导体膜顺序层叠的衬底；
在所述第二半导体膜中形成沿第一方向延伸的第一沟槽；
使用所述第二半导体膜作为种子执行外延生长处理，以形成沿所述第一方向延伸的半导体图案；
形成第二沟槽，所述第二沟槽限定所述半导体图案的沿第二方向延伸的侧壁，所述第二方向与所述第一方向交叉；以及
形成填充所述第一沟槽和所述第二沟槽的元件隔离膜。
14.根据权利要求13所述的方法，其中，所述第二半导体膜的第一晶格常数和所述半导体图案的第二晶格常数彼此不同。
15.根据权利要求13所述的方法，其中，形成所述第一沟槽包括：蚀刻所述第一沟槽达到足够的持续时间以暴露所述掩埋绝缘膜的上表面。
16.根据权利要求13所述的方法，其中，所述第二沟槽形成为比所述第一沟槽深。
17.根据权利要求13所述的方法，其中，所述第二沟槽的至少一部分沿所述第一方向延伸。
18.根据权利要求13所述的方法，其中，所述执行外延生长处理发生在形成所述第一沟槽之后并且在形成所述第二沟槽之前。
19.根据权利要求13所述的方法，其中，形成所述元件隔离膜包括：
在形成所述半导体图案之前，形成填充所述第一沟槽的第一绝缘图案，以及
形成填充所述第二沟槽的第二绝缘图案。
20.一种制造半导体器件的方法，包括：
提供其中包括具有第一晶格常数的半导体材料的衬底；
在所述半导体材料上形成具有第二晶格常数的半导体图案，所述第二晶格常数大于所述第一晶格常数，所述半导体图案具有第一侧壁和与所述第一侧壁相交的第二侧壁；
在所述衬底上形成围绕所述第一侧壁和所述第二侧壁的元件隔离膜；以及
形成与所述半导体图案的第二侧壁和所述元件隔离膜相交的栅极；
其中，在所述半导体图案的下表面和所述第一侧壁之间形成的第一角度大于在所述半导体图案的下表面和所述第二侧壁之间形成的第二角度。
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