CN110534645A - 一种阈值电压可调的三端超晶格存算一体器及其制备方法 - Google Patents

一种阈值电压可调的三端超晶格存算一体器及其制备方法 Download PDF

Info

Publication number
CN110534645A
CN110534645A CN201910818245.8A CN201910818245A CN110534645A CN 110534645 A CN110534645 A CN 110534645A CN 201910818245 A CN201910818245 A CN 201910818245A CN 110534645 A CN110534645 A CN 110534645A
Authority
CN
China
Prior art keywords
layer
superlattices
piezoelectric layer
integrated device
superlattice film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201910818245.8A
Other languages
English (en)
Other versions
CN110534645B (zh
Inventor
程晓敏
冯金龙
缪向水
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Huazhong University of Science and Technology
Original Assignee
Huazhong University of Science and Technology
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Huazhong University of Science and Technology filed Critical Huazhong University of Science and Technology
Priority to CN202011200846.1A priority Critical patent/CN112397646B/zh
Priority to CN201910818245.8A priority patent/CN110534645B/zh
Publication of CN110534645A publication Critical patent/CN110534645A/zh
Application granted granted Critical
Publication of CN110534645B publication Critical patent/CN110534645B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/253—Multistable switching devices, e.g. memristors having three or more electrodes, e.g. transistor-like devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/861—Thermal details
    • H10N70/8613—Heating or cooling means other than resistive heating electrodes, e.g. heater in parallel
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明公开了一种阈值电压可调的三端超晶格存算一体器及其制备方法，包括衬底层、下电极层、超晶格薄膜、上电极层；还包括第一、第二逆压电层；第一逆压电层形成于下电极层与超晶格薄膜之间，且其内局部填充有用于连通下电极层和超晶格薄膜的加热层；第二逆压电层形成于超晶格薄膜与上电极层之间，上电极层具有贯穿第二逆压电层与超晶格薄膜表面接触的凸起结构；第一、第二逆压电层材料的晶格常数可响应于外部施加电压而增大，对与之接触的超晶格薄膜产生面内拉应力，使超晶格薄膜在面内拉应力的作用下调节相变过程中的阈值电压；本发明将计算及存储过程集成到同一种相变存储器中，实现存算一体，有利于降低现有计算机的功耗并提升数据处理速度。

Description

一种阈值电压可调的三端超晶格存算一体器及其制备方法
技术领域
本发明属于微电子器件技术领域，更具体地，涉及一种阈值电压可调的三端超晶格存算一体器及其制备方法。
背景技术
目前，各种人工智能技术的发展方兴未艾，尤其以类脑器件的研究为代表。类脑器件的特征在于将存储和运算在同一种器件中实现，即存算一体。而目前大多数计算机采用的都是冯·诺依曼架构，即中央处理器与存储相分隔，两者通过数据线相连接。这种冯·诺依曼结构不仅仅会导致中央处理器与存储器之间频繁的数据交换造成的极高的能量损耗，而且由于数据线传输信号的速率有限，大大限制了计算机数据处理的速度。因此，发展新型的存算一体器件将深刻地改变现有的计算机架构：(1)降低计算机中由于频繁的数据交换造成的能量浪费，(2)提高计算机处理数据的速度，(3)基于现有的冯·诺依曼结构的操作系统也将做出相应的改变。因此，发展新型的存算一体器件将对我们现有的信息技术带来深远的积极影响。
超晶格材料是两种不同组元以几个纳米到十几个纳米的薄层交替生长并保持严格周期性的多层膜，事实上是特定形式的层状精细复合材料。超晶格相变存储器件由于其可以通过施加电或者光脉冲快速的在低阻态和高阻态之间实现可逆的变换而作为存储器件备受人们关注，其高阻态转变为低阻态的过程称为SET过程，逆过程称为RESET过程。而且与传统的相变存储材料相比，超晶格相变存储材料在SET速度、RESET功耗以及循环擦写稳定性等方面具有更加优异的表现(Simpson R E,Fons P,Kolobov A V,et al.Interfacialphase-change memory[J].Nature nanotechnology,2011,6(8):501.)。
超晶格相变存储器件的相变过程可以基于相变材料的原子层翻转实现，而其原子层翻转的能量势垒可受其晶格所受的拉应力调控(Kalikka J,Zhou X,Dilcher E,etal.Strain-engineered diffusive atomic switching in two-dimensional crystals[J].Nature communications,2016,7:11983.)。
如果可以通过电学操作的方法施加面内拉应力，调节相变过程的原子层翻转的能量势垒，改变相变过程的阈值电压(阈值电压即相变材料在施加电压后发生两态转变时所对应的临界电压)，则这种超晶格相变存储器件可用于实现简单的逻辑运算，加之其本身所具有的存储功能，超晶格相变存储器有望发展成一种存算一体的新型电子器件。
发明内容
针对现有技术的至少一个缺陷或改进需求，本发明提供了一种阈值电压可调的三端超晶格存算一体器及其制备方法，分别在下电极与超晶格薄膜之间、超晶格薄膜与上电极之间设置逆压电层；利用两个逆压电层在施加不同的电压时所产生的不同拉伸形变，对接触的超晶格薄膜产生不同的拉应力，进而来调节超晶格薄膜中的相变材料发生原子层翻转的能量势垒；具有此种结构的超晶格相变单元在相变过程中的阈值电压可被外部施加电压所调控，这种阈值电压可调的特点使超晶格相变存储单元能够执行简单的逻辑运算，实现存算一体。
为实现上述目的，按照本发明的一个方面，提供了一种阈值电压可调的三端超晶格存算一体器，包括衬底层以及依次沉积在所述衬底层上的下电极层、超晶格薄膜、上电极层；还包括第一逆压电层和第二逆压电层；
所述第一逆压电层形成于下电极层与超晶格薄膜之间，且该第一逆压电层内部填充有用于连通下电极层和超晶格薄膜的加热层；
所述第二逆压电层形成于超晶格薄膜与上电极层之间，所述上电极层为T型结构，所述T型结构的凸起部分贯穿第二逆压电层与超晶格薄膜表面接触；
第一逆压电层、第二逆压电层材料的晶格常数可响应于外部施加的电压而增大，从而对与之接触的超晶格薄膜产生面内拉应力；超晶格相变薄膜在所述面内拉应力的作用下产生阈值电压降低的现象。
优选的，上述三端超晶格存算一体器，其第一逆压电层、第二逆压电层的材料为压电陶瓷材料，厚度为2-50nm，所述压电陶瓷材料选自PbNb2O6、PbTiO3、PbZrO3、BaTiO3中的任意一种。
优选的，上述三端超晶格存算一体器，其超晶格薄膜包括交替生长的第一相变层和第二相变层，其超晶格周期数为5-100；
单个超晶格周期内的第一相变层和第二相变层的沉积厚度之比为1:10～10:1，沉积厚度之和为2-10nm；第一相变层和第二相变层的晶格失配率在0.1％至10％之间。
优选的，上述三端超晶格存算一体器，其第一相变层和第二相变层的相变材料为Sb单质、Ge-Te二元化合物、Ge-Sb二元化合物、Sb-Te二元化合物、Bi-Te二元化合物、In-Se二元化合物、Ge-Sb-Te三元化合物、Ge-Bi-Te三元化合物、Ge-Sb-Bi-Te四元化合物或者它们经元素掺杂形成的化合物中化学式不同的任意两种；
掺杂的元素为C、Cu、N、O、Si、Sc、Ti、Ag、In中的至少一种。
优选的，上述三端超晶格存算一体器，其第一相变层和第二相变层的相变材料选自GeTe、GeSb、Sb2Te3、Bi2Te3、Ge2Sb2Te5、Ge1Sb2Te4中任意不同的两种。
优选的，上述三端超晶格存算一体器，其上电极、下电极层的材料选自Al、W、Ag、Cu、Au、Pt、Ti3W7中的任意一种；
加热层的材料选自W、TiN、Ti3W7中的任意一种。
按照本发明的另一个方面，还提供了一种三端超晶格存算一体器的制备方法，包括以下步骤：
提供一衬底层，在所述衬底层上依次沉积下电极层和第一逆压电层；
开设第一通孔，所述第一通孔贯穿第一逆压电层与下电极层表面接触，在所述第一通孔内部填充加热层；
在所述加热层和第一逆压电层的表面交替生长第一相变层和第二相变层，形成超晶格薄膜；
在所述超晶格薄膜的表面沉积第二逆压电层；
开设第二通孔，所述第二通孔贯穿第二逆压电层与超晶格薄膜表面接触；
在所述第二通孔内部以及第二逆压电层表面沉积上电极层。
优选的，上述制备方法，其第一逆压电层、第二逆压电层的材料为压电陶瓷材料，厚度为2-50nm，该压电陶瓷材料选自PbNb2O6、PbTiO3、PbZrO3、BaTiO3中的任意一种。
优选的，上述制备方法，其第一相变层和第二相变层的相变材料为Sb单质、Ge-Te二元化合物、Ge-Sb二元化合物、Sb-Te二元化合物、Bi-Te二元化合物、In-Se二元化合物、Ge-Sb-Te三元化合物、Ge-Bi-Te三元化合物、Ge-Sb-Bi-Te四元化合物或者它们经元素掺杂形成的化合物中化学式不同的任意两种；
掺杂的元素为C、Cu、N、O、Si、Sc、Ti、Ag、In中的至少一种。
优选的，上述制备方法，其第一相变层和第二相变层的相变材料选自GeTe、GeSb、Sb2Te3、Bi2Te3、Ge2Sb2Te5、Ge1Sb2Te4中任意不同的两种。
优选的，上述制备方法，其上电极、下电极层的材料选自Al、W、Ag、Cu、Au、Pt、Ti3W7中的任意一种；
加热层的材料选自W、TiN、Ti3W7中的任意一种。
总体而言，通过本发明所构思的以上技术方案与现有技术相比，能够取得下列有益效果：
(1)本发明提供的一种阈值电压可调的三端超晶格存算一体器及其制备方法，分别在下电极与超晶格薄膜之间、超晶格薄膜与上电极之间设置逆压电层，通过在两个逆压电层上施加不同的电脉冲使超晶格薄膜产生不同的拉应力，来调节超晶格薄膜中的相变材料发生原子层翻转的能量势垒；具有此种结构的超晶格相变单元在相变过程的阈值电压可被外部施加电压所调控，这种阈值电压可调的特点使超晶格相变存储单元能够执行简单的逻辑运算，实现存算一体，从而将计算过程及存储过程集成到同一种超晶格相变存储器中，不仅有利于降低现有计算机的功耗，而且有利于提升数据处理速度。
(2)本发明提供的一种阈值电压可调的三端超晶格存算一体器及其制备方法，所使用的制备工艺与现有的CMOS加工工艺兼容，工艺成熟，过程简便易行。
附图说明
图1是本发明实施例提供的阈值电压可调的三端超晶格存算一体器的制备过程的阶段横截面示意图之一；
图2是本发明实施例提供的阈值电压可调的三端超晶格存算一体器的制备过程的阶段横截面示意图之二；
图3是本发明实施例提供的阈值电压可调的三端超晶格存算一体器的制备过程的阶段横截面示意图之三；
图4是本发明实施例提供的阈值电压可调的三端超晶格存算一体器的制备过程的阶段横截面示意图之四；
图5是本发明实施例提供的阈值电压可调的三端超晶格存算一体器的制备过程的阶段横截面示意图之五；
图6是本发明实施例提供的阈值电压可调的三端超晶格存算一体器的制备过程的阶段横截面示意图之六；
图7是本发明实施例提供的阈值电压可调的三端超晶格存算一体器的制备过程的阶段横截面示意图之七；
图8是本发明实施例提供的阈值电压可调的三端超晶格存算一体器的制备过程的阶段横截面示意图之八；
图9是本发明实施例提供的阈值电压可调的三端超晶格存算一体器的制备过程的阶段横截面示意图之九；
图10是本发明实施例提供的在第一逆压电层、第二逆压电层上施加电压前后三端超晶格存算一体器的I-V曲线示意图；
图11是本发明实施例提供的利用三端超晶格存算一体器件进行“与”逻辑运算时的输入、输出电压波形示意图；
在所有附图中，同样的附图标记表示相同的技术特征，具体为：1-衬底，2-衬底热生长层；3-下电极层；4-第一逆压电层；5-加热层；6-第二逆压电层；7-上电极层；8-第一相变层；9-第二相变层。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。此外，下面所描述的本发明各个实施方式中所涉及到的技术特征只要彼此之间未构成冲突就可以相互组合。
本发明所提供的一种阈值电压可调的三端超晶格存算一体器，包括衬底层以及依次沉积在衬底层上的下电极层、超晶格薄膜、上电极层；还包括第一逆压电层和第二逆压电层；
其中，第一逆压电层形成于下电极层与超晶格薄膜之间，且该第一逆压电层内局部填充有用于连通下电极层和超晶格薄膜的加热层；
第二逆压电层形成于超晶格薄膜与上电极层之间，该上电极层具有凸起结构，这一凸起结构贯穿第二逆压电层与超晶格薄膜表面接触；
第一逆压电层、第二逆压电层材料的晶格常数可响应于外部施加电压而增大，从而对与之接触的超晶格薄膜产生面内拉应力，以使超晶格薄膜在所述面内拉应力的作用下调节相变过程中的阈值电压。
本实施例中，在第一、第二逆压电层上施加电脉冲时，第一、第二逆压电层能够产生拉伸形变，从而对包夹在第一、第二逆压电层之间的超晶格薄膜产生面内拉应力；在该面内拉应力的作用下，超晶格薄膜中的相变材料发生原子层翻转的能量势垒降低；并且可以通过在第一、第二逆压电层上施加不同的电脉冲使超晶格薄膜产生不同的面内拉应力，来调节超晶格薄膜中的相变材料发生原子层翻转的能量势垒；具有此种结构的超晶格相变单元在相变过程的阈值电压可被外部施加电压所调控，这种阈值电压可调的特点使超晶格相变存储单元能够执行简单的逻辑运算，从而实现存算一体。
将本实施例提供的三端超晶格存算一体器与电阻、电容相结合组成简单电路，即可实现逻辑运算功能。
本实施例中，第一逆压电层、第二逆压电层的材料均为压电陶瓷材料，可以通过施加电压产生拉应力；该压电陶瓷材料选自PbNb2O6、PbTiO3、PbZrO3、BaTiO3中的任意一种；第一逆压电层、第二逆压电层的厚度影响超晶格薄膜产生的面内拉应力的大小，进而影响超晶格薄膜在相变过程的阈值电压的调节幅度，本实施例中，第一逆压电层、第二逆压电层的厚度为2-50nm。
超晶格薄膜包括交替生长的第一相变层和第二相变层，超晶格结构为[AmBn]z，其中，A代表第一相变层的相变材料，B代表第二相变层的相变材料；m、n分别代表第一相变层、第二相变层的厚度，单位默认为纳米，z为超晶格的周期数；本实施例中，1/10<m/n<10/1，且2<m+n<10，5<z<100，m、n为实数，z为整数。优选地，两种相变材料A、B之间的晶格常数失配率不宜过大，以保证两种晶格之间较易形成超晶格结构。更优选地，两种相变材料之间的晶格失配率应该在0.1％至10％之间。
两种相变材料A、B为单质材料或化合物材料，以及该单质、化合物进行掺杂后的材料中化学式不同的任意两种；其中，单质材料为Sb单质；化合物材料包括：Ge-Te二元合金，Ge-Sb二元合金，Sb-Te二元合金，Bi-Te二元合金，In-Se二元合金，以及Ge-Sb-Te三元合金，Ge-Bi-Te三元合金，Ge-Sb-Bi-Te四元合金；进一步优选为GeTe、GeSb、Sb2Te3、Bi2Te3、Ge2Sb2Te5、Ge1Sb2Te4中的任意不同的两种。掺杂的元素可以是C、Cu、N、O、Si、Sc、Ti中的至少一种；适量掺杂可以提高超晶格相变单元循环擦写的稳定性、SET速度，降低RESET功耗。
本实施例中，上、下电极层的材料为Al；在另一些实施例中，上、下电极层的材料还可以选用W、Ag、Cu、Au、Pt、Ti3W7中的任意一种；加热层的材料选自W、TiN、Ti3W7中的任意一种；衬底层包括硅片以及在该硅片上沉积的热生长层，热生长层的材料一般为无定型态SiO2，其主要作用是隔离单晶硅片和下电极层，并释放衬底的应力。
本实施例还提供了一种上述阈值电压可调的三端超晶格存算一体器的制备方法，包括以下步骤：
S1：提供一衬底层，在衬底层上依次沉积下电极层和第一逆压电层；衬底层包括硅片以及在该硅片上沉积的热生长层，在热生长层依次沉积下电极层、第一逆压电层；
S2：开设第一通孔，该第一通孔贯穿第一逆压电层与下电极层表面接触，在第一通孔内部填充加热层；第一通孔的形状不作限制，其横截面可以是圆形、方形或其他规则多边形，本实施例优选为圆形；沉积过程中，第一逆压电层表面上不可避免会形成加热层，利用化学机械抛光法将第一逆压电层表面上多余的加热层去除掉，第一通孔内的加热层予以保留；
S3：在加热层和第一逆压电层的表面交替生长第一相变层和第二相变层，形成超晶格薄膜；
S4：在超晶格薄膜的表面沉积第二逆压电层；
S5：开设第二通孔，该第二通孔贯穿第二逆压电层与超晶格薄膜表面接触；第二通孔的形状不作限制，其横截面可以是圆形、方形或其他规则多边形；本实施例优选为与第一通孔相同的圆形；
S6：在第二通孔内部以及第二逆压电层表面沉积上电极层，由于第二通孔的存在，该上电极层为T型结构。
本实施例中，第一相变层、第二相变层以及第一逆压电层、第二逆压电层的制备方法可以采用磁控溅射法、原子层沉积法、分子束外延法、脉冲激光沉积法、物理气相沉积、化学气相沉积方法、热蒸发法或电化学生长方法。
下面结合实施例和附图对本发明提供的阈值电压可调的三端超晶格存算一体器的结构和制备方法进行详细说明。
图1-9是本发明实施例提供的三端超晶格存算一体器的制备过程的分阶段示意图；本实施例中制备的三端超晶格存算一体器采用了相变存储器中常用的“蘑菇型”结构。在本实施例中，第一相变层的相变材料A为GeTe，第二相变层的相变材料B为Sb2Te3，m/n为2/2，z为12，第一逆压电层、第二逆压电层的材料为BaTiO3，沉积厚度为10nm；具体实施方法如下：
(1)参见图1，首先选取500μm厚、(100)取向的硅片作为衬底1，在硅衬底1表面通过热生长方法形成1μm厚的SiO2薄膜层作为衬底热生长层2。将硅片切割成1cm×1cm大小放入烧杯中，注入适量丙酮，超声清洗10分钟；清洗完毕后采用无水乙醇清洗10分钟，再使用去离子水清洗十分钟，并用氮气枪吹干；清洗可以去除衬底表面的杂质，有利于提高器件的稳定性。然后用磁控溅射的方法在热生长层2上形成Al下电极层3。
(2)如图2所示，取步骤(1)中已经形成下电极层3的衬底1一片，利用化学气相沉积的方法在该衬底1的下电极层3上生长第一逆压电材料层4，第一逆压电材料层4的厚度为10nm。
(3)如图3所示，利用光刻加刻蚀的工艺在步骤(2)中形成的第一逆压电材料层4内部刻蚀第一通孔，该第一通孔贯穿第一逆压电材料层4与下电极层3相接触，本实施例中，第一通孔为圆形孔，其直径为130nm。
(4)如图4所示，在步骤(3)中形成的结构表面沉积加热层5，加热层5落入第一通孔内与下电极层3相接触。
(5)如图5所示，利用化学机械抛光法将第一逆压电材料层4表面的加热层5去除，第一通孔内的加热层5予以保留，且第一通孔内的加热层5的上表面与第一逆压电材料层4的上表面持平，在同一平面上。
(6)如图6所示，利用磁控溅射的方法在步骤(5)形成的加热层5和第一逆压电材料层4的表面交替沉积第一相变层8、第二相变层9，直至达到需要的超晶格周期，形成超晶格薄膜。
(7)如图7所示，利用化学沉积的方法在步骤(6)中已经形成的超晶格薄膜的表面生长第二逆压电材料层6，第二逆压电材料层6的厚度也是10nm。
(8)如图8所示，利用光刻加刻蚀的工艺在步骤(7)中形成的结构表面刻蚀第二通孔，该第二通孔贯穿第二逆压电材料层6与超晶格薄膜相接触，第二通孔同样为圆形孔，直径为130nm。
(9)如图9所示，在步骤(8)中已经形成的结构表面沉积上电极层7，上电极层7落入第二通孔内与超晶格薄膜相接触。
实际使用的过程中，同时对第一逆压电材料层4、第二逆压电材料层6施加电压，使它们产生拉伸形变，进而对位于第一逆压电材料层4、第二逆压电材料层6之间的超晶格薄膜产生面内拉应力。在面内拉应力作用下，超晶格薄膜中的Ge和Te原子层翻转(超晶格中的SET和RESET过程均由该原子层翻转所导致)的能量势垒降低。所以，超晶格相变存储单元的相变过程表现出在第一逆压电材料层4、第二逆压电材料层6上施加足够大的控制电压时其阈值电压降低的特性，在该控制电压撤除时超晶格薄膜产生的面内拉应力随之消失，超晶格相变存储单元的阈值电压又恢复为原始值。
超晶格相变存储单元的SET、RESET及读操作所使用的电压或电流脉冲需要施加在上电极层7和下电极层3之间；而控制超晶格相变存储单元的阈值电压转变的控制脉冲需要同时施加在第一逆压电材料层4、第二逆压电材料层6上。
下面介绍利用本实施例制得的三端超晶格存算一体器实现“与”逻辑运算的方法，施加在三端超晶格存算一体器中的上电极层的电压脉冲及施加在第一、第二逆压电层的电压脉冲为两个输入信号，与三端超晶格存算一体器的下电极层相连的取样电阻的电压为输出信号。在“与”逻辑运算中，输入信号可以取“0”或者“1”两种数值，而输出信号只有在两个输入信号同时取为“1”时才能取“1”，其他时候均取为“0”。
为了实现“与”逻辑运算，首先通过对三端超晶格存算一体器施加RESET脉冲使得超晶格存算一体器件的阻值统一到高阻态。
当对三端超晶格存算一体器的上电极层施加1.5V电压时，记为“1”，不施加电脉冲记为“0”。当对器件中的第一、第二逆压电层施加控制脉冲3V时，记为“1”，不施加电脉冲时记为“0”。取样电阻上的电压达到1V时，记为“1”，低于1V时记为“0”。
图10为在第一逆压电层、第二逆压电层上施加电压前后三端超晶格存算一体器的I-V曲线示意图；其中，曲线1为在第一逆压电层、第二逆压电层上施加电压之前的超晶格相变存储单元的I-V曲线，曲线2为在第一逆压电层、第二逆压电层上施加电压之后的超晶格相变存储单元的I-V曲线。图11为利用该三端超晶格存算一体器件进行“与”逻辑运算时的输入、输出电压波形示意图。其中，输入脉冲1为施加在三端超晶格存算一体器的上电极层上的电压脉冲，输入脉冲2为施加在第一逆压电层、第二逆压电层上的电压脉冲，输出脉冲为与三端超晶格存算一体器的下电极层相连的取样电阻的电压。
如图10所示，在对高阻态的超晶格存算一体器施加逐渐增加的电压时，其阻值(斜率的倒数)会发生突变。突变后，三端超晶格存算一体器转变为稳定的低阻态，突变处所对应的电压便为阈值电压。
参见图10、11，在对第一逆压电层、第二逆压电层施加3V控制电压之前(曲线1，此时的阈值电压为2V)，即便对上电极层施加1.5V电压，相应的超晶格薄膜单元仍然保持高阻态。此时，阻值较大，电流较小，取样电阻上的电压较小且并未达到1V，所以输出为“0”。
在对第一逆压电层、第二逆压电层施加3V控制电压之后(曲线2，此时阈值电压降低为1V)，对上电极层同样施加1.5V电压之后，相应的超晶格薄膜单元已经发生了阻值的突变，转变为低阻态。此时，阻值较小，电流较大，取样电阻上的电压较大足以达到1V，所以输出为“1”。
而且从图11中可以明显看出，当超晶格存算一体器的上电极层未施加电压时，不管有没有对第一逆压电层、第二逆压电层施加控制电压，超晶格存算一体器的阻值均不可能发生突变，而是一直保持高阻态，所以输出恒为“0”。
综上可知，当且仅当超晶格存算一体器的上电极层与第一逆压电层、第二逆压电层同时施加合适大小的电脉冲(同时输入“1”)时，超晶格薄膜单元才有可能发生阻值的突变，即输出为“1”，以上即是利用超晶格相变存储材料阈值电压的变化实现“与”逻辑功能的原理。
本实施例还提供了一种相变存储器，包括由上述阈值电压可调的三端超晶格存算一体器组成的存储阵列，还包括控制电路、字线译码器、位线译码器、逆压电层线路译码器和其它外围电路；其中，字线译码器与沿着存储阵列的行方向排列的多条字线电连接；位线译码器与沿着存储阵列的列方向排列的多条位线电连接；逆压电层线路译码器通过多条逆压电层线路与存储阵列中的各第一逆压电层、第二逆压电层相连；控制电路可采用通用处理器或本领域常用的逻辑电路实现；其它外围电路包括但不限于电源电路、感测电路等。
本发明提供的一种阈值电压可调的三端超晶格存算一体器及其制备方法，分别在下电极与超晶格薄膜之间、超晶格薄膜与上电极之间设置逆压电层，通过在两个逆压电层上施加不同的电脉冲使超晶格薄膜产生不同的拉应力，来调节超晶格薄膜中的相变材料发生原子层翻转的能量势垒；具有此种结构的超晶格相变单元在相变过程的阈值电压可被外部施加电压所调控，这种阈值电压可调的特点使超晶格相变存储单元能够执行简单的逻辑运算，实现存算一体，从而计算过程及存储过程集成到同一种超晶格相变存储器中，不仅有利于降低现有计算机的功耗，而且有利于提升数据处理速度。
本领域的技术人员容易理解，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种阈值电压可调的三端超晶格存算一体器，包括衬底层以及依次沉积在所述衬底层上的下电极层、超晶格薄膜、上电极层；其特征在于，还包括第一逆压电层和第二逆压电层；
所述第一逆压电层形成于下电极层与超晶格薄膜之间，且该第一逆压电层内局部填充有用于连通下电极层和超晶格薄膜的加热层；
所述第二逆压电层形成于超晶格薄膜与上电极层之间，所述上电极层具有贯穿第二逆压电层与超晶格薄膜表面接触的凸起结构；
第一逆压电层、第二逆压电层材料的晶格常数可响应于外部施加电压而增大，对与之接触的超晶格薄膜产生面内拉应力，以使超晶格薄膜在所述面内拉应力的作用下调节相变过程中的阈值电压。
2.如权利要求1所述的三端超晶格存算一体器，其特征在于，所述第一逆压电层、第二逆压电层的材料为压电陶瓷材料，所述压电陶瓷材料选自PbNb2O6、PbTiO3、PbZrO3、BaTiO3中的任意一种。
3.如权利要求1或2所述的三端超晶格存算一体器，其特征在于，所述超晶格薄膜包括交替生长的第一相变层和第二相变层，其超晶格周期数为5-100；
单个超晶格周期内的第一相变层和第二相变层的沉积厚度之比为1:10～10:1，沉积厚度之和为2-10nm。
4.如权利要求1或2所述的三端超晶格存算一体器，其特征在于，所述第一相变层和第二相变层的相变材料为Sb单质、Ge-Te二元化合物、Ge-Sb二元化合物、Sb-Te二元化合物、Bi-Te二元化合物、In-Se二元化合物、Ge-Sb-Te三元化合物、Ge-Bi-Te三元化合物、Ge-Sb-Bi-Te四元化合物或者它们经元素掺杂形成的化合物中化学式不同的任意两种；
掺杂的元素为C、Cu、N、O、Si、Sc、Ti、Ag、In中的至少一种。
5.如权利要求4所述的三端超晶格存算一体器，其特征在于，所述第一相变层和第二相变层的相变材料选自GeTe、GeSb、Sb2Te3、Bi2Te3、Ge2Sb2Te5、Ge1Sb2Te4中任意不同的两种。
6.如权利要求1或2所述的三端超晶格存算一体器，其特征在于，所述上电极、下电极层的材料选自Al、W、Ag、Cu、Au、Pt、Ti3W7中的任意一种；
所述加热层的材料选自W、TiN、Ti3W7中的任意一种。
7.一种三端超晶格存算一体器的制备方法，其特征在于，包括以下步骤：
提供一衬底层，在所述衬底层上依次沉积下电极层和第一逆压电层；
开设第一通孔，所述第一通孔贯穿第一逆压电层与下电极层表面接触，在所述第一通孔内部填充加热层；
在所述加热层和第一逆压电层的表面交替生长第一相变层和第二相变层，形成超晶格薄膜；
在所述超晶格薄膜的表面沉积第二逆压电层，并在所述第二逆压电层内部开设第二通孔，所述第二通孔贯穿第二逆压电层与超晶格薄膜表面接触；
形成覆盖第二逆压电层及第二通孔的上电极层。
8.如权利要求7所述的制备方法，其特征在于，所述第一逆压电层、第二逆压电层的材料为压电陶瓷材料，所述压电陶瓷材料选自PbNb2O6、PbTiO3、PbZrO3、BaTiO3中的任意一种。
9.如权利要求7或8所述的三端超晶格存算一体器，其特征在于，所述第一相变层和第二相变层的相变材料为Sb单质、Ge-Te二元化合物、Ge-Sb二元化合物、Sb-Te二元化合物、Bi-Te二元化合物、In-Se二元化合物、Ge-Sb-Te三元化合物、Ge-Bi-Te三元化合物、Ge-Sb-Bi-Te四元化合物或者它们经元素掺杂形成的化合物中化学式不同的任意两种；
掺杂的元素为C、Cu、N、O、Si、Sc、Ti、Ag、In中的至少一种。
10.如权利要求9所述的三端超晶格存算一体器，其特征在于，所述第一相变层和第二相变层的相变材料选自GeTe、GeSb、Sb2Te3、Bi2Te3、Ge2Sb2Te5、Ge1Sb2Te4中任意不同的两种。
CN201910818245.8A 2019-08-30 2019-08-30 一种阈值电压可调的三端超晶格存算一体器及其制备方法 Active CN110534645B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202011200846.1A CN112397646B (zh) 2019-08-30 2019-08-30 三端超晶格存算一体器的阈值电压调节方法
CN201910818245.8A CN110534645B (zh) 2019-08-30 2019-08-30 一种阈值电压可调的三端超晶格存算一体器及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910818245.8A CN110534645B (zh) 2019-08-30 2019-08-30 一种阈值电压可调的三端超晶格存算一体器及其制备方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN202011200846.1A Division CN112397646B (zh) 2019-08-30 2019-08-30 三端超晶格存算一体器的阈值电压调节方法

Publications (2)

Publication Number Publication Date
CN110534645A true CN110534645A (zh) 2019-12-03
CN110534645B CN110534645B (zh) 2020-12-11

Family

ID=68666006

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201910818245.8A Active CN110534645B (zh) 2019-08-30 2019-08-30 一种阈值电压可调的三端超晶格存算一体器及其制备方法
CN202011200846.1A Active CN112397646B (zh) 2019-08-30 2019-08-30 三端超晶格存算一体器的阈值电压调节方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN202011200846.1A Active CN112397646B (zh) 2019-08-30 2019-08-30 三端超晶格存算一体器的阈值电压调节方法

Country Status (1)

Country Link
CN (2) CN110534645B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113346012A (zh) * 2021-04-30 2021-09-03 华中科技大学 一种非熔融超晶格相变薄膜材料
CN113834856A (zh) * 2020-06-24 2021-12-24 中国科学院福建物质结构研究所 一种大尺寸超晶格薄膜及其制备方法和用途

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100403405C (zh) * 2004-10-21 2008-07-16 株式会社日立制作所 相变存储器
US20100073997A1 (en) * 2008-09-19 2010-03-25 International Business Machines Corporation Piezo-driven non-volatile memory cell with hysteretic resistance
US20100309714A1 (en) * 2009-06-08 2010-12-09 Micron Technology, Inc. Methods, structures, and devices for reducing operational energy in phase change memory
CN103403804A (zh) * 2010-12-10 2013-11-20 国际商业机器公司 带有压电或铁电应力诱发垫的相变材料单元
US9547819B1 (en) * 2015-11-23 2017-01-17 International Business Machines Corporation Phase-change material time-delay element for neuromorphic networks
CN109686838A (zh) * 2017-10-18 2019-04-26 旺宏电子股份有限公司 类超晶格（superlattice-like）开关元件

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7602105B2 (en) * 2007-04-24 2009-10-13 Uchicago Argonne, Llc Piezoelectrically actuated ultrananocrystalline diamond tip array integrated with ferroelectric or phase change media for high-density memory
CN103065679B (zh) * 2012-12-03 2016-06-22 中国科学技术大学 电场写入电阻读出固态存储元器件、存储器及其读写方法
CN105244362B (zh) * 2015-10-21 2018-05-04 杭州电子科技大学 一种基于ZnO压电效应的低功耗柔性阻变存储器及其制备方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100403405C (zh) * 2004-10-21 2008-07-16 株式会社日立制作所 相变存储器
US20100073997A1 (en) * 2008-09-19 2010-03-25 International Business Machines Corporation Piezo-driven non-volatile memory cell with hysteretic resistance
US20100309714A1 (en) * 2009-06-08 2010-12-09 Micron Technology, Inc. Methods, structures, and devices for reducing operational energy in phase change memory
CN103403804A (zh) * 2010-12-10 2013-11-20 国际商业机器公司 带有压电或铁电应力诱发垫的相变材料单元
US9547819B1 (en) * 2015-11-23 2017-01-17 International Business Machines Corporation Phase-change material time-delay element for neuromorphic networks
CN109686838A (zh) * 2017-10-18 2019-04-26 旺宏电子股份有限公司 类超晶格（superlattice-like）开关元件

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113834856A (zh) * 2020-06-24 2021-12-24 中国科学院福建物质结构研究所 一种大尺寸超晶格薄膜及其制备方法和用途
CN113834856B (zh) * 2020-06-24 2023-07-21 中国科学院福建物质结构研究所 一种大尺寸超晶格薄膜及其制备方法和用途
CN113346012A (zh) * 2021-04-30 2021-09-03 华中科技大学 一种非熔融超晶格相变薄膜材料

Also Published As

Publication number Publication date
CN110534645B (zh) 2020-12-11
CN112397646B (zh) 2022-08-12
CN112397646A (zh) 2021-02-23

Similar Documents

Publication Publication Date Title
TWI335662B (en) Memory cell with memory material insulation and manufacturing method
CN110931635B (zh) 低密度变化的超晶格相变薄膜、相变存储器及其制备方法
TWI321357B (en) Programmable resistive ram and manufacturing method
US7560337B2 (en) Programmable resistive RAM and manufacturing method
TWI385796B (zh) 具有二極體結構之可程式電阻記憶體
TWI323937B (en) Memory cell device and manufacturing method
JP5957375B2 (ja) 相変化メモリ
TW200820422A (en) Memory cell device with circumferentially-extending memory element
TWI325164B (en) Method for manufacturing a resistor random access memory with a self-aligned air gap insulator
CN110556476A (zh) 二维材料改良的超晶格相变薄膜、相变存储器及制备方法
CN104795493A (zh) 一种基于纳米线阵列的忆阻器及其制备方法
TW200921855A (en) Method for making self aligning pillar memory cell device
CN110212088B (zh) 一种二维材料相变存储单元
KR102143440B1 (ko) 3차원 뉴로모픽 소자 및 그 제조방법
US8344347B2 (en) Multi-layer electrode structure
CN110534645A (zh) 一种阈值电压可调的三端超晶格存算一体器及其制备方法
CN110571235A (zh) 一种三维超晶格相变存储阵列及其制备方法与应用
TW200822295A (en) Method for manufacturing a resistor random access memory with reduced active area and reduced contact areas
TWI327381B (en) Apparatus, fabrication method and operating method and for non-volatile multi-bit memory
CN114665013A (zh) 一种具有环形侧壁的高一致性忆阻器及其制备方法
JP6270600B2 (ja) 相変化メモリ
TWI329356B (en) Multilevel-cell memory structures employing multi-memory layers with tungsten oxides and manufacturing method
CN115084368A (zh) 一种基于导电丝电极的相变存储器及其制备方法
CN110534644B (zh) 一种双向生长的超晶格相变单元的制备方法及相变存储器
TWI322993B (en) Programmable resistance random access memory and method of forming the same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant