CN110444516A - 一种无引线框架的半导体封装结构及其制备方法 - Google Patents

一种无引线框架的半导体封装结构及其制备方法 Download PDF

Info

Publication number
CN110444516A
CN110444516A CN201910723521.2A CN201910723521A CN110444516A CN 110444516 A CN110444516 A CN 110444516A CN 201910723521 A CN201910723521 A CN 201910723521A CN 110444516 A CN110444516 A CN 110444516A
Authority
CN
China
Prior art keywords
chip
area
bonding
copper
electroplated layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201910723521.2A
Other languages
English (en)
Inventor
刘义芳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Huayi Microelectronics Co Ltd
Original Assignee
Huayi Microelectronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Huayi Microelectronics Co Ltd filed Critical Huayi Microelectronics Co Ltd
Priority to CN201910723521.2A priority Critical patent/CN110444516A/zh
Publication of CN110444516A publication Critical patent/CN110444516A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/49—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions wire-like arrangements or pins or rods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

本发明公开了一种无引线框架的半导体封装结构及其制备方法，该结构包括：金属基板，其被分割成相互独立的至少一个分割区域，分割区域包括两个外部连接引脚区和至少一个芯片键合区；至少一个芯片，其分别设置在芯片键合区的上表面，芯片和外部连接引脚区之间通过键合线互连；封装材料，其封装金属基板、芯片和键合线。本发明在整个封装的过程和材料清单中，没有传统封装所需要的引线框架，采用的是在薄铜片上生长芯片键合区和外部连接引脚区等，从而实现了更小的体积和更高的器件密度，制备过程也具有更高的效率和更低的成本。

Description

一种无引线框架的半导体封装结构及其制备方法
技术领域
本发明涉及半导体制造技术领域，具体涉及一种无引线框架的半导体封装结构及其制备方法。
背景技术
在半导体的封装过程中，通常采用引线框架作为芯片载体，引线框架是一种借助于键合材料实现芯片内部电路引出端与外引线的电气连接，形成电气回路的关键结构件，它起到了和外部导线连接的桥梁作用，绝大部分的半导体集成块中都需要使用引线框架，引线框架是电子信息产业中重要的基础材料。
然而，随着半导体集成度增加和终端电子产品体积缩小的发展，基于引线框架的半导体封装结构也具有了局限性。特别地，应用在电机的控制系统中时，由于其有些应用场合需要的动力并不大，电机的体积也相对较小，这也相应需要电机控制系统具有更小的体积和更大的功能密度。然而，受限于器件封装的引线框架，不可能做很复杂的互连关系，也没法把各种功能的芯片集成封装到一个较小的封装体内，无法满足使用需求。因此，需要对现有的基于引线框架的半导体封装结构及其对应的制备方法进行改进，以使半导体封装结构能够具有更小的体积和更高的器件密度等。
发明内容
本发明实施例提供一种无引线框架的半导体封装结构及其制备方法，以解决现有技术中基于引线框架的半导体封装结构无法实现更小的体积和更高的器件密度而不能满足使用需求的问题。
第一方面，本发明实施例提供一种无引线框架的半导体封装结构，包括：
金属基板，其被分割成相互独立的至少一个分割区域，所述分割区域包括两个外部连接引脚区和至少一个芯片键合区；
至少一个芯片，其分别设置在所述芯片键合区的上表面，所述芯片键合区至少覆盖所述芯片对应的区域，所述芯片和所述外部连接引脚区之间通过键合线互连；
封装材料，其封装所述金属基板、所述芯片和所述键合线，并至少使两个所述外部连接引脚区的相对向外的一侧外露出所述封装材料。
作为本发明第一方面的优选方式，所述分割区域还包括至少一个互连线路区，所述芯片、所述外部连接引脚区和所述互连线路区之间通过所述键合线互连。
作为本发明第一方面的优选方式，所述芯片键合区的上表面与所述芯片之间还设置有芯片键合材料。
作为本发明第一方面的优选方式，所述芯片键合材料为导电胶、银浆或锡膏中的至少一种。
作为本发明第一方面的优选方式，所述金属基板包括金电镀层和铜电镀层，其中所述铜电镀层位于所述金电镀层的上方。
作为本发明第一方面的优选方式，所述金电镀层的厚度为0.9～1.1μm，所述铜电镀层的厚度为100～200μm。
作为本发明第一方面的优选方式，所述芯片包括控制芯片、功率MOSFET芯片和驱动芯片。
第二方面，本发明实施例提供一种无引线框架的半导体封装结构的制备方法，包括：
在铜片基板上表面的分割区域上进行电镀操作，形成包括金电镀层和铜电镀层的金属基板，所述分割区域包括两个外部连接引脚区和至少一个芯片键合区；
将至少一个芯片通过芯片键合材料分别设置在所述芯片键合区的上表面，所述芯片键合区至少覆盖所述芯片对应的区域，并通过键合线将所述芯片和所述外部连接引脚区互连；
通过封装材料封装所述金属基板、所述芯片和所述键合线，并至少使两个所述外部连接引脚区的相对向外的一侧外露出所述封装材料；
腐蚀去除所述铜片基板。
作为本发明第二方面的优选方式，所述分割区域还包括至少一个互连线路区，通过所述键合线将所述芯片、所述外部连接引脚区和所述互连线路区互连。
作为本发明第二方面的优选方式，所述在铜片基板上表面的分割区域上进行电镀操作，形成包括金电镀层和铜电镀层的金属基板包括：
在所述铜片基板上表面涂覆光刻胶，形成光刻胶层；
通过显影工艺去除所述光刻胶层上位于所述分割区域上方的部分，形成至少一个光刻胶开窗区；
在所述光刻胶开窗区内依次进行金电镀操作和铜电镀操作，形成包括金电镀层和铜电镀层的金属基板；
去除所述光刻胶层上的剩余部分。
本发明实施例提供的无引线框架的半导体封装结构及其制备方法，对现有的基于引线框架的半导体封装结构及其对应的制备方法进行了改进，在整个封装的过程和材料清单中，没有传统封装所需要的引线框架，采用的是在薄铜片上生长芯片键合区和外部连接引脚区等，从而实现了比传统的基于引线框架的半导体封装结构更小的体积和更高的器件密度，制备过程也具有更高的效率和更低的成本。
同时，相比较传统的半导体封装结构中每个芯片都是分开的而需要进一步进行整合的方式，其具有集成度高、使用方便、可靠性高等特点。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的一种无引线框架的半导体封装结构的结构示意图；
图2为本发明实施例提供的一种无引线框架的半导体封装结构的制备方法的流程示意图；
图3为本发明实施例提供的铜片基板的示意图；
图4为本发明实施例提供的在铜片基板上表面形成光刻胶层后的示意图；
图5为本发明实施例提供的在光刻胶层上形成光刻胶开窗区后的示意图；
图6为本发明实施例提供的在光刻胶开窗区内形成金电镀层后的示意图；
图7为本发明实施例提供的再在光刻胶开窗区内形成铜电镀层后的示意图；
图8为本发明实施例提供的去除光刻胶层上剩余部分后的示意图；
图9为本发明实施例提供的在芯片键合区的上表面印刷芯片键合材料后的示意图；
图10为本发明实施例提供的将芯片设置在芯片键合区的上表面后的示意图；
图11为本发明实施例提供的通过键合线将芯片、外部连接引脚区和互连线路区互连后的示意图；
图12为本发明实施例提供的通过封装材料封装金属基板、芯片和键合线后的示意图；
图13为本发明实施例提供的去除铜片基板后的示意图；
图14为本发明实施例提供的将封装材料划开形成独立产品的示意图。
其中，100、金属基板，101、金电镀层，102、铜电镀层，100-1、外部连接引脚区，100-2、芯片键合区，100-3、互连线路区，200、芯片键合材料，300、键合线，400、控制芯片，500、功率MOSFET芯片，600、驱动芯片，700、封装材料，800、铜片基板，900、光刻胶层，901、光刻胶开窗区。
具体实施方式
为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。
电机作为一种执行部件，在人类生活和生产中作为人类手和脚的拓展，起到了非常重要的作用。不同类型的电机，为了让其运转于不同速度和扭矩下，需要做相应的控制。一般地，电机控制系统需要的主要元件有控制芯片、功率MOSFET芯片和驱动芯片。
在实际应用中，有些应用场合需要的动力并不大，电机的体积也相对较小，这也相应需要电机控制系统要具有更小的体积和更大的功能密度。然而，受限于封装的引线框架，不可能做很复杂的互连关系，也没法把各种功能的芯片集成封装到一个封装体内，因此，有必要提出一种电机控制系统的无引线框架封装及制备流程，以满足使用需求。
本发明实施例公开了一种无引线框架的半导体封装结构，参照图1所示，该结构主要包括：
金属基板100，其被分割成相互独立的至少一个分割区域，分割区域包括两个外部连接引脚区100-1和至少一个芯片键合区100-2；
至少一个芯片，其分别设置在芯片键合区100-2的上表面，芯片键合区100-2至少覆盖芯片对应的区域，芯片和外部连接引脚区100-1之间通过键合线300互连；
封装材料700，其封装金属基板100、芯片和键合线300，并至少使两个外部连接引脚区100-1的相对向外的一侧外露出封装材料700。
本实施例中，根据实际的设置需求，将金属基板分割成相互独立的若干个分割区域，分割区域需至少包括两个外部连接引脚区和若干个芯片键合区。其中，两个外部连接引脚区用于与外部的器件连接，芯片键合区分别用于键合各个芯片。
各个芯片键合在与其对应的芯片键合区后，再将各个芯片分别与外部连接引脚区和互连线路区通过键合线实现互连。最后，将金属基板、芯片和键合线通过封装材料进行封装即可，需使两个外部连接引脚区的相对向外的一侧外露出封装材料。
上述结构中，没有传统封装所需要的引线框架，采用的是在薄铜片上生长芯片键合区和外部连接引脚区等，从而实现了比传统的基于引线框架的半导体封装结构更小的体积和更高的器件密度，制备过程也具有更高的效率和更低的成本。
同时，相比较传统的半导体封装结构中每个芯片都是分开的而需要进一步进行整合的方式，其具有集成度高、使用方便、可靠性高等特点。
优选地，分割区域还包括至少一个互连线路区100-3，芯片、外部连接引脚区100-1和互连线路区100-3之间通过键合线300互连。
具体地，互连线路区是用来替代一部分跨度过大或会出现交丝状况的键合线，同时它也能替代键合线来通过较大电流。因此，一般情况下，如果只通过键合线就能完成各个芯片和外部连接引脚区之间的互连关系并达到过电流能力，则无需另行设置互连线路区。
同样地，互连线路区设置的数量和位置也依据具体情况而定，本领域技术人员能够根据实际情况对其进行设置，在此不再赘述。本实施例中，在两个芯片键合区之间设置了一个互连线路区。
优选地，金属基板100包括金电镀层101和铜电镀层102，其中铜电镀层102位于金电镀层101的上方。
具体地，芯片键合区、互连线路区和外部连接引脚区即位于金属基板的上表面，在铜电镀层形成的薄铜片上生长芯片键合区、互连线路区和外部连接引脚区后，同时还会在薄铜片的下方设置一层由金电镀层形成的薄金片。
在封装结构的制备过程中，需要腐蚀掉金属基板下方的铜片基板时，金电镀层可以保护芯片键合区、互连线路区和外部引脚区的铜电镀层不被腐蚀，同时金电镀层也能作为成品芯片引脚的防氧化层。
优选地，金电镀层的厚度为0.9～1.1μm，铜电镀层的厚度为100～200μm。
具体地，根据实际使用需求，金电镀层不需要太厚，将其厚度设置为0.9～1.1μm时即可满足使用需求，而铜电镀层的厚度则需要设置为100～200μm才能满足使用需求。
优选地，芯片键合区100-2的上表面与芯片之间还设置有芯片键合材料200。
具体地，对产品进行封装前，先用芯片键合材料将多个芯片分别键合在与之对应的芯片键合区的上表面上。
优选地，芯片键合材料200为导电胶、银浆或锡膏中的至少一种。
具体地，芯片键合材料优选这几种材料，能够达到较好的键合效果。
优选地，芯片包括控制芯片400、功率MOSFET芯片500和驱动芯片600。
具体地，将其应用在电机控制系统中时，根据不同的电机驱动产品，所采用的驱动芯片和功率MOSFET芯片的数量会有所不同，但相对连接关系和结构是一样的。比如，直流有刷电机要采用2颗驱动芯片和4颗功率MOSFET芯片，而三相直流无刷电机则要采用3颗驱动芯片和6颗功率MOSFET芯片。
本实施例对选取的各类芯片的具体数量不做限定，同时芯片的种类也可以根据应用场景和需求的不同由本领域技术人员自行选取，本发明实施例中仅以应用在电机控制系统中为例进行说明。
同样地，与芯片对应的芯片键合区的数量和大小等，均与所设置芯片的数量和大小相对应。
优选地，键合线300由金或铜金属材料制成。
具体地，键合线采用金或铜金属材料制成。一般情况下，作为信号间的互连线时，键合线采用金线较佳；而作为较大的电流通路间的互连线时，键合线采用铜线较佳。
为了更清楚的介绍本发明实施例提供的无引线框架的半导体封装结构，以下结合无引线框架的半导体封装结构的制备方法来更详细的介绍本发明实施例提供的无引线框架的半导体封装结构。
本发明实施例提供一种无引线框架的半导体封装结构的制备方法，参照图2所示，该制备方法主要包括：
201、在铜片基板800上表面的分割区域上进行电镀操作，形成包括金电镀层101和铜电镀层102的金属基板100，分割区域包括两个外部连接引脚区100-1和至少一个芯片键合区100-2；
202、将至少一个芯片通过芯片键合材料200分别设置在芯片键合区100-2的上表面，芯片键合区100-2至少覆盖芯片对应的区域，并通过键合线300将芯片和外部连接引脚区100-1互连；
203、通过封装材料700封装金属基板100、芯片和键合线300，并至少使两个外部连接引脚区100-1的相对向外的一侧外露出封装材料700；
204、腐蚀去除铜片基板800。
本实施例中，铜片基板上表面的分割区域是根据实际的需求设置的，即根据半导体封装结构中包括的芯片的数量和大小来预先设置的。
本实施例中，芯片包括控制芯片、功率MOSFET芯片和驱动芯片，因此对应设置了三个芯片键合区。
进一步地，分割区域还包括至少一个互连线路区100-3，通过键合线300将芯片、外部连接引脚区100-1和互连线路区100-3互连。
具体地，互连线路区是用来替代一部分跨度过大或会出现交丝状况的键合线，同时它也能替代键合线来通过较大电流。因此，一般情况下，如果只通过键合线就能完成各个芯片和外部连接引脚区之间的互连关系并达到过电流能力，则无需另行设置互连线路区。
本实施例中，在分别设置功率MOSFET芯片和驱动芯片的两个芯片键合区之间设置了一个互连线路区。
进一步地，上述步骤201可按照如下方式具体实施：
2011、在铜片基板800上表面涂覆光刻胶，形成光刻胶层900；
2012、通过显影工艺去除光刻胶层900上位于分割区域上方的部分，形成至少一个光刻胶开窗区901；
2013、在光刻胶开窗区901内依次进行金电镀操作和铜电镀操作，形成包括金电镀层101和铜电镀层102的金属基板100；
2014、去除光刻胶层900上的剩余部分。
参照图3～图14所示，参照图3～图14提供了一种无引线框架的半导体封装结构的制备方法的具体实施过程，结合图3～图14可以进一步详细了解整个制备方法。
如图3所示，该图表示的为铜片基板未做处理时的结构，铜片基板是一整块较薄的铜制薄板。
如图4所示，在铜片基板上表面均匀涂覆光刻胶，形成一层厚度相同的光刻胶层。
如图5所示，通过显影工艺去除光刻胶层上位于分割区域上方的部分，形成若干个相互独立的光刻胶开窗区。
如图6所示，在各个光刻胶开窗区内进行金电镀操作，在光刻胶开窗区内形成金电镀层，该金电镀层覆盖在铜片基板的上表面上。
如图7所示，在各个光刻胶开窗区内再次进行铜电镀操作，在光刻胶开窗区内形成铜电镀层，该铜电镀层覆盖在金电镀层的上表面上，这两层电镀层即形成了前述无引线框架的半导体封装结构中的金属基板。
如图8所示，两次电镀操作完成后，去除光刻胶层上剩余的部分，使上述形成的金属基板被分割成相互独立的若干个分割区域，分割区域包括两个外部连接引脚区、若干个芯片键合区和若干个互连线路区。
如图9所示，在各个芯片键合区的上表面依次印刷芯片键合材料。
如图10所示，将各个芯片通过芯片键合材料分别设置在对应的芯片键合区的上表面，芯片键合区应至少覆盖芯片对应的区域，设置的芯片包括控制芯片、功率MOSFET芯片和驱动芯片。
如图11所示，通过键合线将控制芯片、功率MOSFET芯片和驱动芯片、两个外部连接引脚区和互连线路区互连起来。
如图12所示，通过封装材料将金属基板、芯片和键合线封装起来。
需要说明的是，在实际生产中，铜片基板上会包含多颗产品，呈矩阵排列，多颗产品作为一模一起加工，因此上述封装过程中并未使两个外部连接引脚区的相对向外的一侧外露出封装材料，需做进一步的划片加工。
如图13所示，通过腐蚀方式去除封装材料下方的铜片基板。
如图14所示，对上述封装完成的半导体封装结构进行测试，在测试完成后，以划片的方式按照图中所示的虚线划开，使两个外部连接引脚区的相对向外的一侧外露出封装材料，成为独立的产品，最终形成的半导体封装结构产品如图1所示。
本发明实施例提供的无引线框架的半导体封装结构及其制备方法，对现有的基于引线框架的半导体封装结构及其对应的制备方法进行了改进，在整个封装的过程和材料清单中，没有传统封装所需要的引线框架，采用的是在薄铜片上生长芯片键合区、互连线路区和外部连接引脚区等，从而实现了比传统的基于引线框架的半导体封装结构更小的体积和更高的器件密度，制备过程也具有更高的效率和更低的成本。
同时，相比较传统的半导体封装结构中每个芯片都是分开的而需要进一步进行整合的方式，其具有集成度高、使用方便、可靠性高等特点。
需要说明的是，对于上述方法的实施例，为了简单描述，故将其都表述为一系列的动作组合，但是本领域技术人员应该知悉，本发明并不受所描述的动作顺序的限制。其次，本领域技术人员也应该知悉，说明书中所描述的实施例均属于优选实施例，所涉及的动作并不一定是本发明所必须的。
在本发明的描述中，需要说明的是，术语“上”、“下”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
在本发明的描述中，还需要说明的是，除非另有明确的规定和限定，术语“设置”、“安装”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
在本发明的上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种无引线框架的半导体封装结构，其特征在于，包括：
金属基板，其被分割成相互独立的至少一个分割区域，所述分割区域包括两个外部连接引脚区和至少一个芯片键合区；
至少一个芯片，其分别设置在所述芯片键合区的上表面，所述芯片键合区至少覆盖所述芯片对应的区域，所述芯片和所述外部连接引脚区之间通过键合线互连；
封装材料，其封装所述金属基板、所述芯片和所述键合线，并至少使两个所述外部连接引脚区的相对向外的一侧外露出所述封装材料。
2.根据权利要求1所述的封装结构，其特征在于，所述分割区域还包括至少一个互连线路区，所述芯片、所述外部连接引脚区和所述互连线路区之间通过所述键合线互连。
3.根据权利要求1所述的封装结构，其特征在于，所述芯片键合区的上表面与所述芯片之间还设置有芯片键合材料。
4.根据权利要求3所述的封装结构，其特征在于，所述芯片键合材料为导电胶、银浆或锡膏中的至少一种。
5.根据权利要求1所述的封装结构，其特征在于，所述金属基板包括金电镀层和铜电镀层，其中所述铜电镀层位于所述金电镀层的上方。
6.根据权利要求5所述的封装结构，其特征在于，所述金电镀层的厚度为0.9～1.1μm，所述铜电镀层的厚度为100～200μm。
7.根据权利要求1所述的封装结构，其特征在于，所述芯片包括控制芯片、功率MOSFET芯片和驱动芯片。
8.一种无引线框架的半导体封装结构的制备方法，其特征在于，包括：
在铜片基板上表面的分割区域上进行电镀操作，形成包括金电镀层和铜电镀层的金属基板，所述分割区域包括两个外部连接引脚区和至少一个芯片键合区；
将至少一个芯片通过芯片键合材料分别设置在所述芯片键合区的上表面，所述芯片键合区至少覆盖所述芯片对应的区域，并通过键合线将所述芯片和所述外部连接引脚区互连；
通过封装材料封装所述金属基板、所述芯片和所述键合线，并至少使两个所述外部连接引脚区的相对向外的一侧外露出所述封装材料；
腐蚀去除所述铜片基板。
9.根据权利要求8所述的制备方法，其特征在于，所述分割区域还包括至少一个互连线路区，通过所述键合线将所述芯片、所述外部连接引脚区和所述互连线路区互连。
10.根据权利要求8所述的制备方法，其特征在于，所述在铜片基板上表面的分割区域上进行电镀操作，形成包括金电镀层和铜电镀层的金属基板包括：
在所述铜片基板上表面涂覆光刻胶，形成光刻胶层；
通过显影工艺去除所述光刻胶层上位于所述分割区域上方的部分，形成至少一个光刻胶开窗区；
在所述光刻胶开窗区内依次进行金电镀操作和铜电镀操作，形成包括金电镀层和铜电镀层的金属基板；
去除所述光刻胶层上的剩余部分。
CN201910723521.2A 2019-08-07 2019-08-07 一种无引线框架的半导体封装结构及其制备方法 Pending CN110444516A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910723521.2A CN110444516A (zh) 2019-08-07 2019-08-07 一种无引线框架的半导体封装结构及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910723521.2A CN110444516A (zh) 2019-08-07 2019-08-07 一种无引线框架的半导体封装结构及其制备方法

Publications (1)

Publication Number Publication Date
CN110444516A true CN110444516A (zh) 2019-11-12

Family

ID=68433508

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910723521.2A Pending CN110444516A (zh) 2019-08-07 2019-08-07 一种无引线框架的半导体封装结构及其制备方法

Country Status (1)

Country Link
CN (1) CN110444516A (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101131980A (zh) * 2006-08-23 2008-02-27 南茂科技股份有限公司 具有阵列接垫的晶片封装构造及其制造方法
CN103474358A (zh) * 2013-09-29 2013-12-25 华进半导体封装先导技术研发中心有限公司 多圈qfn封装引线框架制备方法
CN103762212A (zh) * 2014-01-24 2014-04-30 矽力杰半导体技术(杭州)有限公司 应用于开关型调节器的集成电路组件
CN210296344U (zh) * 2019-08-07 2020-04-10 华羿微电子股份有限公司 一种无引线框架的半导体封装结构

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101131980A (zh) * 2006-08-23 2008-02-27 南茂科技股份有限公司 具有阵列接垫的晶片封装构造及其制造方法
CN103474358A (zh) * 2013-09-29 2013-12-25 华进半导体封装先导技术研发中心有限公司 多圈qfn封装引线框架制备方法
CN103762212A (zh) * 2014-01-24 2014-04-30 矽力杰半导体技术(杭州)有限公司 应用于开关型调节器的集成电路组件
CN210296344U (zh) * 2019-08-07 2020-04-10 华羿微电子股份有限公司 一种无引线框架的半导体封装结构

Similar Documents

Publication Publication Date Title
US6723585B1 (en) Leadless package
CN103367300B (zh) 引线框、半导体装置以及引线框的制造方法
CN103515260B (zh) 封装内封装及其形成方法
TWI305410B (en) Multi-chip package structure
JP4406497B2 (ja) スタックドチップサイズパッケージの製造方法
CN109494200A (zh) 形成具有增进可湿侧翼的经封装半导体装置的方法及结构
JPH08264697A (ja) 半導体リードフレーム構造およびその製造方法
CN101373761B (zh) 多芯片模块封装件
JPH0831560B2 (ja) 回路パツケージ・アセンブリ
JP2007088453A (ja) スタックダイパッケージを製造する方法
JP2001298147A (ja) 半導体装置及びその製造方法
TW201112387A (en) Multi-chip package and method of forming multi-chip package
TW201705426A (zh) 樹脂密封型半導體裝置及其製造方法
US7226813B2 (en) Semiconductor package
CN110444516A (zh) 一种无引线框架的半导体封装结构及其制备方法
CN107611092A (zh) 晶圆级芯片封装结构及其制备方法
CN101661918B (zh) 四方扁平无引脚封装
CN210296344U (zh) 一种无引线框架的半导体封装结构
TWI267958B (en) Semiconductor package with stilts for supporting dice
CN106898557A (zh) 集成有供电传输系统的封装件的封装方法
WO2009117006A1 (en) Apparatus and method for series connection of two die or chips in single electronics package
JPH11214434A (ja) 半導体素子とその製造方法
CN107093588B (zh) 一种芯片双面垂直封装结构及封装方法
JP2002033345A (ja) 樹脂封止型半導体装置の製造方法
CN102201348A (zh) 阵列切割式四方扁平无引脚封装方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination