CN110323184B - 薄膜覆晶封装结构 - Google Patents

薄膜覆晶封装结构 Download PDF

Info

Publication number
CN110323184B
CN110323184B CN201810480052.1A CN201810480052A CN110323184B CN 110323184 B CN110323184 B CN 110323184B CN 201810480052 A CN201810480052 A CN 201810480052A CN 110323184 B CN110323184 B CN 110323184B
Authority
CN
China
Prior art keywords
chips
chip
side surfaces
buffer
package structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810480052.1A
Other languages
English (en)
Other versions
CN110323184A (zh
Inventor
陈崇龙
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Chipmos Technologies Inc
Original Assignee
Chipmos Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Chipmos Technologies Inc filed Critical Chipmos Technologies Inc
Publication of CN110323184A publication Critical patent/CN110323184A/zh
Application granted granted Critical
Publication of CN110323184B publication Critical patent/CN110323184B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3142—Sealing arrangements between parts, e.g. adhesion promotors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83909—Post-treatment of the layer connector or bonding area
    • H01L2224/83951—Forming additional members, e.g. for reinforcing, fillet sealant

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Wire Bonding (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

一种薄膜覆晶封装结构，包括可挠性基材、多个引脚、二个芯片、缓冲件及封装胶体。多个引脚设置于可挠性基材上，并自芯片接合区内向外延伸。这二个芯片并列设置于芯片接合区内，且分别电性连接这些引脚。各芯片具有主动表面、相对于主动表面的背表面以及连接主动表面与背表面的多个侧表面。这些侧表面包括连接主动表面的短边的短边侧表面。这二个芯片以短边侧表面互相面对而并排设置。缓冲件设置于可挠性基材上且位于这二个芯片之间。封装胶体至少填充于各芯片与可挠性基材之间且覆盖各芯片的这些侧表面。缓冲件通过封装胶体与这二个芯片耦接。

Description

薄膜覆晶封装结构
技术领域
本发明涉及一种封装结构，尤其涉及一种薄膜覆晶封装结构。
背景技术
由于液晶显示器具有低消耗电功率、薄型量轻、解析度高、色彩饱和度高、寿命长等优点，因而广泛地应用在行动电话、笔记本电脑或台式电脑的液晶屏幕及液晶电视等与生活息息相关的电子产品。为配合液晶显示装置中超高数量的电性信号传输，目前普遍采用卷带自动接合(tape automatic bonding,TAB)技术进行驱动芯片的封装，而薄膜覆晶(chip on film,COF)封装结构便是其中一种应用卷带自动接合技术的封装结构。
随着科技不断的进步，电子产品的功能需求也越来越多，芯片的体积电路密度因此必须不断地提高，液晶显示装置的驱动芯片亦然。液晶显示装置的驱动芯片上的高I/O端点数使得I/O端点的配置集中于芯片主动面上的相对两侧，驱动芯片的外型因此设计成长宽差异颇大的细长型。为能容置更多的I/O端点，驱动芯片的长度也须增长。然而，增长芯片虽然可以增加端点数量，但长度过长的细长型芯片极容易断裂且较难操作，因此，改以两颗并排的芯片来取代一颗加长芯片。但两颗并排的芯片之间没有阻隔物时，可挠性基板弯曲即可能导致两颗并排的芯片互相碰撞挤压。当填充封装胶体于两颗芯片之间作阻隔保护时，又因为两颗芯片之间的位置缺乏支撑，填充于其中的封装胶体固化时产生收缩而导致整个薄膜覆晶封装结构产生于两芯片之间向下而两侧向上的翘曲现象，同样可能导致两颗芯片互相碰撞挤压，进而影响了电子产品的可靠度。
发明内容
本发明提供一种薄膜覆晶封装结构，可避免产生翘曲导致并排两芯片互相碰撞挤压，且可具有较佳的可靠度。
本发明的薄膜覆晶封装结构包括可挠性基材、多个引脚、二个芯片、缓冲件及封装胶体。可挠性基材具有芯片接合区。多个引脚设置于可挠性基材上，并自芯片接合区内向外延伸。这二个芯片并列设置于可挠性基材的芯片接合区内，且分别电性连接这些引脚。各芯片具有主动表面、相对于主动表面的背表面以及连接主动表面与背表面的多个侧表面。这些侧表面包括连接主动表面的短边的短边侧表面。这二个芯片以短边侧表面互相面对而并排设置。缓冲件设置于可挠性基材上且位于这二个芯片之间。封装胶体至少填充于各芯片与可挠性基材之间且覆盖各芯片的这些侧表面。缓冲件通过封装胶体与这二个芯片耦接。
基于上述，本发明的薄膜覆晶封装结构，利用在这二个并排设置的芯片的短边侧表面之间配置缓冲件，以在这二个芯片之间的位置提供阻隔与支撑，再以封装胶体填充于各芯片的短边侧表面与缓冲件之间的区域，以加强固定缓冲件与各芯片之间的相对位置并强化这二个芯片之间的区域的硬度。缓冲件在这二个芯片之间提供了阻隔与支撑，可避免薄膜覆晶封装结构因封装胶体固化收缩产生翘曲而造成这二个芯片互相碰撞挤压。此外，由于缓冲件的设置，减少了这二个芯片之间所填充的封装胶体的量，使得封装胶体的收缩程度随之降低。如此一来，可避免薄膜覆晶封装结构产生翘曲而造成这二个芯片互相碰撞挤压，进而可提高薄膜覆晶封装结构的可靠度。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1A是依照本发明一实施例的一种薄膜覆晶封装结构的示意图。
图1B是图1A的薄膜覆晶封装结构沿A-A’的剖面示意图。
图2A是依照本发明另一实施例的一种薄膜覆晶封装结构的示意图。
图2B是图2A的薄膜覆晶封装结构沿B-B’的剖面示意图。
图3A是依照本发明又一实施例的一种薄膜覆晶封装结构的示意图。
图3B是图3A的薄膜覆晶封装结构沿C-C’的截面示意图。
图4A是依照本发明又一实施例的一种薄膜覆晶封装结构的示意图。
图4B是图4A的薄膜覆晶封装结构沿D-D’的截面示意图。
图5A是依照本发明又一实施例的一种薄膜覆晶封装结构的示意图。图5B是图5A的薄膜覆晶封装结构沿E-E’的剖面示意图。
【符号说明】
100、100a、100b、100c、100d：薄膜覆晶封装结构
110：可挠性基材
112：芯片接合区
114：间隔区
120：引脚
130：芯片
132：主动表面
1322：短边
1324：长边
134：背表面
136：侧表面
1362：短边侧表面
1364：长边侧表面
138：凸块
150：缓冲件
152：顶面
154：第一侧面
156：第二侧面
160：封装胶体
162：第一胶体
1622：内侧部分
1626、1628：外侧部分
163：第一胶体
1632：内侧部分
1636、1638：外侧部分
164：第二胶体
170：防焊层
D：距离
H：长度
具体实施方式
图1A是依照本发明一实施例的一种薄膜覆晶封装结构的示意图。图1B是图1A的薄膜覆晶封装结构沿A-A’的剖面示意图。请参照图1A与图1B，在本实施例中，薄膜覆晶封装结构100包括可挠性基材110、多个引脚120、二个芯片130、缓冲件150及封装胶体160。可挠性基材110的材质例如是聚酰亚胺(PI)、聚酯树脂(PET)或其他可挠曲的绝缘材质，其中可挠性基材110具有芯片接合区112。这些引脚120设置于可挠性基材110上，并自芯片接合区112内向外延伸。接着，这二个芯片130并列设置于可挠性基材110的芯片接合区112内，且通过凸块138分别电性连接这些引脚120。在本实施例中，这二个芯片130之间的距离D例如是不大于10毫米。
详细来说，各芯片130具有主动表面132、相对于主动表面132的背表面134以及连接主动表面132与背表面134的多个侧表面136。其中，各芯片130的主动表面132分别具有二个短边1322以及二个长边1324。在本实施例中，短边1322的长度H例如是不大于4毫米。在本实施例中，这些侧表面136包括分别连接主动表面132的二个短边1322的二个短边侧表面1362，以及分别连接主动表面132的二个长边1324的二个长边侧表面1364。这二个芯片130以短边侧表面1362互相面对而并排设置。缓冲件150设置于可挠性基材110上且位于这二个芯片130之间。封装胶体160至少填充于各芯片130与可挠性基材110之间且覆盖各芯片130的这些侧表面136。换言之，封装胶体160覆盖各芯片130的主动表面132，且封装胶体160还覆盖各芯片130的二个短边侧表面1362以及二个长边侧表面1364。
缓冲件150通过封装胶体160与这二个芯片130耦接。更进一步而言，在本实施例中，缓冲件150的配置方式如下所述。待这二个芯片130分别设置于可挠性基材110的芯片接合区112内且电性连接引脚120之后，先将缓冲件150设置于可挠性基材110上，使缓冲件150位于这二个芯片130之间，即位于这二个芯片130的短边侧表面1362之间。此时，缓冲件150可例如是以粘贴或热压接合的方式固定于可挠性基材110上，但不以此为限。接着，再以封装胶体160填充于各芯片130与可挠性基材110之间，以覆盖这二个芯片130的主动表面132、短边侧表面1362以及长边侧表面1364。其中，封装胶体160还填充于各芯片130的短边侧表面1362与缓冲件150之间的区域，使缓冲件150与这二个芯片130耦接，以固定缓冲件150、确保缓冲件150与这二个芯片130之间的相对位置并加强此区域的硬度。在本实施例中，缓冲件150例如是包括耐热材料，可耐受温度例如是不低于150℃，举例来说，例如是酚醛树脂(电木)、聚醚醚酮(polyetheretherketone，PEEK)、铁氟龙、聚酰亚胺(polyimide)、石墨烯或其他适合的耐热材料。
在本实施例中，薄膜覆晶封装结构100还包括防焊层170。其中，防焊层170配置于可挠性基材110上，且局部覆盖引脚120但暴露出芯片接合区112。
在本实施例中，可挠性基材110还具有相对的两传输区116、117以及多个传输孔118，其中这些传输孔118分别位于传输区116与117内，且贯穿可挠性基材110。这些传输孔118沿着垂直于主动表面132的长边1324的方向排列，且这些传输孔118的配置用以与传输机构配合而带动可挠性基材110移动。实务上，在完成卷带式薄膜覆晶封装后，可挠性基材110中相对的两传输区116、117会被移除，也就是说，最后制作所得到的薄膜覆晶封装结构100并不具有传输区116、117，附图中示出两传输区116、117是用以说明薄膜覆晶封装结构100是通过卷带式薄膜覆晶封装技术制作而得。
基于上述的设计，利用在这二个并排设置的芯片130的短边侧表面1362之间配置缓冲件150，以在这二个芯片130之间的位置提供阻隔与支撑，再以封装胶体160填充于各芯片130的短边侧表面1362与缓冲件150之间的区域，以加强固定缓冲件150与各芯片130之间的相对位置并强化这二个芯片130之间的区域的硬度。缓冲件150在这二个芯片130之间提供了阻隔与支撑，可避免薄膜覆晶封装结构100因封装胶体160固化收缩产生翘曲而造成这二个芯片130互相碰撞挤压。此外，由于缓冲件150的设置，减少了这二个芯片130之间所填充的封装胶体160的量，封装胶体160的收缩程度随之降低，进而避免薄膜覆晶封装结构100产生翘曲而造成这二个芯片130互相碰撞挤压。
以下将列举其他实施例以作为说明。在此必须说明的是，下述实施例沿用前述实施例的元件标号与部分内容，其中采用相同的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，下述实施例不再重复赘述。
图2A是依照本发明另一实施例的一种薄膜覆晶封装结构的示意图。图2B是图2A的薄膜覆晶封装结构沿B-B’的剖面示意图。请参照图2A与图2B，图2A(图2B)的薄膜覆晶封装结构100a与图1A(图1B)的薄膜覆晶封装结构100的主要差异在于：封装胶体160还包括二个第一胶体162、163以及第二胶体164。其中，各芯片130的主动表面132与其侧表面136被对应的第一胶体162、163所覆盖，且第二胶体164耦接这二个第一胶体162、163与缓冲件150。在本实施例中，第二胶体164可以包括散热/导热胶、紫外线硬化胶或其他适合的材质。
详细来说，请继续参照图2A与图2B，各第一胶体162、163具有覆盖对应的芯片130的短边侧表面1362的内侧部分1622、1632。这二个芯片130所对应的这些内侧部分1622、1632之间具有间隔区114，且缓冲件150位于间隔区114中。此外，第二胶体164包覆这二个第一胶体162、163及缓冲件150的周围，并填充于间隔区114内。第二胶体164还覆盖这二个芯片130的这些背表面134与缓冲件150的顶面152。
图3A是依照本发明又一实施例的一种薄膜覆晶封装结构的示意图。图3B是图3A的薄膜覆晶封装结构沿C-C’的截面示意图。请参照图3A与图3B，图3A(图3B)的薄膜覆晶封装结构100b与图2A(图2B)的薄膜覆晶封装结构100a的主要差异在于：第二胶体164未覆盖这二个芯片130的这些背表面134与缓冲件150的顶面152。
详细来说，请继续参照图3A与图3B，各芯片130的主动表面132、短边侧表面1362以及长边侧表面1364被对应的第一胶体162、163所覆盖。此外，第二胶体164包覆这二个第一胶体162、163及缓冲件150的周围，并填充于间隔区114内。第二胶体164暴露出这二个芯片130的背表面134与缓冲件150的顶面152。第二胶体164耦接这二个第一胶体162、163与缓冲件150。在本实施例中，这二个芯片130的这些背表面134不被第二胶体164所覆盖而为裸露，芯片130于运作中所产生的热可通过背表面134进行消散，因此可增加散热效率。
图4A是依照本发明又一实施例的一种薄膜覆晶封装结构的示意图。图4B是图4A的薄膜覆晶封装结构沿D-D’的截面示意图。请参照图4A与图4B，图4A(图4B)的薄膜覆晶封装结构100c与图3A(图3B)的薄膜覆晶封装结构100b的主要差异在于：缓冲件150具有分别相邻于这二个第一胶体162、163的内侧部分1622、1632的二个相对的第二侧面156。其中，第二胶体164并未填充于内侧部分1622、1632与第二侧面156之间。
详细来说，在本实施例中，各第一胶体162、163具有覆盖对应的芯片130的二个长边侧表面1364的二个外侧部分1626、1636以及覆盖邻近芯片接合区112边缘的短边侧表面1362的外侧部分1628、1638，缓冲件150具有分别邻近各芯片130的二个长边侧表面1364的二个相对的第一侧面154。第二胶体164包覆这二个第一胶体162、163的这些外侧部分1626、1628、1636、1638与缓冲件150的这些第一侧面154。换言之，在本实施例中，缓冲件150是通过第二胶体164连接第一侧面154与第一胶体162、163的外侧部分1626、1636而与这二个芯片130耦接。
图5A是依照本发明又一实施例的一种薄膜覆晶封装结构的示意图。图5B是图5A的薄膜覆晶封装结构沿E-E’的剖面示意图。请参照图5A与图5B，图5A(图5B)的薄膜覆晶封装结构100d与图4A(图4B)的薄膜覆晶封装结构100c的主要差异在于：第二胶体164仅包覆这二个第一胶体162、163的内侧部分1622、1632与缓冲件150的第二侧面156。
详细来说，第二胶体164覆盖这二个第一胶体162、163的内侧部分1622、1632、缓冲件150的第一侧面154、缓冲件150的第二侧面156以及缓冲件150的顶面152。换言之，在本实施例中，缓冲件150是通过第二胶体164连接第二侧面156与第一胶体162、163的内侧部分1622、1632而与这二个芯片130耦接。
综上所述，本发明的薄膜覆晶封装结构，利用在二个并排设置的芯片的短边侧表面之间配置缓冲件，以在这二个芯片之间的位置提供阻隔与支撑，再以封装胶体填充于各芯片的短边侧表面与缓冲件之间的区域，以加强固定缓冲件与各芯片之间的相对位置并强化这二个芯片之间的区域的硬度。缓冲件在这二个芯片之间提供了阻隔与支撑，可避免薄膜覆晶封装结构因封装胶体固化收缩产生翘曲而造成这二个芯片互相碰撞挤压。此外，由于缓冲件的设置，减少了这二个芯片之间所填充的封装胶体的量，使得封装胶体的收缩程度随之降低。如此一来，可避免薄膜覆晶封装结构产生翘曲而造成这二个芯片互相碰撞挤压，进而可提高薄膜覆晶封装结构的可靠度。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中的技术人员，在不脱离本发明的精神和范围内，当可作些许的改动与润饰，故本发明的保护范围当视所附的权利要求所界定的范围为准。

Claims (10)

1.一种薄膜覆晶封装结构，其特征在于，包括：
可挠性基材，具有芯片接合区；
多个引脚，设置于所述可挠性基材上，并自所述芯片接合区内向外延伸；
二个芯片，并列设置于所述可挠性基材的所述芯片接合区内，且分别电性连接所述多个引脚，其中所述二个芯片的每一具有主动表面、相对于所述主动表面的背表面以及连接所述主动表面与所述背表面的多个侧表面，所述多个侧表面包括连接所述主动表面的短边的短边侧表面，其中所述二个芯片以所述短边侧表面互相面对而并排设置；
缓冲件，设置于所述可挠性基材上，且位于所述二个芯片之间；以及
封装胶体，至少填充于所述二个芯片的每一与所述可挠性基材之间且覆盖所述二个芯片的每一的所述多个侧表面，且所述缓冲件通过所述封装胶体与所述二个芯片耦接。
2.如权利要求1所述的薄膜覆晶封装结构，其特征在于，所述封装胶体包括二个第一胶体及第二胶体，所述二个芯片的每一的所述主动表面与所述多个侧表面被对应的所述第一胶体所覆盖，且所述第二胶体耦接所述二个第一胶体与所述缓冲件。
3.如权利要求2所述的薄膜覆晶封装结构，其中所述二个第一胶体的每一具有覆盖对应的所述芯片的所述短边侧表面的内侧部分，所述二个芯片所对应的所述二个内侧部分之间具有间隔区，所述缓冲件位于所述间隔区中。
4.如权利要求3所述的薄膜覆晶封装结构，其中所述第二胶体包覆所述二个第一胶体及所述缓冲件的周围，并填充于所述间隔区内。
5.如权利要求4所述的薄膜覆晶封装结构，其中所述第二胶体还覆盖所述二个芯片的所述二个背表面与所述缓冲件的顶面。
6.如权利要求3所述的薄膜覆晶封装结构，其中所述二个芯片的每一的所述多个侧表面包括分别连接所述主动表面的二个长边的二个长边侧表面，所述二个第一胶体的每一具有覆盖所述二个长边侧表面的二个外侧部分，所述缓冲件具有分别邻近所述二个芯片的每一的所述二个长边侧表面的二个相对的第一侧面，所述第二胶体包覆所述二个第一胶体的所述多个外侧部分与所述缓冲件的所述二个第一侧面。
7.如权利要求3所述的薄膜覆晶封装结构，其中所述缓冲件具有分别相邻于所述二个第一胶体的所述二个内侧部分的二个相对的第二侧面，所述第二胶体填充于所述间隔区内，且包覆所述二个内侧部分与所述二个第二侧面。
8.如权利要求1所述的薄膜覆晶封装结构，其中所述二个芯片的每一的所述短边的长度不大于4毫米。
9.如权利要求1所述的薄膜覆晶封装结构，其中所述二个芯片之间的距离不大于10毫米。
10.如权利要求1所述的薄膜覆晶封装结构，其中所述缓冲件为耐热材料。
CN201810480052.1A 2018-03-28 2018-05-18 薄膜覆晶封装结构 Active CN110323184B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW107110823 2018-03-28
TW107110823A TWI700786B (zh) 2018-03-28 2018-03-28 薄膜覆晶封裝結構

Publications (2)

Publication Number Publication Date
CN110323184A CN110323184A (zh) 2019-10-11
CN110323184B true CN110323184B (zh) 2021-05-18

Family

ID=68112599

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810480052.1A Active CN110323184B (zh) 2018-03-28 2018-05-18 薄膜覆晶封装结构

Country Status (2)

Country Link
CN (1) CN110323184B (zh)
TW (1) TWI700786B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI724825B (zh) * 2020-03-19 2021-04-11 友達光電股份有限公司 可撓性電路薄膜及顯示模組
TWI813406B (zh) * 2022-08-02 2023-08-21 啟碁科技股份有限公司 封裝結構及其製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101626010A (zh) * 2008-07-08 2010-01-13 瑞鼎科技股份有限公司 覆晶薄膜封装结构以及覆晶薄膜封装方法
CN104517950A (zh) * 2013-09-30 2015-04-15 南茂科技股份有限公司 多芯片卷带封装结构

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW501249B (en) * 2001-11-09 2002-09-01 Ind Tech Res Inst Circuit connection structure of integrated circuit chip and substrate
TWI244668B (en) * 2002-01-09 2005-12-01 Advanced Semiconductor Eng Tape carrier package
TWM260869U (en) * 2004-07-14 2005-04-01 Chipmos Technologies Inc Thin type memory module
TWI283472B (en) * 2005-12-30 2007-07-01 Walton Advanced Eng Inc Chip package having a slot type metal film carrying a wire-bonding chip
TWI306364B (en) * 2006-12-29 2009-02-11 Ind Tech Res Inst Flexible display panel device
CN102471664A (zh) * 2009-06-30 2012-05-23 日立化成工业株式会社 感光性粘接剂、以及使用该粘接剂的膜状粘接剂、粘接片、粘接剂图形、带有粘接剂层的半导体晶片和半导体装置
TW201128718A (en) * 2010-02-01 2011-08-16 Powertech Technology Inc Mold array packaging method and mold tool utilizied for the same
TWI412166B (zh) * 2010-02-12 2013-10-11 Huang Chung Cheng 軟性發光二極體封裝及其製作方法
KR101114197B1 (ko) * 2010-08-09 2012-02-22 엘지이노텍 주식회사 발광 소자 및 이를 구비한 조명 시스템
KR101871501B1 (ko) * 2011-07-29 2018-06-27 엘지이노텍 주식회사 발광 소자 패키지 및 이를 구비한 조명 시스템
KR101942918B1 (ko) * 2012-05-03 2019-01-28 삼성전자주식회사 칩 온 필름 패키지 및 이를 포함하는 장치 어셈블리
TWI518405B (zh) * 2014-01-24 2016-01-21 友達光電股份有限公司 顯示面板及其製作方法
KR20160083279A (ko) * 2014-12-30 2016-07-12 주식회사 세미콘라이트 반도체 발광소자 및 이의 제조 방법
WO2017115209A1 (ja) * 2015-12-28 2017-07-06 株式会社半導体エネルギー研究所 酸化物およびその作製方法
KR102558280B1 (ko) * 2016-02-05 2023-07-25 쑤저우 레킨 세미컨덕터 컴퍼니 리미티드 광원 유닛 및 이를 구비한 라이트 유닛
WO2017217672A1 (ko) * 2016-06-13 2017-12-21 주식회사 세미콘라이트 반도체 발광소자 및 이의 제조방법
WO2018008901A1 (ko) * 2016-07-07 2018-01-11 주식회사 세미콘라이트 반도체 발광소자 및 이의 제조방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101626010A (zh) * 2008-07-08 2010-01-13 瑞鼎科技股份有限公司 覆晶薄膜封装结构以及覆晶薄膜封装方法
CN104517950A (zh) * 2013-09-30 2015-04-15 南茂科技股份有限公司 多芯片卷带封装结构

Also Published As

Publication number Publication date
CN110323184A (zh) 2019-10-11
TW201943031A (zh) 2019-11-01
TWI700786B (zh) 2020-08-01

Similar Documents

Publication Publication Date Title
US7723839B2 (en) Semiconductor device, stacked semiconductor device, and manufacturing method for semiconductor device
US8183094B2 (en) Method of manufacturing a semiconductor device having a semiconductor chip and resin sealing portion
KR100441532B1 (ko) 반도체장치
KR101941615B1 (ko) 중앙 콘택 및 향상된 열적 특성을 갖는 향상된 적층형 마이크로전자 조립체
CN107978570B (zh) 芯片封装结构及其制造方法
JP2005311321A (ja) 半導体装置およびその製造方法、並びに、該半導体装置を備えた液晶モジュールおよび半導体モジュール
CN111668172B (zh) 薄膜覆晶封装结构
CN110323184B (zh) 薄膜覆晶封装结构
US9748205B2 (en) Molding type power module
JP2004273882A (ja) モールド金型及びそれを用いた半導体装置の製造方法
TWI509756B (zh) 薄膜覆晶封裝結構
KR101352814B1 (ko) 멀티 칩 스택 패키지
CN111554620A (zh) 一种芯片封装方法
TWI515865B (zh) 多晶片堆疊封裝結構及其製造方法
KR20210075270A (ko) 반도체 모듈
CN107481985B (zh) 芯片封装结构
CN113540011B (zh) 薄膜覆晶封装结构
KR102250825B1 (ko) Ｃｏｆ 패키지
TWI447889B (zh) 晶片封裝結構
CN107123633B (zh) 封装结构
KR102616317B1 (ko) Cof 패키지
KR102508828B1 (ko) Ｃｏｆ 패키지
US20060043577A1 (en) Structure and process of semiconductor package with an exposed heatsink
CN104952830A (zh) 薄膜倒装芯片封装结构
KR100230919B1 (ko) 반도체 패키지

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant