CN110246813B - 晶片结构及封装方法 - Google Patents

晶片结构及封装方法 Download PDF

Info

Publication number
CN110246813B
CN110246813B CN201810776148.2A CN201810776148A CN110246813B CN 110246813 B CN110246813 B CN 110246813B CN 201810776148 A CN201810776148 A CN 201810776148A CN 110246813 B CN110246813 B CN 110246813B
Authority
CN
China
Prior art keywords
test
test pad
streets
laser
wafer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810776148.2A
Other languages
English (en)
Other versions
CN110246813A (zh
Inventor
陈翠媚
曹佩华
林政德
林雨蓉
朱立寰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN110246813A publication Critical patent/CN110246813A/zh
Application granted granted Critical
Publication of CN110246813B publication Critical patent/CN110246813B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/2633—Bombardment with radiation with high-energy radiation for etching, e.g. sputteretching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/268—Bombardment with radiation with high-energy radiation using electromagnetic radiation, e.g. laser radiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Automation & Control Theory (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Dicing (AREA)

Abstract

本发明实施例阐述封装方法及晶片结构。提供一种半导体晶片，所述半导体晶片具有管芯、环绕所述管芯以及位于所述管芯之间的切割道、以及位于所述切割道中的测试垫。通过所述测试垫对所述半导体晶片执行晶片测试。沿所述切割道对所述半导体晶片执行激光开槽工艺，并移除所述切割道中的所述测试垫以在所述切割道中形成激光扫描区。沿所述切割道执行切透所述半导体晶片的机械切片工艺以单体化所述管芯。封装经单体化的所述管芯。

Description

晶片结构及封装方法
技术领域
本发明实施例有关于一种晶片结构及封装方法。
背景技术
晶片级测试是指使晶片形式的半导体器件经受电性测试的工艺。此种测试技术不仅可用于测试晶片级封装器件，而且可用于测试作为传统封装的裸管芯(bare die)或已知良好管芯(known good die，KGD)出售的半导体器件。晶片测试方法利用位于切割道(scribe street)区中的测试垫(test pad)，且在晶片测试期间所述测试垫通过探针(probe needle)电性连接到外部端子(external terminal)。
发明内容
本发明一些实施例的封装方法包括：提供半导体晶片，所述半导体晶片具有管芯、环绕所述管芯以及位于所述管芯之间的切割道、以及位于所述切割道中的测试垫。通过所述测试垫对所述半导体晶片执行晶片测试。沿所述切割道对所述半导体晶片执行激光开槽工艺，并移除所述切割道中的所述测试垫以在所述切割道中形成激光扫描区。沿所述切割道执行切透所述半导体晶片的机械切片工艺以单体化所述管芯。封装经单体化的所述管芯。
本发明一些实施例的封装方法包括：提供半导体晶片，所述半导体晶片具有管芯以及环绕所述管芯的第一切割道及第二切割道。所述第一切割道在第一方向上延伸且所述第二切割道在第二方向上延伸，且所述第一方向垂直于所述第二方向。在所述第一切割道中形成第一测试垫，所述第一测试垫具有不超过25％的第一测试垫图案密度。所述第一测试垫图案密度是所述第一测试垫的总面积对具有所述第一测试垫形成于其内的一个第一切割道的面积的比率。在所述第二切割道中形成第二测试垫，所述第二测试垫具有不超过25％的第二测试垫图案密度。所述第二测试垫图案密度是所述第二测试垫的总面积对具有所述第二测试垫形成于其内的一个第二切割道的面积的比率。通过所述第一测试垫及所述第二测试垫对所述半导体晶片执行晶片测试。沿所述第一切割道及所述第二切割道对所述半导体晶片执行激光开槽工艺，并移除所述第一切割道及所述第二切割道中的所述第一测试垫及所述第二测试垫以在所述第一切割道及所述第二切割道中形成激光扫描区。沿所述第一切割道及所述第二切割道执行切透所述半导体晶片的机械切片工艺以单体化所述管芯。封装经单体化的所述管芯。
本发明一些实施例的晶片结构包括：多个管芯、切割道及测试垫。所述多个管芯中的每一者被密封环结构环绕。所述切割道位于所述多个管芯及所述密封环结构外且环绕所述多个管芯及所述密封环结构。所述切割道中的每一者中具有激光扫描路径且所述激光扫描路径实质上平行于所述切割道且在所述切割道的延伸方向上延伸。测试垫设置在所述切割道中且在所述激光扫描路径上。所述测试垫中的每一者具有在与所述切割道的所述延伸方向垂直的方向上测量的第一宽度，且所述第一宽度小于所述切割道中的所述激光扫描路径的第二宽度。
附图说明
结合附图阅读以下详细说明，会最好地理解本公开的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。
图1是根据本公开的一些实施例具有切割道的示例性晶片结构的示意性俯视图。
图2是根据本公开的一些实施例的晶片结构的一部分的示意性俯视图。
图3A及图3B是根据本公开的一些实施例的图2的晶片结构的一些部分沿剖面线I-I’及剖面线II-II’的示意性剖视图。
图4是示出根据本公开的一些实施例的一种封装方法的工艺步骤的示例性流程图。
图5A是根据本公开的一些实施例在激光开槽(laser grooving)之前晶片结构的切割道的一部分的示意性俯视图。
图5B是根据本公开的一些实施例在激光开槽之后晶片结构的切割道的一部分的示意性俯视图。
图5C是根据本公开的一些实施例在机械切片之后晶片结构的切割道的一部分的示意性俯视图。
图6是根据本公开的一些实施例的测试垫在晶片结构的切割道上的位置的示意性布局。
图7是根据本公开的一些实施例示出切割道及测试垫的相对面积的示意性俯视图。
图8是根据本公开的一些实施例示出晶片结构中的测试垫的示意性剖视图。
具体实施方式
以下公开内容提供用于实施所提供主题的不同特征的许多不同的实施例或实例。以下阐述组件及排列的具体实例以简化本公开内容。当然，这些仅为实例且不旨在进行限制。举例来说，以下说明中将第一特征形成在第二特征“上方”或第二特征“上”可包括其中第一特征及第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成有附加特征、进而使得所述第一特征与所述第二特征可能不直接接触的实施例。另外，本公开内容可能在各种实例中重复使用参考编号及/或字母。这种重复使用是出于简洁及清晰的目的，而不是自身表示所论述的各种实施例及/或配置之间的关系。
另外，在本文中为便于说明，可使用例如“在…下面(beneath)”、“在…之下(below)”、“下方的(lower)”、“在…之上(above)”、“上方的(upper)”等空间相对关系用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对关系用语旨在除图中所绘示的取向以外还包括器件在使用或操作中的不同取向。所述装置可具有其他取向(旋转90度或其他取向)，且本文中所用的空间相对关系描述语可同样相应地进行解释。
应理解，本公开的以下实施例提供可在各种具体上下文中实施的可应用的概念。所述实施例旨在提供进一步的阐释，但不用于限制本公开的范围。
图1说明根据本公开的一些实施例具有切割道的示例性晶片结构的俯视图。图2说明根据本公开的一些实施例的图1的晶片结构的一部分的俯视图。图3A及图3B说明根据本公开的一些实施例的图2的晶片结构的一些部分沿剖面线I-I’及剖面线II-II’的剖视图。参照图1及图2，半导体晶片(semiconductor wafer)10包括多个管芯12，且相邻的管芯12通过切割道14彼此分隔开。也就是说，切割道14形成在管芯12及密封环结构(seal ringstructure)130的外侧上并环绕密封环结构130。位于管芯12与切割道14之间的密封环结构130可用作用于保护管芯12免受应力的保护壁。在管芯单体化(即，晶片切片)期间，在一些实施例中，半导体晶片10被沿切割道14分割以使管芯12彼此分隔开。在某些实施例中，半导体晶片10是由硅或其他半导体材料(例如，III-V半导体材料)制成的半导体晶片。在一些实施例中，管芯12包括多种类型的芯片或多于一种类型的集成电路或电组件。在一些实施例中，在图2中，被密封环结构130环绕的管芯12被在X方向上延伸的切割道及在Y方向上延伸的切割道划分开并彼此分隔开。在图2中，管芯12被切割道141、切割道142、切割道143及切割道144环绕。在一些实施例中，切割道141及切割道143是在X方向上延伸的切割道，且切割道142及切割道144是在Y方向上延伸的切割道。在一些实施例中，在X方向上延伸的切割道(例如，切割道141及切割道143)具有通过切割道的两个相对侧从密封环结构130测量的宽度Ws。图2所示的在X方向上延伸的切割道及在Y方向上延伸的切割道示出为具有相同的宽度Ws。在替代实施例中，在X方向上延伸的切割道及在Y方向上延伸的切割道可具有不同的宽度。在图2中，在X方向上延伸的切割道与在Y方向上延伸的切割道的结合点或相交点界定十字区段(cross-road section)Xs。在一些实施例中，在图2中，测试线区15位于切割道的区域内，且测试线区15沿切割道的延伸方向排列。在某些实施例中，测试线区15位于相对的密封环结构130之间但不接触密封环结构130。在一些实施例中，测试线区15是具有测试垫160及测试线区段180在其中的条形区。当沿切割道141及切割道143对半导体晶片10进行切片时，排列在上面的测试线区15及测试垫160将在X方向上被切片或移除。当沿切割道142及切割道144对半导体晶片10进行切片时，排列在上面的测试线区15及测试垫160将在Y方向上被切片或移除。在一实施例中，测试线区15具有一个测试垫160及一个测试线区段180。在一些实施例中，十字区段Xs中没有放置测试垫160。在替代实施例中，十字区段Xs中放置一个或多个测试垫160。在一些实施例中，测试垫160是具有相同尺寸的垫。在一些实施例中，测试垫160是具有不同尺寸或不同形状的垫。
在半导体晶片10的半导体制造工艺期间，半导体器件是在前道(front-end-of-line，FEOL)工艺期间制作，且连接及互连结构是在后道(back-end-of-line，BEOL)工艺期间制作。
在一些实施例中，在图3A中，半导体晶片10的管芯12包括形成在半导体衬底102上的半导体器件104。在一些实施例中，半导体衬底102可包括元素半导体材料(elementarysemiconductor material)或合金半导体材料。在一些实施例中，半导体衬底102是绝缘层上硅(silicon-on-insulator，SOI)衬底或绝缘层上锗衬底。在一些实施例中，管芯12包括至少一个芯片。
在图3A中，在某些实施例中，管芯12包括在前道(FEOL)工艺期间形成在半导体晶片10的半导体衬底102上的半导体器件104。在示例性实施例中，嵌入在绝缘层103中的半导体器件104包括位于隔离结构107之间的栅极结构105及源极/漏极区106。图3A中所示的半导体器件104仅为实例，且可在第一晶片100中形成其他器件。在一些实施例中，半导体器件104是N型金属氧化物半导体(N-type metal-oxide semiconductor，NMOS)器件及/或P型金属氧化物半导体(P-type metal-oxide semiconductor，PMOS)器件。在一些实施例中，半导体器件104是晶体管、存储器或功率器件、或其他器件，例如电容器、电阻器、二极管、光电二极管(photo-diode)、传感器(sensor)或熔断器(fuse)。
在图3A中，在某些实施例中，管芯12包括形成在半导体器件104上方且嵌入在绝缘层103内的连接结构108。在一些实施例中，绝缘层103包括一或多层介电层。在一些实施例中，绝缘层103的材料包括氧化硅、旋涂(spin-on)介电材料、低介电常数(low-k)介电材料或其组合。形成绝缘层103包括例如通过化学气相沉积(chemical vapor deposition，CVD)或通过旋涂来执行一个或多个工艺。在一些实施例中，连接结构108包括金属线、通孔(via)、接触塞(contact plug)或其组合。在示例性实施例中，半导体器件104与连接结构108电性连接，或半导体器件104中的一些半导体器件104通过连接结构108电性互连。
在图3B中，在一些实施例中，晶片10包括在前道(FEOL)工艺期间形成在半导体衬底102上且形成在切割道区中的测试器件110及测试电路112。在示例性实施例中，测试器件110及测试电路112嵌入在绝缘层103中。在一些实施例中，测试器件110及测试电路112在同一制造工艺期间与半导体器件104一起形成。在一些实施例中，测试器件110及测试电路112可根据性质或待测量的测量值而包括分立的晶体管、电阻器结构及/或电容器结构。
在图3A及图3B中，互连结构120形成在绝缘层103及连接结构108上方，且形成在测试器件110、测试电路112及半导体器件104上方。在示例性实施例中，互连结构120包括嵌入在介电层1203、介电层1205、介电层1207及介电层1209中的金属化特征(metallizationfeature)1202A/B、金属化特征1204A/B、金属化特征1206A/B及金属化特征1208A/B。在一些实施例中，金属化特征1202A、金属化特征1204A、金属化特征1206A、金属化特征1208A位于管芯区中(管芯12的区中)且位于半导体器件104上方。在示例性实施例中，半导体器件104可与金属化特征1202A、金属化特征1204A、金属化特征1206A及金属化特征1208A电性连接。在一些实施例中，金属化特征1202B、金属化特征1204B、金属化特征1206B、金属化特征1208B位于切割道区中(切割道14的区中)且位于测试器件110及测试电路112上方。在示例性实施例中，尽管未在图3B中明确示出，但测试器件110及测试电路112与金属化特征1202B、金属化特征1204B、金属化特征1206B及金属化特征1208B电性连接。
在某些实施例中，金属化特征1202A/B、金属化特征1204A/B、金属化特征1206A/B及金属化特征1208A/B的材料包括铝(Al)、铝合金、铜(Cu)、铜合金、钨(W)或其组合。本文中所示的金属化特征1202A/B、金属化特征1204A/B、金属化特征1206A/B及金属化特征1208A/B仅用于说明性目的，且金属化特征1202A/B、金属化特征1204A/B、金属化特征1206A/B及金属化特征1208A/B可包括其他配置且可包括一个或多个穿孔(through via)及/或镶嵌结构(damascene structure)。在一些实施例中，半导体晶片10使用互连结构120，用于互连管芯12的器件或电路系统。在一些实施例中，在图3A及图3B中，互连结构120包括被介电层1203、介电层1205、介电层1207及介电层1209分隔开的多个铜层(示出为四层)。在一些实施例中，介电层1203、介电层1205、介电层1207及介电层1209中的每一者包括一或多层介电层的。在一些实施例中，介电层1203、介电层1205、介电层1207及介电层1209的材料包括氧化硅、旋涂介电材料(spin-on dielectric material)、低介电常数介电材料(low-k dielectricmaterial)或其组合。形成绝缘层103包括例如通过化学气相沉积(CVD)或通过旋涂来执行一或多个工艺。在一些实施例中，半导体晶片10包括低介电常数介电层1203、低介电常数介电层1205、低介电常数介电层1207及低介电常数介电层1209。形成互连结构120包括多次重复地执行：形成并图案化介电层、在经图案化的介电层上方沉积铜层、以及移除经沉积铜层的额外部分。整个工艺不仅可用以制作金属互连件(metal interconnect)，而且可使用双镶嵌工艺(dual damascene process)来制作通孔(via)及其他层间连接(interlayerconnection)。
参照图3A及图3B，半导体晶片10包括位于管芯区内的接触垫150以及位于切割道区内的测试垫160。在一些实施例中，位于管芯区内的接触垫150与位于切割道区内的测试垫160在同一制造工艺期间一起形成。在某些实施例中，接触垫150及测试垫160的材料包括铝(Al)、铝合金或其组合。在一些实施例中，在图3A中，接触垫150直接位于顶部金属化特征1208A上且被顶部介电层1209隔离。在一些实施例中，接触垫150与互连结构120及位于下方的半导体器件104电性连接。在示例性实施例中，接触垫150例如包括一或多个输入/输出(I/O)垫、凸块垫(bump pad)或结合垫(bond pad)。
在一些实施例中，在图3B中，测试垫160直接位于顶部金属化特征1208B上且被位于其间的顶部介电层1209隔离。在一些实施例中，测试垫160与互连结构120以及位于下方的测试器件110或测试电路112电性连接。在一些实施例中，测试垫160包括晶片验收测试(wafer acceptance testing，WAT)垫及/或光学临界尺寸(optical critical dimension，OCD)垫。在晶片测试期间，位于切割道14上的测试垫160通过用于测试的探针而电性耦合到外部端子。对测试垫160进行选择以测试晶片的不同性质，例如泄漏电流(leakagecurrent)、击穿电压(breakdown voltage)、阈值电压(threshold voltage)及有效沟道长度、饱和电流、栅氧化物厚度、临界尺寸、接触电阻及连接。在一些实施例中，考虑到如在图2中所界定的具有测试垫160及位于测试垫160附近的测试线区段180的条形测试线区15，位于切割道区中的金属化特征1202B、金属化特征1204B、金属化特征1206B及金属化特征1208B可被视为位于测试垫160下方的测试线区段180。
图4是示出根据本公开的一些实施例的一种封装方法的工艺步骤的示例性流程图。参照图4及图5A到图5C，在步骤S42中，提供半导体晶片10并使半导体晶片10经受各种制造工艺，例如用于晶片制作的前道(FEOL)工艺及/或后道(BEOL)工艺。在步骤S43中，对半导体晶片10执行背面研磨工艺。在步骤S44中，执行球安装工艺(ball mounting process)，以将焊料凸块或焊料球安装到半导体晶片10上。在步骤S45中，使半导体晶片10经受晶片测试(即，晶片探测)，且所述晶片测试是通过半导体晶片10中的测试垫160执行。在步骤S46中，沿激光扫描路径LP对半导体晶片10执行激光开槽工艺(laser grooving process)(图5A)。在步骤S47中，对半导体晶片10执行机械切片工艺，从而沿切割道14进行分割并使管芯12单体化。在步骤S48中，使经单体化的管芯12经受封装工艺成为个别封装。
图5A是根据本公开的一些实施例在激光开槽之前晶片结构的切割道的一部分的示意性俯视图。图5B是根据本公开的一些实施例在激光开槽之后晶片结构的切割道的一部分的示意性俯视图。图5C是根据本公开的一些实施例在机械切片之后晶片结构的切割道的一部分的示意性俯视图。在图5A中，切割道14被界定为位于密封环结构130之间且位于管芯区外的区，且切割道14根据在晶片中制造的管芯的尺寸而具有约80微米到约90微米的宽度Ws(在与切割道14的延伸方向X垂直的Y方向上测量)。密封环结构130可保护管芯12免受应力并防止在晶片锯切期间产生的裂隙扩散到管芯12中。在一些实施例中，密封环结构130具有约3微米到10微米的宽度。在一些实施例中，所示位于切割道14上的测试垫160为具有约40微米到约45微米的尺寸Dt的方形测试垫。在一些实施例中，切割道14的宽度Ws约80微米，且尺寸Dt约40微米。在一些实施例中，测试垫160的尺寸Dt至多约为切割道14的宽度Ws的一半。在一些实施例中，测试垫160中的一或多者的尺寸小于切割道14的宽度Ws的一半。在替代实施例中，测试垫160可根据测试垫的布局设计而具有矩形或四角形形状。
在一些实施例中，半导体晶片10的晶片切片工艺包括激光开槽工艺及机械切片工艺。在一些实施例中，在晶片切片工艺的激光开槽工艺期间，将激光束应用到半导体晶片10以在切割道14的区中形成具有预定深度的锯齿状凹槽(indented groove)，而不切透半导体晶片10。在图5A中，激光(激光扫描路径)LP的预定扫描区或扫描路径以虚线(dottedline)示出。在一些实施例中，每一切割道具有一个激光扫描路径LP且激光扫描路径LP的宽度窄于所述切割道。在一些实施例中，测试垫160排列成位于激光扫描路径LP的跨度内。在某些实施例中，整个测试垫160位于激光扫描路径LP的跨度内。在某些实施例中，没有测试垫160位于激光扫描路径LP的跨度外。在一些实施例中，激光扫描路径LP在所述切割道的延伸方向上延伸，且被排列成实质上平行于所述切割道。在某些实施例中，激光扫描路径具有约40微米到约50微米的宽度W1(在Y方向上)。在一些实施例中，激光扫描路径LP的宽度W1大于测试垫160的尺寸Dt。在某些实施例中，测试垫160的尺寸Dt至多约为激光扫描路径LP的宽度W1的75％到95％。在一些实施例中，测试垫160的尺寸Dt至多约为激光扫描路径LP的宽度W1的85％到90％。在一些实施例中，测试垫160的尺寸Dt为激光扫描路径LP的宽度W1的约85％或小于85％。在一些实施例中，激光扫描路径LP的宽度W1被设定为约47微米，而测试垫160的尺寸Dt为约40微米。也就是说，排列在激光扫描路径LP上的测试垫160预期在激光扫描或激光开槽工艺期间被完全移除。在替代实施例中，测试垫160具有矩形形状，且测试垫160的宽度(在与切割道的延伸方向垂直的方向上测量)设计成小于激光扫描路径LP的宽度W1。类似地，测试线区段180排列成位于激光扫描路径LP的跨度内，且位于下方的测试线区段180设计成具有实质上等于或小于测试垫160的尺寸Dt且小于激光扫描路径LP的宽度W1的宽度Wt。在激光扫描/激光开槽期间，沿激光扫描路径LP对半导体晶片10进行激光开槽(通过激光移除半导体晶片10的材料以形成凹槽)，且通过激光移除排列在激光扫描路径LP上的测试垫160以及在激光扫描路径LP中位于下方的测试线区段180。在一实施例中，激光开槽工艺是使用红外线激光来执行，例如每次扫过时的激光功率为1.0W到1.5W的钕掺杂钇铝石榴石(neodymium-doped yttrium aluminum garnet，Nd-YAG)激光。在一些实施例中，激光开槽工艺包括使用激光功率足以移除切割道中的所有测试垫160的激光。根据由激光开槽产生的开槽深度，一些位于下方的测试线区段180或几乎所有位于下方的测试线区段180被激光移除。在对晶片10执行激光开槽工艺之后，形成激光扫描区LS，且排列在激光扫描路径LP上的测试垫160被完全移除，所以没有测试垫保留在激光扫描区LS中(如图5B所示)。在某些实施例中，在执行激光开槽工艺之后，激光扫描区LS不具有测试垫160的残留物。由于在激光扫描之后在切割道区中不留有金属材料或留有很少金属材料，因此切割道区免于受到例如剥离、脱层(delamination)或电介质破裂的损害，其常常由具有高热膨胀系数且可在切割道的区中引入内部应力的金属材料的残留物诱发。
随后，对半导体晶片10执行晶片切片工艺一部分的机械切片工艺。在一实施例中，机械切片工艺包括利用金刚石嵌入式刀片(diamond embedded blade)(未示出)沿切割道14切透半导体晶片10以分隔开管芯12(即，使管芯12单体化)的机械刀片切片步骤。在一些实施例中，如图5C所示，在执行机械切片工艺之后，半导体晶片10的管芯12被分隔开并单体化。
经单体化的管芯12可在后续工艺中另外处理或封装，且该些后续工艺可基于产品设计进行修改，且本文中便不再进行赘述。
图6是根据本公开的一些实施例的测试垫在晶片结构的切割道上的位置的示意性布局。在图6中，半导体晶片10的一部分的多个管芯12被在X方向上延伸的切割道14X及在Y方向上延伸的切割道14Y包围。每一测试线区在本实施例中被例示为在其中具有一个测试垫及一个测试线区段。在一些实施例中，包括测试垫160X的测试线区15X排列在X方向切割道14X上，且包括测试垫160Y的测试线区15Y排列在Y方向切割道14Y上。如图6所示，在示例性实施例中，十四个测试线区15X及十三个测试线区15Y分别排列在环绕三十个管芯12的切割道14X及切割道14Y上。在一些实施例中，在一个管芯12一侧的切割道上排列有不多于一个测试线区。在一些实施例中，对于一个管芯12(如图6所示的最顶部最左侧的管芯12)来说，至少在同一管芯12四侧中的一侧的切割道在其中具有一个测试线区。在一些实施例中，对于一个管芯12(如图6所示的最顶部中间的管芯12)来说，至多三个测试线区分别排列在同一管芯12四侧中的三侧的切割道上。在一些实施例中，对于一个管芯12(如图6所示的最顶部最右侧的管芯12)来说，两个测试线区分别排列在同一管芯12四侧中的两侧的切割道上。在一些实施例中，测试线区(即，测试垫)的位置的分布设计成在X方向或Y方向上为一致的。在某些实施例中，在Y方向上的测试垫(或测试线区)的数目可略少于或接近在X方向上的测试垫(或测试线区)的数目。在一实施例中，Y方向测试垫的数目对X方向测试垫的数目的比率是约85％到115％或85％到100％。在一些替代实施例中，至多两个测试线区可排列在一个管芯12一侧的切割道上。在替代实施例中，当在测试线区中包括多于一个测试垫时，所述测试垫可间隔开且可以相等的距离间隔开。
图8是根据本公开的一些实施例示出晶片结构中的测试垫的示意性剖视图。在图8中，在一些实施例中，测试垫160直接设置在顶部金属化特征510上且与顶部金属化特征510垂直对准。在示例性实施例中，测试垫160的位置对应于顶部金属化特征510的位置且与顶部金属化特征510的位置对齐。在某些实施例中，顶部金属化特征510的分布(以及位于下方的金属化特征)对应于测试垫160的分布。
图7是根据本公开的一些实施例示出切割道及测试垫的相对面积的示意性俯视图。在图7中，所示切割道141到切割道144的面积为点状阴影区(dotted shaded region)，而所示测试垫160的面积被示为横条线区。对于每一管芯附近的每一切割道来说，测试垫图案密度定义为测试垫面积(即，其中的所有测试垫的总面积)对具有所述测试垫位于其上的切割道面积(即，整个切割道的面积)的比率。在图7中，对于管芯12的切割道141及切割道144来说，由于没有测试垫位于切割道141及切割道144中，因此测试垫图案密度是零。在图7中，对于管芯12的切割道142及切割道143来说，测试垫图案密度低于25％。在一些实施例中，测试垫的排列原则设定为使切割道的测试垫图案密度至多等于或小于25％。在一些实施例中，每一管芯附近的切割道(在X方向上或在Y方向上)的测试垫图案密度低于25％。在一些实施例中，每一管芯附近的切割道的测试垫图案密度可低至16％。只要测试垫图案密度保持处于具体范围内，例如不超过25％，低激光功率便足以使激光开槽工艺移除测试垫以及排列在激光扫描路径上的相关测试线区段。
在考虑测试垫在切割道上放置的设计规则时，考虑减小在晶片切片期间导致的应力是重要的。在示例性实施例中，测试垫以较小的尺寸(例如，比激光扫描路径更小或更窄)且以更均匀的方式排列在切割道上。在示例性实施例中，测试垫以更均匀的方式且以较低的图案密度排列在切割道上。在晶片切片工艺期间，所应用的具有较低激光功率的激光开槽工艺足以有效移除实质上全部的测试垫。此使得器件具有更好的可靠性并获得具有更稳固结构的管芯，因为较低激光功率不会或很少在管芯的多层之间诱发脱层。
一般来说，在进行运输之前，对个别的未经封装的管芯进行检查，然后将所述管芯转移到带卷并进行卷绕(卷带式封装(tape and reel))。在示例性实施例中，从经历如在以上实施例中所述的晶片切片工艺的激光开槽工艺的半导体晶片获得经单体化的管芯。在一些实施例中，使所获得的经单体化的管芯经受裸卷轴落下测试(bare reel drop test)，以评估经单体化的管芯的结构稳固性(robustness)。在某些实施例中，在裸卷轴落下测试中，使包裹在带卷中的管芯经受四个循环的落下，针对每一循环来说，使卷轴从两公尺的高度进行下侧(downside)落下及上侧(upside)落下，然后通过红外线探测进行检查以检验结构完整性。在本文中，卷轴进行下侧落下指卷轴以卷轴的链轮孔(sprocket hole)面朝下且卷轴平面表面平行于地面的方式落下，而卷轴进行上侧落下指卷轴以卷轴的链轮孔面朝上且卷轴平面表面平行于地面的方式落下。结果所示经受裸卷轴落下测试的管芯的不良率(即，裸卷轴落下测试对管芯的结构性破坏)可低至100个管芯中有一个管芯不良(1％)，此大约为从传统半导体晶片制作的管芯的不良率的四分之一。
在上述实施例中，由于测试垫以较小的尺寸排列在切割道上，因此测试垫或测试线在切片期间易于移除而不存在残留物，因此产生较少的碎屑及脱层且使管芯具有更稳固的结构。在一些实施例中，由于测试垫以低图案密度排列在切割道上，因此需要较少的能量或较少的激光功率来移除测试垫，此使得芯片的半导体器件具有改善的电性能及更好的可靠性。
在本公开的一些实施例中，阐述一种封装方法。提供半导体晶片，所述半导体晶片具有管芯、环绕所述管芯以及位于所述管芯之间的切割道、以及位于所述切割道中的测试垫。通过所述测试垫对所述半导体晶片执行晶片测试。沿所述切割道对所述半导体晶片执行激光开槽工艺，并移除所述切割道中的所述测试垫以在所述切割道中形成激光扫描区。沿所述切割道执行切透所述半导体晶片的机械切片工艺以单体化所述管芯。封装经单体化的所述管芯。在一些实施例中，所述激光开槽工艺是使用红外线激光来执行。在一些实施例中，执行所述激光开槽工艺包括使用激光功率足以移除所述切割道中的所述测试垫的激光。在一些实施例中，在执行所述激光开槽工艺之后，所述激光扫描区不具有所述测试垫的残留物。在一些实施例中，所述方法还包括：在执行晶片测试之前，对所述半导体晶片执行背面研磨工艺。
在本公开的一些实施例中，阐述一种封装方法。提供半导体晶片，所述半导体晶片具有管芯以及环绕所述管芯的第一切割道及第二切割道。所述第一切割道在第一方向上延伸且所述第二切割道在第二方向上延伸，且所述第一方向垂直于所述第二方向。在所述第一切割道中形成第一测试垫，所述第一测试垫具有不超过25％的第一测试垫图案密度。所述第一测试垫图案密度是所述第一测试垫的总面积对具有所述第一测试垫形成于其内的一个第一切割道的面积的比率。在所述第二切割道中形成第二测试垫，所述第二测试垫具有不超过25％的第二测试垫图案密度。所述第二测试垫图案密度是所述第二测试垫的总面积对具有所述第二测试垫形成于其内的一个第二切割道的面积的比率。通过所述第一测试垫及所述第二测试垫对所述半导体晶片执行晶片测试。沿所述第一切割道及所述第二切割道对所述半导体晶片执行激光开槽工艺，并移除所述第一切割道及所述第二切割道中的所述第一测试垫及所述第二测试垫以在所述第一切割道及所述第二切割道中形成激光扫描区。沿所述第一切割道及所述第二切割道执行切透所述半导体晶片的机械切片工艺以单体化所述管芯。封装经单体化的所述管芯。在一些实施例中，所述管芯中的每一者被所述第一切割道中的两个第一切割道及所述第二切割道中的两个第二切割道环绕，且所述两个第一切割道及所述两个第二切割道中的至少一个切割道中具有一个测试垫。在一些实施例中，两个测试垫分别形成在所述管芯中的一个管芯的所述两个第一切割道及所述两个第二切割道中的两个切割道中。在一些实施例中，三个测试垫分别形成在所述多个管芯中的一个管芯的所述两个第一切割道及所述两个第二切割道中的三个切割道中。在一些实施例中，所述第一测试垫图案密度不超过16％。在一些实施例中，所述第二测试垫图案密度不超过16％。在一些实施例中，在执行所述激光开槽工艺之后，所述激光扫描区不具有所述测试垫的残留物。
在本公开的一些实施例，阐述一种晶片结构。所述晶片结构包括多个管芯、切割道及测试垫。所述多个管芯中的每一者被密封环结构环绕。所述切割道位于所述多个管芯及所述密封环结构外且环绕所述多个管芯及所述密封环结构。所述切割道中的每一者中具有激光扫描路径且所述激光扫描路径实质上平行于所述切割道且在所述切割道的延伸方向上延伸。测试垫设置在所述切割道中且在所述激光扫描路径上。所述测试垫中的每一者具有在与所述切割道的所述延伸方向垂直的方向上测量的第一宽度，且所述第一宽度小于所述切割道中的所述激光扫描路径的第二宽度。在一些实施例中，所述测试垫的所述第一宽度为约40微米到约45微米，且所述激光扫描路径的所述第二宽度为约40微米到约50微米。在一些实施例中，所述测试垫的所述第一宽度为约40微米，且所述激光扫描路径的所述第二宽度为约47微米。在一些实施例中，所述测试垫的所述第一宽度为所述激光扫描路径的所述第二宽度的约85％到约90％。在一些实施例中，所述测试垫中的每一者位于所述激光扫描路径的跨度内。在一些实施例中，所述多个管芯中的每一者被四个切割道环绕，且所述四个切割道中的至少一个切割道中具有一个测试垫。在一些实施例中，所述切割道中的每一者具有不超过25％的测试垫图案密度，且所述测试垫图案密度为所述切割道中的每一者的测试垫面积对切割道面积的比率。在一些实施例中，所述切割道中的每一者具有不超过16％的测试垫图案密度，且所述测试垫图案密度是所述切割道中的每一者的测试垫面积对切割道面积的比率。
以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本发明的各个方面。所属领域中的技术人员应知，其可容易地使用本发明作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的及/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本发明的精神及范围，而且他们可在不背离本发明的精神及范围的条件下对其作出各种改变、代替、及变更。

Claims (21)

1.一种封装方法，其特征在于，包括：
提供半导体晶片，所述半导体晶片具有管芯、环绕所述管芯以及位于所述管芯之间的切割道、以及位于所述切割道中的测试垫；
通过所述测试垫对所述半导体晶片执行晶片测试；
沿所述切割道对所述半导体晶片执行激光开槽工艺，并移除所述切割道中的所述测试垫以在所述切割道中形成激光扫描区；
沿所述切割道执行移除整个所述激光扫描区且切透所述半导体晶片的机械切片工艺以单体化所述管芯；以及
封装经单体化的所述管芯。
2.根据权利要求1所述的封装方法，其特征在于，所述激光开槽工艺是使用激光功率足以移除所述切割道中的所述测试垫的红外线激光来执行。
3.根据权利要求2所述的封装方法，其特征在于，在执行所述激光开槽工艺之后，所述激光扫描区不具有所述测试垫的残留物。
4.根据权利要求1所述的封装方法，其特征在于，还包括：在执行晶片测试之前，对所述半导体晶片执行背面研磨工艺。
5.根据权利要求1所述的封装方法，其特征在于，所述激光开槽工艺是以红外线激光器照射移除所述测试垫来执行。
6.一种封装方法，其特征在于，包括：
提供半导体晶片，所述半导体晶片具有管芯以及环绕所述管芯的第一切割道及第二切割道，其中所述第一切割道在第一方向上延伸且所述第二切割道在第二方向上延伸，且所述第一方向垂直于所述第二方向；
在所述第一切割道中形成第一测试垫，所述第一测试垫具有不超过25%的第一测试垫图案密度，其中所述第一测试垫图案密度是所述第一测试垫的总面积对具有所述第一测试垫形成于其内的一个第一切割道的面积的比率；
在所述第二切割道中形成第二测试垫，所述第二测试垫具有不超过25%的第二测试垫图案密度，其中所述第二测试垫图案密度是所述第二测试垫的总面积对具有所述第二测试垫形成于其内的一个第二切割道的面积的比率；
通过所述第一测试垫及所述第二测试垫对所述半导体晶片执行晶片测试；
沿所述第一切割道及所述第二切割道对所述半导体晶片执行激光开槽工艺，并移除所述第一切割道及所述第二切割道中的所述第一测试垫及所述第二测试垫以在所述第一切割道及所述第二切割道中形成激光扫描区；
沿所述第一切割道及所述第二切割道执行移除整个所述激光扫描区且切透所述半导体晶片的机械切片工艺以单体化所述管芯；以及
封装经单体化的所述管芯。
7.根据权利要求6所述的封装方法，其特征在于，所述管芯中的每一者被所述第一切割道中的两个第一切割道及所述第二切割道中的两个第二切割道环绕，且所述两个第一切割道及所述两个第二切割道中的至少一个切割道中具有一个测试垫。
8.根据权利要求7所述的封装方法，其特征在于，两个测试垫分别形成在所述管芯中的一个管芯的所述两个第一切割道及所述两个第二切割道中的两个切割道中。
9.根据权利要求7所述的封装方法，其特征在于，三个测试垫分别形成在多个管芯中的一个管芯的所述两个第一切割道及所述两个第二切割道中的三个切割道中。
10.根据权利要求6所述的封装方法，其特征在于，所述第一测试垫图案密度不大于16%。
11.根据权利要求6所述的封装方法，其特征在于，所述第二测试垫图案密度不大于16%。
12.根据权利要求6所述的封装方法，其特征在于，在执行所述激光开槽工艺之后，所述激光扫描区不具有所述测试垫的残留物。
13.根据权利要求6所述的封装方法，其特征在于，所述第一测试垫图案密度不超过16%，且所述第二测试垫图案密度不超过16%。
14.一种晶片结构，其特征在于，包括：
多个管芯，其中所述多个管芯中的每一者被密封环结构环绕；
切割道，位于所述多个管芯及所述密封环结构外且环绕所述多个管芯及所述密封环结构，其中所述切割道中的每一者中具有激光扫描路径且所述激光扫描路径实质上平行于所述切割道且在所述切割道的延伸方向上延伸；
测试垫，设置在所述切割道中且在所述激光扫描路径上，其中所述测试垫中的每一者具有与其所在的所述切割道的所述延伸方向垂直的方向上测量的第一宽度，且所述第一宽度小于其所在的所述切割道中的所述激光扫描路径的第二宽度；以及
测试线区，设置在所述切割道中且在所述激光扫描路径上，其中所述测试线区位于所述测试垫之下且与所述测试垫隔开，所述测试线区中的每一者具有与其所在的所述切割道的所述延伸方向垂直的所述方向上测量的第三宽度，且所述第三宽度小于其所在的所述切割道中的所述激光扫描路径的所述第二宽度。
15.根据权利要求14所述的晶片结构，其特征在于，所述测试垫的所述第一宽度为40微米到45微米，且所述激光扫描路径的所述第二宽度为40微米到50微米。
16.根据权利要求15所述的晶片结构，其特征在于，所述测试垫的所述第一宽度为40微米，且所述激光扫描路径的所述第二宽度为47微米。
17.根据权利要求14所述的晶片结构，其特征在于，所述测试垫的所述第一宽度为所述激光扫描路径的所述第二宽度的85%到90%。
18.根据权利要求14所述的晶片结构，其特征在于，所述测试垫中的每一者位于所述激光扫描路径的跨度内，所述测试线区中的每一者位于所述激光扫描路径的跨度内且所述第三宽度小于所述第一宽度。
19.根据权利要求14所述的晶片结构，其特征在于，所述多个管芯中的每一者被四个切割道环绕，且所述四个切割道中的至少一个切割道中具有一个测试垫。
20.根据权利要求14所述的晶片结构，其特征在于，所述切割道中的每一者具有不大于25%的测试垫图案密度，且所述测试垫图案密度为所述切割道中的每一者的测试垫面积对切割道面积的比率。
21.根据权利要求14所述的晶片结构，其特征在于，所述切割道中的每一者具有不超过16%的测试垫图案密度，且所述测试垫图案密度是所述切割道中的每一者的测试垫面积对切割道面积的比率。
CN201810776148.2A 2018-03-08 2018-07-16 晶片结构及封装方法 Active CN110246813B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/916,210 US10283424B1 (en) 2018-03-08 2018-03-08 Wafer structure and packaging method
US15/916,210 2018-03-08

Publications (2)

Publication Number Publication Date
CN110246813A CN110246813A (zh) 2019-09-17
CN110246813B true CN110246813B (zh) 2022-11-11

Family

ID=66333758

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810776148.2A Active CN110246813B (zh) 2018-03-08 2018-07-16 晶片结构及封装方法

Country Status (3)

Country Link
US (1) US10283424B1 (zh)
CN (1) CN110246813B (zh)
TW (1) TWI677915B (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11701739B2 (en) * 2019-04-12 2023-07-18 Skyworks Solutions, Inc. Method of optimizing laser cutting of wafers for producing integrated circuit dies
KR20210152628A (ko) * 2020-06-08 2021-12-16 삼성디스플레이 주식회사 칩 온 필름, 표시 장치, 칩 온 필름의 제조 방법, 및 칩 온 필름의 제조 장치
TWI806112B (zh) * 2020-07-31 2023-06-21 矽創電子股份有限公司 晶片之導流結構
TWI753811B (zh) * 2021-04-12 2022-01-21 華邦電子股份有限公司 晶片測試裝置及系統
US11630153B2 (en) 2021-04-26 2023-04-18 Winbond Electronics Corp. Chip testing apparatus and system with sharing test interface
CN113270393B (zh) * 2021-05-12 2024-03-15 武汉新芯集成电路制造有限公司 测试键结构及晶圆堆叠结构
CN117038645B (zh) * 2023-10-10 2023-12-22 合肥新晶集成电路有限公司 半导体结构及其制备方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5059899A (en) * 1990-08-16 1991-10-22 Micron Technology, Inc. Semiconductor dies and wafers and methods for making
CN1435872A (zh) * 2003-03-14 2003-08-13 威盛电子股份有限公司 晶片级的测试及凸点工艺、以及具有测试垫的芯片结构
CN1667797A (zh) * 2004-03-08 2005-09-14 株式会社东芝 半导体器件的制造方法
CN104701195A (zh) * 2013-11-02 2015-06-10 新科金朋有限公司 半导体器件及形成嵌入式晶片级芯片规模封装的方法
CN106409760A (zh) * 2015-07-27 2017-02-15 商升特公司 半导体器件和封装半导体管芯的方法
CN106467289A (zh) * 2015-08-20 2017-03-01 北京卓锐微技术有限公司 晶圆结构及晶圆加工方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3529581B2 (ja) * 1997-03-14 2004-05-24 東芝マイクロエレクトロニクス株式会社 半導体ウェーハ及びｉｃカード
US7126225B2 (en) * 2003-04-15 2006-10-24 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for manufacturing a semiconductor wafer with reduced delamination and peeling
US20060022195A1 (en) * 2004-08-01 2006-02-02 Kun-Chih Wang Scribe line structure
US7279362B2 (en) * 2005-03-31 2007-10-09 Intel Corporation Semiconductor wafer coat layers and methods therefor
JP2007266557A (ja) * 2006-03-30 2007-10-11 Renesas Technology Corp 半導体装置の製造方法
US8580657B2 (en) 2008-09-23 2013-11-12 Taiwan Semiconductor Manufacturing Company, Ltd. Protecting sidewalls of semiconductor chips using insulation films
US7906836B2 (en) * 2008-11-14 2011-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Heat spreader structures in scribe lines
JP2010192867A (ja) * 2009-01-20 2010-09-02 Renesas Electronics Corp 半導体集積回路装置および半導体集積回路装置の製造方法
JP5401301B2 (ja) * 2009-12-28 2014-01-29 ルネサスエレクトロニクス株式会社 半導体装置の製造方法及び半導体装置
KR101107627B1 (ko) * 2010-02-22 2012-01-25 (주)실리콘화일 3차원 구조를 갖는 웨이퍼의 패드 형성 방법
JP5813959B2 (ja) * 2011-02-07 2015-11-17 株式会社ディスコ レーザー光線照射機構およびレーザー加工装置
US20130009656A1 (en) * 2011-07-05 2013-01-10 Ping-Chang Wu Test pad structure on wafer
US9099485B2 (en) 2012-03-13 2015-08-04 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus of guard rings for wafer-level-packaging
US9721862B2 (en) * 2013-01-03 2017-08-01 STATS ChipPAC Pte. Ltd. Semiconductor device and method of using a standardized carrier to form embedded wafer level chip scale packages
US9905466B2 (en) * 2016-06-28 2018-02-27 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer partitioning method and device formed

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5059899A (en) * 1990-08-16 1991-10-22 Micron Technology, Inc. Semiconductor dies and wafers and methods for making
CN1435872A (zh) * 2003-03-14 2003-08-13 威盛电子股份有限公司 晶片级的测试及凸点工艺、以及具有测试垫的芯片结构
CN1667797A (zh) * 2004-03-08 2005-09-14 株式会社东芝 半导体器件的制造方法
CN104701195A (zh) * 2013-11-02 2015-06-10 新科金朋有限公司 半导体器件及形成嵌入式晶片级芯片规模封装的方法
CN106409760A (zh) * 2015-07-27 2017-02-15 商升特公司 半导体器件和封装半导体管芯的方法
CN106467289A (zh) * 2015-08-20 2017-03-01 北京卓锐微技术有限公司 晶圆结构及晶圆加工方法

Also Published As

Publication number Publication date
TW202004881A (zh) 2020-01-16
TWI677915B (zh) 2019-11-21
US10283424B1 (en) 2019-05-07
CN110246813A (zh) 2019-09-17

Similar Documents

Publication Publication Date Title
CN110246813B (zh) 晶片结构及封装方法
US10957687B2 (en) ESD hard backend structures in nanometer dimension
US8237160B2 (en) Probe pad on a corner stress relief region in a semiconductor chip
US11854913B2 (en) Method for detecting defects in semiconductor device
US8159254B2 (en) Crack sensors for semiconductor devices
US8217394B2 (en) Probe pad on a corner stress relief region in a semiconductor chip
US7387950B1 (en) Method for forming a metal structure
US8748295B2 (en) Pads with different width in a scribe line region and method for manufacturing these pads
US20070023915A1 (en) On-chip test circuit for assessing chip integrity
US8648444B2 (en) Wafer scribe line structure for improving IC reliability
US9478470B2 (en) System for electrical testing of through-silicon vias (TSVs), and corresponding manufacturing process
TW201312697A (zh) 裂縫停止結構及其形成方法
KR20100045836A (ko) 일체화된 가드 링 패턴과 공정 모니터링 패턴을 포함하는 반도체 웨이퍼 및 반도체 소자
US10163741B2 (en) Scribe lane structure in which pad including via hole is arranged on sawing line
JP2005268611A (ja) 半導体装置の製造方法
CN113937065A (zh) 半导体结构及其制备方法
CN113363176B (zh) 具有伪填充图案的芯片角落区
US11024553B2 (en) Semiconductor structure and manufacturing method thereof
US11037873B2 (en) Hermetic barrier for semiconductor device
US20230160953A1 (en) Interconnect structures in integrated circuit chips
CN113745154A (zh) 半导体装置及其形成方法
JP2011108750A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant