TWI753811B - 晶片測試裝置及系統 - Google Patents

Abstract

本發明提供一種適用於對晶片群組中的多個晶片進行測試的晶片測試裝置及系統。晶片測試裝置包括信號介面以及測試設計電路。信號介面將來自測試設備的輸入信號及多個驅動信號並列傳送至每個晶片。測試設計電路透過信號介面接收來自晶片的多個輸出信號，並且根據輸出信號串列輸出測試資料至測試設備。

Description

晶片測試裝置及系統

本發明是有關於一種晶片測試裝置及系統，且特別是有關於一種使用於晶圓針測（Chip probing，CP）階段之晶片測試裝置及系統。

隨著製程技術的不斷進步與應用上的開發，記憶體產品的容量也在不斷的往上提升，相對而言每顆記憶體晶片所需要的測試成本也會隨之增加。因此，如何降低記憶體晶片的測試成本成為日益重要的課題。

為了降低測試成本，目前的記憶體測試大部分是將測試製具上的測試通道（channel）分配給多個晶片來使用，以增加並列測試的晶片數目來減少測試時間。然而，在目前的做法上，在測試製具上至少都要針對每個晶片保留一個探針（probing pin）來連接晶片的輸入輸出腳位（IO pin），以傳送每個晶片的測試結果，並且測試製具的探針數目也需要符合一起並列測試的晶片的測試腳位數目，因此對於並列測試的晶片數目的增加造成了限制，從而無法進一步降低測試成本。

本發明提供一種晶片測試裝置及系統，透過共用測試介面的方式來增加並列測試的晶片數目。

本發明的晶片測試裝置適用於對晶片群組中的多個晶片進行測試。晶片測試裝置包括信號介面以及測試設計電路。信號介面耦接晶片群組中的晶片。信號介面將來自測試設備的輸入信號及多個驅動信號並列傳送至每個晶片。測試設計電路耦接信號介面。測試設計電路透過信號介面接收來自晶片的多個輸出信號，並且根據輸出信號串列輸出測試資料至測試設備。

本發明的測試裝置系統包括具有多個晶片的晶片群組、測試設備以及上述的晶片測試裝置。晶片測試裝置耦接晶片群組以及測試設備。晶片測試裝置對晶片群組中的晶片進行測試。

基於上述，本發明的晶片測試裝置及系統不僅能透使每個待測晶片的驅動腳位共用同一個驅動接墊，還能夠使每個待測晶片的輸入輸出腳位共用同一個輸入輸出接墊。因此，本發明的晶片測試裝置及系統不需要針對每個晶片的輸入輸出腳位都保留一個探針來進行測試，一起並列測試的晶片數目也不用受限於測試製具的探針數目，從而可輕易增加並列測試的晶片數目，達到降低記憶體晶片的測試成本的效果。

首先參考圖1，圖1繪示本發明一實施例的晶片測試系統的概要示意圖。在本實施例中，晶片測試系統100包括晶片測試裝置110、晶片群組120以及測試設備130。晶片群組120包括4個晶片140_1~140_4。舉例來說，晶片群組120可以是從待測的晶圓（wafer）上框選位置相近的4個晶片140_1~140_4而構成。本領域技術人員可以視其實際需求而決定晶片群組120內的晶片個數，本發明實施例並不以此為限。測試設備130例如包括探針卡（probe card）等測試製具，可用於晶圓針測（Chip probing，CP）階段來對晶片的好壞進行判斷。

晶片測試裝置110可適用於對晶片群組120中的4個晶片140_1~140_4進行測試。晶片測試裝置110包括信號介面150以及測試設計電路160。如圖1所示，信號介面150耦接晶片群組120中的晶片140_1~140_4。當對晶片140_1~140_4進行測試時，信號介面150可將來自測試設備130的輸入信號IN及3個驅動信號DS1~DS3並列傳送至每個晶片140_1~140_4。輸入信號IN例如會攜載測試用的資料。驅動信號DS1~DS3例如包括時脈信號、位址信號及晶片控制信號等。

測試設計電路160耦接信號介面150。如圖1所示，當對晶片140_1~140_4進行測試時，測試設計電路160可透過信號介面150接收來自晶片140_1~140_4的4個輸出信號OUT1~OUT4。並且，測試設計電路160可根據輸出信號OUT1~OUT4經由信號介面150串列輸出測試資料TS至測試設備130。藉此，測試設備130可根據測試資料TS判斷晶片140_1~140_4的好壞。

需說明的是，由於本案的信號介面150僅是由線路與緩衝器所構成，並不會改變信號的邏輯準位與所表示的數值，因此在圖1中以相同的元件符號表示經由信號介面150進行傳輸的信號（輸入信號IN、驅動信號DS1~DS3、輸出信號OUT1~OUT4及測試資料TS）。信號介面150的詳細電路結構可參照後述。

以下對本案晶片測試裝置110的詳細電路結構進行介紹。圖2繪示本發明一實施例的晶片測試裝置的電路示意圖。在圖2中，信號介面150包括緩衝電路200、驅動接墊PCLK、PDR1、PDR2、輸入輸出接墊PIO以及操作電壓接墊PVCC。緩衝電路200耦接每個晶片140_1~140_4以及測試設計電路160。緩衝電路200包括驅動緩衝器220_1~220_4、230_1~230_4及240_1~240_4、第一輸入緩衝器250、第二輸入緩衝器260_1~260_4以及輸出緩衝器270_1~270_4。

驅動接墊PCLK、PDR1、PDR2耦接緩衝電路200。詳細來說，緩衝電路200中的驅動緩衝器220_1、230_1及240_1耦接晶片140_1。緩衝電路200中的驅動緩衝器220_2、230_2及240_2耦接晶片140_2。緩衝電路200中的驅動緩衝器220_3、230_3及240_3耦接晶片140_3。緩衝電路200中的驅動緩衝器220_4、230_4及240_4耦接晶片140_4。每個驅動緩衝器220_1~220_4的輸入端耦接驅動接墊PCLK。每個驅動緩衝器220_1~220_4的輸出端耦接對應的晶片上的驅動腳位NCLK。每個驅動緩衝器230_1~230_4的輸入端耦接驅動接墊PDR1。每個驅動緩衝器230_1~230_4的輸出端耦接對應的晶片上的驅動腳位NDR1。每個驅動緩衝器240_1~240_4的輸入端耦接驅動接墊PDR2。每個驅動緩衝器240_1~240_4的輸出端耦接對應的晶片上的驅動腳位NDR2。驅動接墊PCLK、PDR1、PDR2可分別從測試設備130接收驅動信號DS1~DS3，並且將驅動信號DS1~DS3經由緩衝電路200傳送至每個晶片140_1~140_4的驅動腳位NCLK、NDR1及NDR2。

輸入輸出接墊PIO耦接測試設計電路160以及緩衝電路200。詳細來說，緩衝電路200中的第一輸入緩衝器250的輸入端耦接輸入輸出接墊PIO。緩衝電路200中的第二輸入緩衝器260_1~260_4分別耦接晶片140_1~140_4。每個第二輸入緩衝器260_1~260_4的輸入端耦接第一輸入緩衝器250的輸出端。每個第二輸入緩衝器260_1~260_4的輸出端耦接對應的晶片上的輸入輸出腳位NIO。輸入輸出接墊PIO可從測試設備130接收輸入信號IN，並且將輸入信號IN經由緩衝電路200傳送至每個晶片140_1~140_4的輸入輸出腳位NIO。

操作電壓接墊PVCC耦接緩衝電路200。操作電壓接墊PVCC接收操作電壓VCC，並且將操作電壓VCC經由緩衝電路200傳送至每個晶片140_1~140_4的操作電壓腳位NVCC。

在緩衝電路200中，每個輸出緩衝器270_1~270_4的輸入端耦接對應的晶片上的輸入輸出腳位NIO。輸出緩衝器270_1~270_4的控制端分別耦接輸出致能信號OE1~OE4。每個輸出緩衝器270_1~270_4的輸出端耦接測試設計電路160。緩衝電路200可反應於輸出致能信號OE1~OE4而將從晶片140_1~140_4輸出的輸出信號OUT1~OUT4並列傳送至測試設計電路160。舉例來說，當晶片140_1~140_4分別將輸出信號OUT1~OUT4傳送至輸出緩衝器270_1~270_4時，晶片140_1~140_4也可分別傳送處於高邏輯準位的輸出致能信號OE1~OE4至輸出緩衝器270_1~270_4。如此一來，輸出緩衝器270_1~270_4就可開始將輸出信號OUT1~OUT4並列傳送至測試設計電路160。

測試設計電路160包括正反器電路300_1~300_4以及測試緩衝器310。正反器電路300_1~300_4以串列方式連接。每個正反器電路300_1~300_4的第一輸入端分別耦接緩衝電路200中的輸出緩衝器270_1~270_4的輸出端。第一級的正反器電路300_1的第二輸入端耦接串列控制信號CS。除了第一級之外的正反器電路300_2~300_4的第二輸入端耦接上一級的正反器電路的輸出端。

測試緩衝器310的輸入端耦接最後一級的正反器電路300_4的輸出端。測試緩衝器310的控制端耦接輸出致能信號OE4。測試緩衝器310的輸出端耦接輸入輸出接墊PIO。

在本實施例中，驅動信號DS1可例如作為時脈信號SCLK進行操作。測試設計電路160可反應於時脈信號SCLK將輸出信號OUT1~OUT4依序作為測試資料TS串列傳送至輸入輸出接墊PIO。詳細來說，在輸出緩衝器270_1~270_4將輸出信號OUT1~OUT4並列傳送至測試設計電路160後，測試設計電路160中的每一級的正反器電路300_1~300_4可反應於時脈信號SCLK將所接收到的輸出訊號OUT1~OUT4傳送至下一級的正反器電路，以使最後一級的正反器電路300_4經由測試緩衝器310將輸出信號OUT1~OUT4依序作為測試資料TS串列輸出至輸入輸出接墊PIO。

在正反器電路的結構上，正反器電路300_1~300_4分別包括及閘320_1~320_4及正反器330_1~330_4。及閘320_1的第一輸入端耦接緩衝電路200中的輸出緩衝器270_1。及閘320_1的第二輸入端耦接串列控制信號CS。正反器330_1的輸入端耦接及閘320_1的輸出端。正反器330_1的控制端耦接時脈信號SCLK。正反器330_1的輸出端耦接在下一級的正反器電路330_2內的及閘320_2的第二輸入端。及閘320_2的第一輸入端耦接緩衝電路200中的輸出緩衝器270_2。正反器330_2的輸入端耦接及閘320_2的輸出端。正反器330_2的控制端耦接時脈信號SCLK。正反器330_2的輸出端耦接在下一級的正反器電路330_3內的及閘320_3的第二輸入端。及閘320_3的第一輸入端耦接緩衝電路200中的輸出緩衝器270_3。正反器330_3的輸入端耦接及閘320_3的輸出端。正反器330_3的控制端耦接時脈信號SCLK。正反器330_3的輸出端耦接在下一級的正反器電路330_4內的及閘320_4的第二輸入端。及閘320_4的第一輸入端耦接緩衝電路200中的輸出緩衝器270_4。正反器330_4的輸入端耦接及閘320_4的輸出端。正反器330_4的控制端耦接時脈信號SCLK。正反器330_4的輸出端耦接測試緩衝器310的輸入端。

需說明的是，本領域技術人員可以視其實際需求，並參照本發明實施例之教示，將緩衝電路200內緩衝器的個數以及互相串列連接的正反器電路的個數類推至更多個，本發明實施例並不以此為限。

圖3繪示本發明一實施例的晶片測試裝置的信號示意圖。在圖3中表示了在驅動接墊PCLK、PDR1、PDR2、輸入輸出接墊PIO以及每個晶片140_1~140_4的驅動腳位NCLK、NDR1、NDR2、輸入輸出腳位NIO上的信號，請一併參照圖2與圖3。

當對晶片140_1~140_4進行測試時，可對晶片140_1~140_4進行寫入操作與讀取操作。當進行寫入操作時，驅動接墊PDR1、PDR2可透過驅動信號DS2、DS3從測試設備130接收寫入命令WCA# ₁、WCA# ₂及WCA# ₃。此時，如圖3所示，寫入命令WCA# ₁、WCA# ₂及WCA# ₃可經由緩衝電路200被傳送至每個晶片140_1~140_4的驅動腳位NDR1、NDR2。

接著，輸入輸出接墊PIO可透過輸入信號IN從測試設備130接收寫入資料WD1~WD4。此時，如圖3所示，寫入資料WD1~WD4可經由緩衝電路200被傳送至每個晶片140_1~140_4的輸入輸出腳位NIO。

當進行讀取操作時，驅動接墊PDR1、PDR2可透過驅動信號DS2、DS3從測試設備130接收讀取命令RCA# ₁、RCA# ₂及RCA# ₃。此時，如圖3所示，讀取命令RCA# ₁、RCA# ₂及RCA# ₃可經由緩衝電路200被傳送至每個晶片140_1~140_4的驅動腳位NDR1、NDR2。

接著，每個晶片140_1~140_4的輸入輸出腳位NIO可根據讀取命令RCA# ₁、RCA# ₂及RCA# ₃分別產生讀取資料RD1~RD4。此時，讀取資料RD1~RD4可經由緩衝電路200被並列傳送至測試設計電路160。並且，如圖3所示，測試設計電路160可反應於驅動接墊PCLK上的時脈信號將讀取資料RD1~RD4依序串列傳送至輸入輸出接墊PIO。

根據上述所說明的動作方式，本案的晶片測試裝置110可使晶片140_1~_140_4共用相同的驅動接墊PCLK、PDR1、PDR2、輸入輸出接墊PIO以及操作電壓接墊PVCC，並且透過信號介面150以及測試設計電路160的配置，在不增加測試時間的前提下，對更多晶片進行測試。

圖4繪示本發明一實施例的晶片測試裝置的配置範例。在圖4中表示了在晶圓上的晶片群組400_1及400_2。晶片群組400_1包括晶片410_1~410~2等多個晶片。晶片群組400_2包括晶片420_1~420~2等多個晶片。晶片測試裝置430可設置在晶片群組400_1所屬的晶圓上的切割道C1上，晶片測試裝置440可設置在晶片群組400_2所屬的晶圓上的切割道C2上。由於在晶圓的切割道C1及C2上不會有線路的配置，因此將使用於晶圓針測階段的晶片測試裝置430及440設置在切割道C1及C2上可達到不需增加晶片大小以及不會對其他線路進行干擾的效果。然而，在其他實施例中，晶片測試裝置430及440也可分別設置在晶片群組400_1及400_2的晶片的內部，本發明實施例並不以此為限。

綜上所述，本發明的晶片測試裝置及系統，可在晶片群組內將從多個晶片並列輸出的輸出信號串列傳送至共用的輸入輸出接墊，因此能夠在不增加測試時間的前提下，輕易增加並列測試的晶片數目，達到降低記憶體晶片的測試成本的效果。

100:晶片測試系統 110、430、440:晶片測試裝置 120、400_1、400_2:晶片群組 130:測試設備 140_1~140_4、410_1~410~2、420_1~420~2:晶片 150:信號介面 160:測試設計電路 200:緩衝電路 220_1~220_4、230_1~230_4、240_1~240_4:驅動緩衝器 250:第一輸入緩衝器 260_1~260_4:第二輸入緩衝器 270_1~270_4:輸出緩衝器 300_1~300_4:正反器電路 310:測試緩衝器 320_1~320_4:及閘 330_1~330_4:正反器 C1、C2:切割道 CS:串列控制信號 DS1~DS3:驅動信號 IN:輸入信號 NCLK、NDR1、NDR2:驅動腳位 NIO:輸入輸出腳位 NVCC:操作電壓腳位 OE1~OE4:輸出致能信號 OUT1~OUT4:輸出信號 PCLK、PDR1、PDR2:驅動接墊 PIO:輸入輸出接墊 PVCC:操作電壓接墊 RCA# ₁、RCA# ₂及RCA# ₃:讀取命令 RD1~RD4:讀取資料 SCLK:時脈信號 TS:測試資料 VCC:操作電壓 WCA# ₁、WCA# ₂及WCA# ₃:寫入命令 WD1~WD4:寫入資料

圖1繪示本發明一實施例的晶片測試系統的概要示意圖。 圖2繪示本發明一實施例的晶片測試裝置的電路示意圖。 圖3繪示本發明一實施例的晶片測試裝置的信號示意圖。 圖4繪示本發明一實施例的晶片測試裝置的配置範例。

100:晶片測試系統

110:晶片測試裝置

120:晶片群組

130:測試設備

140_1~140_4:晶片

150:信號介面

160:測試設計電路

DS1~DS3:驅動信號

IN:輸入信號

OUT1~OUT4:輸出信號

TS:測試資料

Claims (9)

1. 一種晶片測試裝置，適用於對一晶片群組中的多個晶片進行測試，該晶片測試裝置包括：一信號介面，耦接該晶片群組中的該些晶片，將來自一測試設備的一輸入信號及多個驅動信號並列傳送至每個晶片；以及一測試設計電路，耦接該信號介面，透過該信號介面接收來自該些晶片的多個輸出信號，並且根據該些輸出信號串列輸出一測試資料至該測試設備，其中該信號介面包括：一緩衝電路，耦接每個晶片以及該測試設計電路，其中，該緩衝電路反應於多個輸出致能信號而將從該些晶片輸出的該些輸出信號並列傳送至該測試設計電路，該測試設計電路反應於該些驅動信號中的一時脈信號將該些輸出信號依序作為該測試資料串列傳送至一輸入輸出接墊，以串列輸出該測試資料至該測試設備。
2. 如請求項1所述的晶片測試裝置，其中該信號介面更包括：多個驅動接墊，耦接該緩衝電路，從該測試設備接收該些驅動信號，並且將該些驅動信號經由該緩衝電路傳送至每個晶片；以及該輸入輸出接墊，耦接該測試設計電路以及該緩衝電路，從該測試設備接收該輸入信號，並且將該輸入信號經由該緩衝電路 傳送至每個晶片。
3. 如請求項2所述的晶片測試裝置，其中該緩衝電路包括：多個驅動緩衝器，每個驅動緩衝器的輸入端耦接對應的該驅動接墊，每個驅動緩衝器的輸出端耦接對應的該晶片上的一驅動腳位；一第一輸入緩衝器，其輸入端耦接該輸入輸出接墊，多個第二輸入緩衝器，每個第二輸入緩衝器的輸入端耦接該第一輸入緩衝器的輸出端，每個第二輸入緩衝器的輸出端耦接對應的該晶片上的一輸入輸出腳位；以及多個輸出緩衝器，每個輸出緩衝器的輸入端耦接對應的該晶片上的該輸入輸出腳位，每個輸出緩衝器的控制端耦接對應的該輸出致能信號，每個輸出緩衝器的輸出端耦接該測試設計電路。
4. 如請求項2所述的晶片測試裝置，其中該測試設計電路包括：多個正反器電路，以串列方式連接，每個正反器電路的第一輸入端耦接該緩衝電路，第一級的正反器電路的第二輸入端耦接一串列控制信號，除了第一級之外的正反器電路的第二輸入端耦接上一級的正反器電路的輸出端；以及一測試緩衝器，其輸入端耦接最後一級的正反器電路的輸出端，其控制端耦接對應的該輸出致能信號，其輸出端耦接該輸入輸出接墊， 其中，每一級的正反器電路反應於該時脈信號將所接收到的該輸出訊號傳送至下一級的正反器電路，以使最後一級的正反器電路經由該測試緩衝器將該些輸出信號依序作為該測試資料進行串列輸出。
5. 如請求項4所述的晶片測試裝置，其中每個正反器電路包括：一及閘，其第一輸入端耦接該緩衝電路；以及一正反器，其輸入端耦接該及閘的輸出端，其控制端耦接該時脈信號，其輸出端耦接在下一級的正反器電路內的及閘的第二輸入端，其中，在第一級的正反器電路內的及閘的第二輸入端耦接該串列控制信號，在最後一級的正反器電路內的正反器的輸出端耦接該測試緩衝器的輸入端。
6. 如請求項2所述的晶片測試裝置，其中該信號介面更包括：一操作電壓接墊，耦接該緩衝電路，接收一操作電壓，並且將該操作電壓經由該緩衝電路傳送至每個晶片。
7. 如請求項1所述的晶片測試裝置，其中該晶片測試裝置設置在該晶片群組所屬的晶圓上的一切割道上。
8. 如請求項1所述的晶片測試裝置，其中該晶片測試裝置設置在該晶片群組的該晶片的內部。
9. 一種晶片測試系統，包括： 一晶片群組，具有多個晶片；一測試設備；以及如請求項1所述的晶片測試裝置，耦接該晶片群組以及該測試設備，該晶片測試裝置對該晶片群組中的該些晶片進行測試。

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