TW201632905A - 在平行測試中的雙倍資料速率之技術 - Google Patents

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Abstract

簡要地說，根據一個或多個實施例，一種用以測試一半導體裝置的設備包含有一控制器，其被配置成可在該半導體裝置上執行一個或多個測試，一減少低接腳計數(RLPC)電路，其被配置成以相對於一單一資料速率(SDR)之一雙倍資料速率(DDR)把資料寫入到該半導體裝置或從該半導體裝置讀出資料，以及焊墊邏輯用以耦合到該半導體裝置，該焊墊邏輯被配置成可從時脈(tAC)信號提供一可調式資料存取時間以選擇一單一資料速率(SDR)或一雙倍資料速率(DDR)操作模式之不同的存取時間，其中當一DDR模式被選擇時，正被測試之該半導體裝置之一載入時間或一卸載時間，或它們的一組合會被降低。

Description

在平行測試中的雙倍資料速率之技術
本發明係有關於在平行測試中的雙倍資料速率之技術。
發明背景
探針卡是被一起使用來測試在矽晶圓上形成之積體電路組件的一種組合。這種探針卡提供在該檢測設備和被圖案化在該矽晶圓上該積體電路之間的一種介面。在一半導體裝置被運送到一客戶之前，這種探針測試被執行。為了測試該矽晶圓之一給定的半導體晶粒，一探針卡被定位在該晶圓的每一個晶粒上。在該卡上的探測針觸碰在該晶粒的上對應的焊墊。該等探針充當為發射器，電子式地發送資訊給該晶粒記憶體以及從其接收資訊。由該探針所執行的該等測試藉由在封裝之前測試該半導體晶粒因而節省了封裝和測試成本，並進一步藉由允許某些無功能晶粒的修復和藉由提供用於產能分析和增強的資料以有助於產能的增加。
在目前用於NOT AND(NAND)型積體電路諸如NAND快閃記憶體的探針試驗中，一種減少低接腳計數 (RLPC)介面被使用於單一資料速率測試。NAND快閃記憶體電路已經經歷過記憶體密度和存儲容量中的一種迅速的增加。隨著被製造在一NAND半導體裝置上之電晶體密度的增加，這種高密度裝置之平行探針測試的加載次數和卸載次數會增加。目前最佳技術之NAND裝置可能需要幾天來進行測試，並且測試時間會隨容量而增加。因此，能夠提高測試速率同時對該RLPC電路提供最少的硬體改變，會是有益的。
依據本發明之一實施例，係特地提出一種用以測試一半導體裝置的設備，其包含有：一控制器，其被配置成可在該半導體裝置上執行一個或多個測試；一減少低接腳計數(RLPC)電路，其被配置成以相對於一單一資料速率(SDR)之一雙倍資料速率(DDR)把資料寫入到該半導體裝置或從該半導體裝置讀出資料；以及焊墊邏輯用以耦合到該半導體裝置，該焊墊邏輯被配置成可從時脈(tAC)信號提供一可調式資料存取時間以選擇一單一資料速率(SDR)或一雙倍資料速率(DDR)操作模式之不同的存取時間，其中當一DDR模式被選擇時，正被測試之該半導體裝置之一載入時間或一卸載時間，或它們的一組合會被降低。
100‧‧‧測試電路
110‧‧‧控制器
112‧‧‧焊墊邏輯
114‧‧‧焊墊輸入/輸出緩衝器
116‧‧‧DUT
118‧‧‧RLPC
120‧‧‧管線階段
122‧‧‧DFF
124、126‧‧‧MUX
128‧‧‧資料路徑
130‧‧‧tAC信號
210‧‧‧命令模式選擇器
212‧‧‧接腳模式計數器
214‧‧‧串列到並列的轉換、時脈和輸出控制邏輯
300‧‧‧時序圖
400‧‧‧時序圖
500‧‧‧方法
510~518‧‧‧方塊
要求保護的技術主題被具體地指出並在本說明書的該結論部分中被清楚地宣稱權利。然而，當閱讀以下詳細描述時配合該等附圖，本技術主題會被理解，其中： 圖1根據一個或多個實施例係一用於一種NAND型半導體裝置之一測試電路的示意圖，其被修改來操作在平行測試中的一雙倍資料速率；圖2根據一個或多個實施例係一種減少低接腳計數(RLPC)電路，其被使用在圖1之能夠以一種雙倍資料率進行操作的該測試電路中；圖3根據一個或多個實施例係由圖2該RLPC所產生之該等命令輸入和位址輸入信號的一時序圖；圖4根據一個或多個實施例係由圖2該RLPC所產生之該等串列資料輸入和串列資料輸出信號的一時序圖；以及圖5根據一個或多個實施例係一種可以一種雙倍資料率來測試NAND型半導體裝置的方法流程圖。
應被理解的是，為了簡化和/或清楚說明的目的，在該等圖中所示的元件不一定係按比例被繪製。舉例來說，該等元件其中的一些的該等尺寸可能相對於其他元件的尺寸被誇大以達清晰的目的。此外，如果被認為適當的話，在該等附圖中標號被重複以指出相對應和/或類似的元件。
較佳實施例之詳細說明
在以下的詳細描述中，許多具體的細節被闡述以為要求保護的技術主題提供透徹的理解。然而，將被本領域的習知技藝者理解的是所要求保護的技術主題可在沒有這些具體細節的情況下被實踐。在其他的實例中，公知的 方法、程序、組件和/或電路未被詳細地描述。
在以下的描述和/或請求項中，該等術語耦合和/或連接，以及它們的衍生物，會被使用。在特定的實施例中，連接可以被使用來指出兩個或更多元件彼此做直接的實體和/或電氣接觸。耦合可以意味著兩個或更多元件係做直接的實體和/或電氣接觸。然而，耦合也可以意味著兩個或更多元件可能不是彼此直接的接觸，但是仍然可以彼此協作和/或互動。例如，「耦合」可以意味著兩個或多個元件彼此並不接觸而是經由另一元件或中間元件被間接地接合在一起。最後，該等術語「上面」、「覆於其上」、以及「之上」會在以下的描述和權利請求項中被使用。「上面」、「覆於其上」、以及「之上」可被使用來指出兩個或多個元件彼此做直接的實體接觸。然而，「之上」還可以意味著兩個或多個元件並非彼此直接的接觸。例如，「之上」可以意味著一元件係於另一元件之上方，但彼此不接觸，並且可能有另外的一個或多個元件在該等兩個元件之間。此外，術語「和/或」可以意味著「且」、其可以表示「或」、其可以表示「互斥或」、其可以表示「一個」、其可以表示「一些，但不是全部」、其可以意味著「兩者都不」、和/或其可以表示「兩者皆」，儘管所要求保護的技術主題的範疇不侷限於這一方面。在以下的描述和/或權利請求項中，該等術語「包括」和「包含有」以及它們的衍生，會被使用，並且旨在作為彼此的同義詞。
現在參考圖1，根據一個或多個實施例，其係用 於一種NAND型半導體裝置之一種測試電路的示意圖，其被修改來在平行測試中操作於一雙倍資料速率。如圖1所示，測試電路100包括一控制器110以控制由測試電路100所執行之測試的該操作。控制器110可被配置來提供一種用於該等測試之命令使用者介面。控制器110用作為一種非AND(NAND)內部主控制方塊。焊墊邏輯112被耦合到一焊墊輸入/輸出緩衝器114，該緩衝器被耦合到將被進行測試的半導體裝置，即受測裝置(DUT)116。焊墊邏輯112提供鎖存命令(ltcmd)邏輯和其他的邏輯以啟用焊墊輸入/輸出緩衝器114的該等輸入和輸出緩衝器。該鎖存命令邏輯判定該記憶體是在哪種模式中，例如，一使用者模式或一測試模式、一輸入模式或一輸出模式、等等。一減少低接腳計數(RLPC)電路118被使用來控制資料路徑128以在測試過程中提供寫入信號給該DUT 116並從其接收讀出信號。在一般的情況下，RLPC 118係在測試期間之該主電路以控制所有的功能。在一個或多個實施例中，該DUT 116可以包括一NAND型裝置諸如NAND快閃記憶體、和/或一般來說一雙倍資料率記憶體(DDR)裝置。DUT 116可以包括一個或多個半導體裝置，諸如在該等晶粒分割之前製造在一半導體晶圓上的半導體晶粒，雖然請求保護之技術主題的範疇並不侷限於這些方面。
在一個或多個實施例中，該等寫入信號被提供給焊墊輸入/輸出緩衝器120並從其被接收的該等讀出信號係經由耦合在RLPC 118和輸入/輸出緩衝器114之間的管線階 段120。在管線階段之該階段數量係資料被寫入到和/或讀出自DUT 116之該速度的一個函數。管線階段120可以包括如圖所示的一組資料正反器(DFF)122以同步該等寫入和讀出信號。管線階段120控制多快來沖入或沖出資料，例如，以一資料速率被定義成一種單一資料速率(SDR)、或一雙倍資料速率(DDR)諸如DDR1、DDR2、DDR3、等等。相比於一單一資料速率介面，一雙倍資料速率介面能夠經由資料信號和時脈信號該定時的控制來以一種較高的速率來傳送資料。該術語雙倍資料速率可以指一種DDR能力，其可提供接近兩倍於該SDR速率的資料傳輸速率，因為其係藉由在一時脈信號的該上升邊緣和該下降邊緣兩者來傳輸資料而使用SDR資料僅在該時脈信號的該上升邊緣被傳輸。在一個或多個實施例中，根據一種聯合電子裝置工程委員會(JEDEC)規格，一SDR或DDR模式可在其中被選擇，儘管該要求保護技術主題的該範圍並不侷限於這一方面。
來自RLPC 118的輸出信號被提供給焊墊邏輯112和資料路徑128，它們與來自焊墊輸入/輸出緩衝器114之輸出信號透過多工器124和多工器126被多工。在一個或多個實施例中，焊墊邏輯從時脈(tAC)信號130提供一資料存取時間給焊墊輸入/輸出緩衝器，其中該tAC信號130係可微調的以控制輸出選通，使得RLPC 118可以以一種雙倍資料速率(DDR)在DUT 116上操作測試。由於一批到一批變化或晶圓到晶圓的變化，該tAC或虛擬時脈數將被改變而引起一不準確的輸出選通。設置該tAC信號130設置數個虛擬時 脈的內部修正成為一探針測試開始時的一種初始校準。該等修正將決定正被測試該特定一批或晶圓之該tAC。設置這樣之一內部修正的一種示例方法示會在以下針對圖5被展示和做更詳細地描述。
現在參考圖2，根據一個或多個實施例，一種減少低接腳計數(RLPC)電路將被討論，其被使用在圖1之能夠以一種雙倍資料率進行操作的該測試電路中。RLPC電路118包括一命令模式選擇器210以提供sdin和sdout信號給接腳模式計數器212和給輸出控制邏輯電路214，該邏輯電路提供串列到並列的轉換、一時脈信號和輸出控制邏輯。作為一示例，接腳模式計數器212計數虛擬位元、命令位元、以及8位元或16位元的進出串列資料。在一個或多個實施例中，一3位元解碼器(ceb、web、以及dq0)目前解碼該等下列模式：命令週期、位址週期、串列資料輸入、串列資料輸出、資料比較產生器(用於一種特殊測試圖案或遮罩出位元)、以及資料比較產生器輸出。命令模式選擇器210選擇該受測裝置是在哪個模式中，例如一使用者或測試模式，或一輸入或輸出模式、等等。接腳模式計數器212還提供一輸出信號給輸出控制邏輯電路214和給命令模式選擇器210。RLPC電路118產生如在圖3該時序圖中所示的該命令輸入(COMIN)信號和位址輸入(ADDIN)信號，以及如在圖4該時序圖中所示的該串列資料輸入(SDIN)信號和串列資料輸出(SDOUT)信號。RLPC電路118在內部產生這些信號。
現在參考圖3，根據一個或多個實施例由圖2該 RLPC所產生之該等命令輸入和位址輸入信號的一時序圖將被討論。如圖3所示，相對於其他信號該命令輸入(COMIN)信號的時序被示於時序圖300的上半部，以及相對於其他信號該位址輸入(ADDIN)信號的時序被示於時序圖300的下半部。在時序圖300中，所有的輸入接腳為ceb、web、以及dq0。前三個信號被時脈在一起，且來自dq0的資料將決定RLPC 118是在哪種模式中。在一個或多個實施例中，前三個時脈週期可任選地以一單一資料速率(SDR)操作，雖然一雙倍資料速率(DDR)仍然可被使用。使用該等前三個時脈週期，3位元的資料可被累積，其能夠解碼出最多8種不同的模式。
現在參考圖4，圖4根據一個或多個實施例係由圖2該RLPC所產生之該等串列資料輸入和串列資料輸出信號的一時序圖。如圖4所示，相對於其他信號串列資料輸入(SDIN)信號的時序被示於時序圖400的上半部，以及相對於其他信號該串列資料輸出(SDOUT)信號的時序被示於時序圖400的下半部。在時序圖400中，類似於時序圖300，所有的輸入接腳為ceb、web、以及dq0。前三個信號被時脈在一起，且來自dq0的資料將決定RLPC 118是在哪種模式中。在一個或多個實施例中，前三個時脈週期可任選地以一單一資料速率(SDR)操作，雖然一雙倍資料速率(DDR)仍然可被使用。使用該等前三個時脈週期，3位元資料可被累積，其能夠解碼出最多8種不同的模式。
現在參考圖5，根據一個或多個實施例，可以一 雙倍資料速率來測試一NAND型半導體裝置的一種方法其流程圖將被說明。圖5的方法500可以包含有比所示出者更多或更少的方塊，以及以各種其他的順序，並且該請求的技術主題的範疇並不侷限於這些方面。在方法500的方塊510，一受測裝置(DUT)116的一種測試被啟動。來自時脈(tAC)信號的資料存取可在方塊512被修正，以選擇用於該測試的一資料速率，例如相對於一單一資料速率(SDR)之一雙倍資料速率(DDR)的不同的存取時間可被選擇，或一單一資料速率(SDR)可被選擇。由於一批到一批變化或晶圓到晶圓的變化，該tAC或虛擬時脈數將被改變而引起一不準確的輸出選通。設置該tAC信號130設置數個虛擬時脈的內部修正成為一探針測試開始時的一種初始校準。該等修正將決定正被測試該特定一批或晶圓之該tAC。其結果是，一個或多個虛擬時脈週期可在方塊514被新增到一串列輸入/輸出週期素的該開始和/或結束以在該測試過程中填裝或清除管線階段120的一的資料管。在方塊516測試資料可以是以一雙倍資料速率(DDR)被寫入到DUT 116，在方塊518測試結果資料可以是以一雙倍資料速率(DDR)從DUT 116被讀出，其中根據一聯合電子裝置工程委員會(JEDEC)規範所定義的一雙倍資料速率(DDR)被定義為大約為一單一資料速率(SDR)的兩倍，雖然該請求保護的技術主題的該範圍並不侷限於這一方面。
儘管該要求保護的技術主題已經以一種特定程度的特殊性進行了描述，但應被體認到的是其元件的改變 可由本領域的習知技藝者在不脫離該要求保護之技術主題的精神和/或範疇的情況被進行。被相信的是本技術主題涉及提供一種雙倍的，或幾乎雙倍的或以其他方式增加在平行測試中的資料速率，和/或許多其伴隨的效用將透過前面的描述來被理解，並且將顯而易見的是，各種變化可以是以該等組件的形式、架構和/或佈置方式來達成，而不脫離該要求保護技術主題的範疇和/或精神或者不用犧牲所有其本質上的優點，本文之前所描述的形式只是說明其一示例實施例，和/或其進一步的描述而不提供其實質的變化。該等權利請求項的目的係包含和/或包括這樣的變化。
100‧‧‧測試電路
110‧‧‧控制器
112‧‧‧焊墊邏輯
114‧‧‧焊墊輸入/輸出緩衝器
116‧‧‧DUT
118‧‧‧RLPC
120‧‧‧管線階段
122‧‧‧DFF
124、126‧‧‧MUX
128‧‧‧資料路徑
130‧‧‧tAC信號

Claims (15)

  1. 一種用以測試一半導體裝置的設備，其包含有：一控制器，其被配置成可在該半導體裝置上執行一個或多個測試；一減少低接腳計數(RLPC)電路，其被配置成以相對於一單一資料速率(SDR)之一雙倍資料速率(DDR)把資料寫入到該半導體裝置或從該半導體裝置讀出資料；以及焊墊邏輯用以耦合到該半導體裝置，該焊墊邏輯被配置成可從時脈(tAC)信號提供一可調式資料存取時間以選擇一單一資料速率(SDR)或一雙倍資料速率(DDR)操作模式之不同的存取時間，其中當一DDR模式被選擇時，正被測試之該半導體裝置之一載入時間或一卸載時間，或它們的一組合會被降低。
  2. 如請求項1之設備，其中該半導體裝置包含有NAND快閃記憶體。
  3. 如請求項1之設備，其中該半導體裝置包含有雙倍資料速率(DDR)記憶體。
  4. 如請求項1之設備，其中一個或多個虛擬時脈週期在由該RLPC電路所提供的一寫入及讀出週期的一開始或一結束處被新增到該半導體裝置以填裝或清除被寫入到該半導體裝置之資料的一資料管。
  5. 如請求項1之設備，其中該RLPC電路包含有： 一命令模式選擇器；被耦合到該接腳模式計數器的一接腳模式計數器；以及被耦合到該命令模式選擇器和該接腳模式計數器的控制邏輯，該控制邏輯用以提供該寫入和讀出資料的串列到並列轉換。
  6. 一種用以測試一半導體裝置的方法，其包含有：使用一減少低接腳計數(RLPC)電路以相對於一單一資料速率(SDR)之一雙倍資料速率(DDR)把資料寫入到該半導體裝置和從該半導體裝置讀出資料；以及從時脈(tAC)信號提供一可調式資料存取時間以選擇該單一資料速率或該雙倍資料速率之不同的存取時間；其中當一DDR模式被選擇時，正被測試之該半導體裝置之一載入時間或一卸載時間，或它們的一組合會被降低。
  7. 如請求項6之方法，其中該半導體裝置包含有NAND快閃記憶體。
  8. 如請求項6之方法，其中該半導體裝置包含有雙倍資料速率(DDR)記憶體。
  9. 如請求項6之方法，其中一個或多個虛擬時脈週期在由該RLPC電路所提供的一寫入及讀出週期的一開始或一結束處被新增到該半導體裝置以填裝或清除被寫入到該半導體裝置或從該半導體裝置被讀出之資料的一資 料管。
  10. 如請求項6之方法，其更包含有：新增一個或多個虛擬週期在一串列輸入/輸出週期的一開始處，或在一串列輸入/輸出週期的一結束處，或它們的一組合，以在一測試期間填裝或清除一資料管。
  11. 一種製造產品，其包含具有指令儲存於其上的一非暫時性儲存媒體，該等指令若被執行會導致：使用一減少低接腳計數(RLPC)電路以相對於一單一資料速率(SDR)之一雙倍資料速率(DDR)把資料寫入到該半導體裝置和從該半導體裝置讀出資料；以及從時脈(tAC)信號提供一可調式資料存取時間以選擇該單一資料速率或該雙倍資料速率之不同的存取時間；其中當一DDR模式被選擇時，正被測試之該半導體裝置之一載入時間或一卸載時間，或它們的一組合會被降低。
  12. 如請求項11之製造產品，其中該半導體裝置包含有NAND快閃記憶體。
  13. 如請求項11之製造產品，其中該半導體裝置包含有雙倍資料速率(DDR)記憶體。
  14. 如請求項11之製造產品，其中一個或多個虛擬時脈週期在由該RLPC電路所提供的一寫入及讀出週期的一開始或一結束處被新增到該半導體裝置以填裝或清除被寫 入到該半導體裝置或從該半導體裝置被讀出之資料的一資料管。
  15. 如請求項11之製造產品，其更包含有：新增一個或多個虛擬週期在一串列輸入/輸出週期的一開始處，或在一串列輸入/輸出週期的一結束處，或它們的一組合，以在一測試期間填裝或清除一資料管。
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